JP2000348012A - フラッシュメモリ内蔵データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリを内蔵するデータ処理装置
におけるプログラムのバグ除去の効率化、及び、バージ
ョンアップの製品の短ＴＡＴ化を図る。 【解決手段】 データ処理装置１は、フラッシュメモリ
７のセルアレイ領域９内に、ユーザがデータをプログラ
ムするユーザ領域（ブロックＡ）１９と、ブロックＡの
書込み／消去／読出しを制御するためのプログラムが記
憶されたファームウエア領域（ブロックＢ）とを設け
る。ファームウエアのバグを容易に除去し、製品のバー
ジョンアップにも容易に対応できるデータ処理装置が提
供できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュメモリ
内蔵データ処理装置に関し、特に、フラッシュライタに
よるフラッシュメモリのの書込み／消去／読出し動作を
制御するためのファームウエアをフラッシュメモリで構
成し、ファームウエア自体の変更を迅速に行うことを可
能にしたフラッシュメモリ内蔵データ処理装置に関す
る。

【０００２】

【従来の技術】フラッシュメモリを内蔵するデータ処理
装置が移動通信等の分野で多く用いられている。図４
は、従来のフラッシュメモリ内蔵データ処理装置（以
下、単にデータ処理装置と呼ぶ）１のフラッシュメモリ
に対して、データの書込み／消去／読出しを行う際のシ
ステム構成を示している。データ処理装置１は、フラッ
シュライタ３３、又は、ＬＳＩテスタ３４を利用してフ
ラッシュメモリ７にデータを書き込む。ここで、フラッ
シュライタ３３のためのファームウエア（書込み／消去
／読出しプログラム）は、マスクＲＯＭ等の不揮発性メ
モリ６でデータ処理装置１に内蔵されている。フラッシ
ュライタ３３は、この不揮発性メモリ６に内蔵されたプ
ログラムに従ってフラッシュメモリに対する書込み／消
去／読出しを行う。

【０００３】

【発明が解決しようとする課題】上記従来のデータ処理
装置には、次のような問題点があった。つまり、ファー
ムウエアをデータ処理装置の製造段階（半導体装置の拡
散工程）でコード書込みを行うマスクＲＯＭで構成して
いるので、ファームウエア自体にバグが見つかり変更が
必要になった場合や、ファームウエアのバージョンアッ
プ等で変更が必要になった場合には、新たなコードのマ
スク作成、および、これを利用した不純物拡散工程が必
要となる。このため、変更にかかるコストが高くなると
共に、ファームウエアを変更した製品を供給するまでに
長いＴＡＴを要していた。

【０００４】本発明は、上述の問題を解決するフラッシ
ュメモリ内蔵データ処理装置を提供すること、つまり、
フラッシュメモリに対してデータの書込み／消去／読出
しを行うためのファームウエアの変更を容易とし、これ
によって、ファームウエアのバグやバージョンアップに
際して短ＴＡＴで容易に対応できるフラッシュメモリ内
蔵データ処理装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に本発明のフラッシュメモリ内蔵データ処理装置は、フ
ラッシュメモリと、該フラッシュメモリに格納されるプ
ログラムによって制御されるＣＰＵとを有するフラッシ
ュメモリ内蔵データ処理装置において、前記フラッシュ
メモリが、ユーザデータの書込み／消去／読出しが行わ
れるユーザ領域と、前記ユーザ領域の書込み／消去／読
出しを制御するためのファームウエア領域とを備えるこ
とを特徴とする。

【０００６】本発明のデータ処理装置によれば、ファー
ムウエア領域をフラッシュメモリで構成したので、ファ
ームウエアのバグの修正やバージョンアップを短いＴＡ
Ｔで容易に行うことが出来る。

【０００７】本発明のデータ処理装置では、前記ＣＰＵ
が、外部から入力される書込み／消去／読出しの制御コ
マンドに応答して、前記ファームウエア領域のプログラ
ムを実行することが好ましい。更に、前記フラッシュメ
モリが、前記ファームウエア領域及ユーザ領域に共通の
書込み／消去／読出し手段を備えることも本発明の好ま
しい態様である。この場合、前記ファームウエアの修正
やバージョンアップが特に容易になる。

【０００８】

【発明の実施の形態】以下、図面を参照し本発明の実施
形態例に基づいて本発明を更に詳細に説明する。図１
は、本発明の一実施形態例に係るデータ処理装置のフラ
ッシュメモリに対して、所望のファームウエアを書き込
む際のシステム構成を示すブロック図である。本実施形
態例のデータ処理装置１は、ＣＰＵ２と、シリアルイン
ターフェイス５と、フラッシュメモリ７と、高電圧検出
回路２１と、ＯＲ回路２３と、アドレスバス３及びデー
タバス４とを有する。

【０００９】ＣＰＵ２は、命令を解読し実行するブロッ
クで、フラッシュメモリ７に格納されたプログラムに従
って、データ処理装置１内の各ブロックを制御する。Ｃ
ＰＵ２は、アドレスバス３にアドレスデータを出力し、
データバス４を介して、各ブロックとの間で書込み／読
出しデータの受け渡しを行うと共に、シリアルインター
フェイス５を介してフラッシュライタ３４との間で制御
コマンドの受け渡しを行う。フラッシュメモリ７は、多
数のメモリセルが配置されるセルアレイ領域９と、これ
を制御する制御ブロック８とから構成される。セルアレ
イ領域９は、ユーザ・プログラムが内蔵されるブロック
Ａ（ユーザ領域）１９と、フラッシュライタの書込み／
消去／読出しを制御するファームウエアが内蔵されるブ
ロックＢ（ファームウエア領域）２０とから構成され
る。

【００１０】制御ブロック８は、モードレジスタ１０
と、モード・セレクタ１１と、デコーダ１２と、アドレ
スポインタ１４と、アドレス・セレクタ１５と、データ
バッファレジスタ１６と、データ・セレクタ１７と、書
込み／消去／読出し制御回路１８とから構成される。

【００１１】モード・セレクタ１１は、フラッシュメモ
リの動作モードデータを格納するモードレジスタ１０の
出力であるモードデータ、又は、外部端子を通じてＬＳ
Ｉテスタ３４から入力されるモードデータ２９の何れか
一方を選択し、デコーダ１２は、その選択されたモード
データに基づいて、各種モード信号１３を書込み／消去
／読出し制御回路１８に出力する。

【００１２】アドレス・セレクタ１５は、アドレスデー
タを格納するアドレスポインタ１４の出力であるアドレ
スデータ、又は、外部端子を通じてＬＳＩテスタ３４か
ら入力されるアドレスデータ３０の何れか一方を選択
し、書込み／消去／読出し制御回路１８に伝達する。

【００１３】データ・セレクタ１７は、セルアレイ領域
９のメモリセルに書き込むデータや読み出すデータを格
納するデータバッファレジスタ１６からのデータ、又
は、外部端子を通じてＬＳＩテスタ３４から入出力され
る書込み／読出しデータ３１の何れか一方を選択し、書
込み／消去／読出し制御回路１８に伝達する。

【００１４】上記各種モード信号１３、アドレスデー
タ、及び、書込み／読出しデータは、書込み／消去／読
出し制御回路１８に入力され、書込み／消去／読出し制
御回路１８は、これらに基づいて、セルアレイ領域９の
メモリセルに対する書込み／消去／読出し動作を制御す
る。

【００１５】上記実施形態例における書込み／消去／読
出し制御回路１８は、従来のユーザ領域（ブロックＡ）
１９の他に、フラッシュメモリから成るブロックＢ（フ
ァームウエア領域）２０の書込み／消去／読出し等の動
作を制御できるように構成されており、それらの領域１
９、２０の切換えにはＳＥＬ（セレクト）信号２４が用
いられる。ＳＥＬ（セレクト）信号２４は、プログラム
の実行領域を選択する信号で、ＯＲ回路２３で作られ
る。ＯＲ回路２３は、ＶＰＰ端子２５に接続された高電
圧検出回路２１がフラッシュ書換え用の高電圧信号（Ｖ
ＰＰ信号＝１０Ｖ）２７を検出した場合、又は、外部端
子を通じてＬＳＩテスタ３４から入力されたブロック選
択信号３２がアクティブになった場合の何れかでＳＥＬ
信号２４をアクティブとし、このアクティブによって、
ブロックＢのファームウエア領域２０を選択する。

【００１６】フラッシュライタ３３は、シリアルインタ
ーフェイス５を経由してデータ処理装置１に接続され、
ユーザがその内蔵フラッシュメモリ７に対してデータの
書込み／消去／読出しを行う専用装置である。ＬＳＩテ
スタ３４は、外部端子を介してデータ処理装置１に接続
され、装置製造者がその内蔵フラッシュメモリ７に対し
てデータの書込み／消去／読出しのテストを行う専用装
置である。

【００１７】上記実施形態例では、ファームウエア領域
を成すブロックＢ２０とユーザ領域を成すブロックＡ１
９は、フラッシュメモリ７のセルアレイ領域９内に別々
のブロックとして配置されている。双方のブロック１
９、２０の各メモリセルは、フラッシュメモリセルとし
て構成されている。

【００１８】フラッシュメモリとして構成されたブロッ
クＡ（ユーザ領域）１９は、同じくフラッシュメモリと
して構成されたブロックＢ（ファームウエア領域）２０
のプログラムを実行することにより、従来と同じよう
に、フラッシュライタを用いて書込み／消去／読出しが
できる。

【００１９】また、ブロックＢ（ファームウエア領域）
２０についても、ＳＥＬ（セレクト）信号２４をアクテ
ィブにすることにより、ブロックＡ（ユーザ領域）１９
と同様に、ＬＳＩテスタ３４を用いて書込み／消去／読
出しができる。

【００２０】上記実施形態例のデータ処理装置１の内蔵
フラッシュメモリ７に対する書込み／消去／読出し動作
について説明する。フラッシュメモリ７に対する書込み
／消去／読出し動作は、フラッシュライタ３３を用いた
場合と、ＬＳＩテスタ３４を用いた場合とに分けられ
る。その各々について図を参照しながら説明する。

【００２１】フラッシュライタ３３を用いる書込み／消
去／読出し動作モードは、オンボードモードと呼ばれ
る。このオンボードモードは、ユーザがフラッシュメモ
リのデータ書換えを行う場合に使用するモードである。
このモードでは、ＬＳＩテスタ３４は関与しない。

【００２２】オンボードモードでは、リセット端子２６
からリセット信号２８を印加したリセット期間中に、フ
ラッシュライタ３３からＶPP端子２５を経由してフラッ
シュメモリ書換え用の高圧ＶPP信号（Ｖpp＝１０Ｖ）２
７が印可される。高電圧検出回路２１は、その高電圧Ｖ
PP信号２７を検出し、オンボードモード信号２２を出力
する。これにより、システム全体がオンボードモードで
動作する。ここで、ＳＥＬ（セレクト）信号２４もアク
ティブになるので、フラッシュメモリで構成されたブロ
ックＢ（ファームウエア領域）２０がセレクト状態とな
り、同領域２０のファームウエアプログラムが実行され
る。これによって、ユーザエリア１９に対する書込み／
消去／読出しが実行される。なお、ＶPPを０Ｖとしたユ
ーザモードのときには、ＳＥＬ（セレクト）信号２４は
イン・アクティブとなり、ＣＰＵ２によってブロックＡ
（ユーザ領域）１９のプログラムが実行される。

【００２３】オンボードモードになると、データ処理装
置１のＣＰＵ２は、シリアルインターフェイス５を介し
て、フラッシュライタ３３との間で、フラッシュメモリ
の書込み／消去／読出し動作を制御する「制御コマン
ド」の受け渡しを行う。「制御コマンド」とは、ファー
ムウエア内の書込み／消去／読出し用のマイクロプログ
ラムを呼び出すためのコマンド情報である。ＣＰＵ２
は、これに基づいてフラッシュメモリ７の書込み／消去
／読出しを実行する。

【００２４】書込み時には、「アドレス、データの送受
信」、「書込みモード設定」、「書込み時間ウエイト」
等といった一連の書込み用マイクロプログラムの処理が
行われる。この処理の中で、アドレスポインタ１４に書
込みアドレスを設定し、データバッファレジスタ１６に
書込みデータを設定し、モードレジスタ１０に「書込モ
ード」を設定するという動作が行われ、指定したアドレ
スにデータが書き込まれる。

【００２５】消去時には、「消去モード設定」、「消去
時間ウエイト」等といった一連の消去用マイクロプログ
ラムの処理が行われる。この処理の中で、モードレジス
タ１０に、「一括消去モード」、又は、「ブロック消去
モード」を設定するという動作が行われ、指定領域のデ
ータ消去が行われる。

【００２６】読出し時には、「アドレスの送受信」、
「読出しモード設定」等といった一連の読出し用マイク
ロプログラムの処理が行われ、この処理の中で、アドレ
スポインタ１４に読出しアドレスを設定し、モードレジ
スタ１０に「読出しモード」を設定するという動作が行
われ、指定したアドレスのデータがデータバッファレジ
スタ１６に読み出される。

【００２７】ＬＳＩテスタを用いる書込み／消去／読出
し動作モードは、ＬＳＩテスタ用テストモードと呼ばれ
る。このＬＳＩテスタ用テストモードは、データ処理装
置の製造者がフラッシュメモリ７のデータ書換えを行う
際に使用するモードである。このモードでは、システム
はデータ処理装置１とＬＳＩテスタ３４とで構成され、
フラッシュライタ３３は関与しない。

【００２８】まず、データ処理装置１の図示しない動作
モード設定端子に、所定の値を設定し、データ処理装置
１をＬＳＩテスタ用テストモードに引き込む。このモー
ドでは、ＬＳＩテスタ３４から出力されたモードデータ
２９が、外部端子を経由してモード・セレクタ１１に入
力し、デコーダ１２でデコードされて、各種モード信号
１３を出力する。各種モード信号１３は、書込み／消去
／読み出し制御回路１８に入力する。

【００２９】ＬＳＩテスタ３４から出力されるアドレス
データ３０は、アドレス・セレクタ１５を経由して、書
込み／消去／読出し制御回路１８に入力される。ＬＳＩ
テスタ３３による書込み／読出しにあたって、書込み時
には、書込みデータ３１が、外部端子及びデータ・セレ
クタ１７を経由して、書込み／消去／読出し制御回路１
８に入力される。また、読出し時には、メモリセルのデ
ータが、書込み／消去／読出し制御回路１８、データ・
セレクタ１７、外部端子を経由して、読出しデータ３１
として出力される。以上の動作は、従来のデータ処理装
置の動作と同様である。

【００３０】ここで、本実施形態例のデータ処理装置に
おける書込み／消去／読出し制御回路１８は、ユーザ領
域のブロックＡ１９だけではなく、ファームウエア領域
のブロックＢ２０の制御をも行う。その切換えは、「Ｓ
ＥＬ（セレクト）信号」によって行う。ＳＥＬ（セレク
ト信号）２４は、ＬＳＩテスタ３４によっても制御でき
る。この場合、ブロック選択信号３２をアクティブにす
ることにより、ＳＥＬ（セレクト）信号２４がアクティ
ブになり、ファームウエア領域を成すブロックＢ２０が
選択される。ＬＳＩテスタ３３は、ユーザ領域を成すブ
ロックＡ１９と同様に、このブロックＢについての書込
み／読出し／消去を行うことが出来る。これは、以下の
ようにして行われる。

【００３１】図２にブロックＢ（ファームウエア領域）
２０のデータ書換えのフローチャートを、図３にその際
のタイミングチャートを示す。まず、データ処理装置１
をＬＳＩテスタ用テストモードに引き込む（ステップ４
１）。このときの初期状態は「ＤＩＳモード」となる
（ステップ４２）。「ＤＩＳモード」のときには、アド
レスデータ３０、書込み／読出しデータ３１は任意でよ
い。次に、ブロック選択信号３２をアクティブにし、ブ
ロックＢ（ファームウエア領域）２０を選択する（ステ
ップ４３）。

【００３２】最初は、モードデータ２９を「消去モー
ド」にして（ステップ４４）、フラッシュメモリの初期
化、又は、既に書込まれているデータの消去を行う。こ
の場合には、「ブロック消去」を行うので、アドレスデ
ータ３０には、消去を行うブロックＢ（ファームウエア
領域）２０の任意のアドレスを設定する。また、書込み
／読出しデータ３２は任意でよい。なお、「一括消去」
のときは、アドレスは任意でよい。この時には、ブロッ
クＡ（ユーザ領域）１９は「ブロック消去」なので、何
の影響も受けない。消去に要する時間をウエイトした後
に（ステップ４５）、再びモードデータ２９を「ＤＩＳ
モード」に戻す（ステップ４６）。以上で、図３のブロ
ック消去モードが終了する。

【００３３】次に、新たなファームコードの書込みを行
う。アドレスデータ３０に書込みアドレスを設定し（ス
テップ４７）、書込み／読出しデータ３１に書込みデー
タを設定した後に（ステップ４８）、モードデータ２９
を「書込みモード」に設定する（ステップ４９）。書込
み時間をウエイトすれば（ステップ５０）、１アドレス
（１ｂｙｔｅ）分のデータが書き込める。書込み後は、
モードデータ２９を「ＤＩＳモード」に戻す（ステップ
５１）。以上で、１アドレス分の図３の書込みモードが
終了する。

【００３４】次に、書き込んだデータの確認（読出し）
を行う。アドレスはそのままで、書込み／読出しデータ
３１はハイインピダンス状態（ＨｉＺ）に設定し（ステ
ップ５２）、モードデータ２９を「読出しモード」に設
定すると、フラッシュセルに書き込まれているデータが
読み出される（ステップ５３）。この読み出されたデー
タと、先に書き込んだデータとを照合し、データ相互に
誤りがないことを確認する。以上で、１アドレス分の図
３の読出しモードが終了する。

【００３５】モードデータ２９を「ＤＩＳモード」に設
定し直し（ステップ５４）、最終アドレスでなければ
（ステップ５５）、ステップ４７に戻り、以降のステッ
プを最終アドレスまで繰り返し、全てのアドレスについ
て書込み及び読出しを行う。最後に、再びモードデータ
２９を「ＤＩＳモード」に戻す。以上で、ブロックＢ
（ファームウエア領域）２０のデータ書換えは完了す
る。

【００３６】本実施形態例のデータ処理装置では、上記
のように、ファームウエア領域を電気的に書換え可能な
不揮発性のフラッシュメモリで構成し、かつ、同領域に
対する書込み／消去／読出しを行う手段を設けたので、
フラッシュメモリのファームウエアの変更が短ＴＡＴで
行える。しかも、ファームウエアの変更にかかる工数
は、ファームウエア自体の変更／確認工数を除けば、Ｌ
ＳＩテスタでの検査用に新しいファームコードの書込み
／読出パターンを作成するのみで足りる。

【００３７】また、データ処理装置を製造した後でも、
ファームウエアの変更に容易に対応できる。例えば、古
いファームコードが書き込まれた在庫品をバージョンア
ップしたい場合には、ファームウエア領域をブロック消
去で消去した後に、同領域に新たなファームコードを書
き込めばよく、これによって、最新のファームコードを
搭載した製品になるので在庫品が無駄にならない。更
に、既にユーザに出荷された分についても、必要に応じ
て回収し前記と同様の手段で変更できる。

【００３８】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のフラッシュメモリ内蔵デー
タ処理装置は、上記実施形態例の構成にのみ限定される
ものではなく、上記実施形態例の構成から種々の修正及
び変更を施したものも、本発明の範囲に含まれる。

【発明の効果】以上、説明したように、本発明のデータ
処理装置によると、フラッシュメモリのユーザ領域の書
き換えを行うためのファームウエアを、フラッシュメモ
リとして構成したことにより、ファームウエアにバグが
あっても容易にそのバグを消去でき、また、製品のバー
ジョンアップにも容易に短ＴＡＴで対応できる効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施形態例のデータ処理装置におけ
る書込み／消去／読出しの際の構成を示すブロック図。

【図２】ＬＳＩテスタ用テストモードにおける処理を示
すフローチャート。

【図３】図２の処理の際の信号タイミングチャート。

【図４】従来のデータ処理装置における書込み／消去／
読出しの際の構成を示すブロック図。

【符号の説明】

１：データ処理装置 ２：ＣＰＵ ３：アドレスバス ４：データバス ５：シリアルインターフェイス ６：マスクＲＯＭ ７：フラッシュメモリ ８：制御ブロック ９：メモリセル １０：モードレジスタ １１：モードセレクタ １２：デコーダ １３：モード信号 １４：アドレスポインタ １５：アドレスセレクタ １６：データバッファレジスタ １７：データセレクタ １８：書込み／消去／読出し制御回路 １９：ユーザ領域（ブロックＡ） ２０：ファームウエア領域（ブロックＢ） ２１：高電圧検出回路 ２２：オンボードモード信号 ２３：ＯＲ回路 ２４：ＳＥＬ（セレクト）信号 ２５：ＶＰＰ端子 ２６：リセット端子 ２７：ＶＰＰ信号 ２８：リセット信号 ２９：モードデータ ３０：アドレスデータ ３１：書込み／読出しデータ ３２：ブロック選択信号 ３３：フラッシュライタ ３４：ＬＳＩテスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 フラッシュメモリと、該フラッシュメモ
   リに格納されるプログラムによって制御されるＣＰＵと
   を有するフラッシュメモリ内蔵データ処理装置におい
   て、 前記フラッシュメモリが、ユーザデータの書込み／消去
   ／読出しが行われるユーザ領域と、前記ユーザ領域の書
   込み／消去／読出しを制御するためのファームウエア領
   域とを備えることを特徴とするフラッシュメモリ内蔵デ
   ータ処理装置。
2. 【請求項２】 前記ＣＰＵは、外部から入力される書込
   み／消去／読出しの制御コマンドに応答して、前記ファ
   ームウエア領域のプログラムを実行する、請求項１に記
   載のフラッシュメモリ内蔵データ処理装置。
3. 【請求項３】 前記フラッシュメモリが、前記ファーム
   ウエア領域及ユーザ領域に共通の書込み／消去／読出し
   手段を備える、請求項１又は２に記載のフラッシュメモ
   リ内蔵データ処理装置。
4. 【請求項４】 外部信号に応答して、前記ユーザ領域又
   はファームウエア領域の何れか一方を選択する選択手段
   を更に備える、請求項３に記載のフラッシュメモリ内蔵
   データ処理装置。