KR100814031B1 - 폴리머 메모리 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 폴리머 메모리에서 폴리머를 수분과의 반응으로부터 보호하여 정보 유지 기간을 획기적으로 증가시키고, 메모리의 성능을 더욱 향상시키기 위한 것으로, 기판 상에 형성된 하부 전극, 하부 전극 상에 형성되고 오버행(overhang)구조의 비아홀(via hole)이 형성된 절연막, 비아홀 내부의 하부 전극 상에 형성된 폴리머(polymer)막 및 폴리머막 상에 형성된 상부 전극을 포함하는 폴리머 메모리 소자 및 이의 제조 방법을 제공한다.
폴리머 메모리(Polymer Memory), 비아홀(via hole), 오버행(overhang)

Description

폴리머 메모리 소자 및 이의 제조 방법{Polymer memory device and method for fabricating the same}
도 1a은 종래의 폴리머 메모리의 단위 셀 구조를 도시한 단면도이다.
도 1b는 종래의 폴리머 메모리 어레이의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 폴리머 메모리의 소자를 도시한 단면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 폴리머 메모리 소자의 제조 공정을 단계별로 도시한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 폴리머 메모리의 소자를 도시한 단면도이다.
도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 폴리머 메모리 소자의 제조 공정을 단계별로 도시한 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
21,41;기판 22,42;하부 전극
23,43;절연막 44;보호막
25,45;폴리머막 26,46;상부 전극
27,47;오버행(overhang) 28,48;비아홀(via hole)
본 발명은 폴리머 메모리 소자에 관한 것으로서, 더욱 상세하게는 외부로 쉽게 노출되는 폴리머를 보호하기 위한 구조를 갖는 새로운 구조의 폴리머 메모리 소자 및 이의 제조 방법에 관한 것이다.
일반적으로, 폴리머 메모리 소자(Polymer memory device)는 상부 전극과 하부 전극이 교차하는 영역에 히스테리시스 특성을 갖는 저항 유기 소자가 마련된 하나의 레지스터(1 Resistor; 이하 '1R'이라 칭함) 구조로서, 상부 전극 및 하부 전극에 전압 변화를 가했을 경우에 발생하는 쌍안정(bi-stable) 전기적 소자 특성을 응용한 비휘발성 메모리 소자이다.
폴리머 메모리에 대한 연구는 최근 4~5년 사이에 시작된 분야로, 현재는 전 세계적으로 가능성을 시험하는 개념 정립의 단계이며, 많은 응용 분야에서 유력한 차세대 비휘발성 메모리로 기대되고 있다.
이러한 폴리머 메모리는 셀 별 스위칭 소자가 없는 단순한 1R 구조를 가지며, 기존 반도체 공정을 적용할 수 있어 저가 및 단순 공정으로 제작되는 특성을 가지고 있다. 그리고, 전원이 차단된 상태에서도 안정적으로 장기간 데이터를 보존할 수 있는 비휘발성이며, 다른 차세대 비휘발성 메모리 소자들에 비해 적층이 쉽기 때문에 가장 집적도가 높고, 저전력 뿐만 아니라, 쓰기 및 지우기 시간(write/erase time)이 10ns 이하 정도로 빠른 동작 속도 등의 장점을 가지고 있다.
그런데, 수많은 장점에도 불구하고 폴리머 메모리의 정보 유지 기간(Retention time)이 1년 정도밖에 되지 않는 큰 단점이 있다.
다시 말해, 낮은 전력과 높은 집적도 등의 장점을 가지고 있음에도 불구하고 폴리머 메모리는 정보 유지 기간이 1년 이하인 단점을 지니고 있어, 이를 해결하기 위한 많은 연구가 진행되고 있는 상황이다.
통상, 폴리머(polymer)는 유연성이 있고, 가격이 저렴하며, 넓은 면적의 공정을 쉽게 할 수 있는 등의 이유로 실리콘의 대체 물질로 많은 각광을 받고 있다. 하지만, 폴리머는 외부의 공기에 노출되면 수분(moisture)과 산소 등에 매우 민감하게 반응한다.
그 결과 폴리머 메모리가 대기 중에서 동작할 때, 폴리머가 외부의 공기에 노출되어 공기 중의 수분과 산소 등에 민감하게 반응하게 되고, 이로 인한 폴리머의 노화가 폴리머 메모리의 짧은 정보 유지 기간의 주요 원인이 되고 있다.
이하, 종래의 폴리머 메모리에 대하여 자세히 살펴보기로 한다.
도 1a은 종래의 폴리머 메모리의 소자를 도시한 단면도이고, 도 1b는 종래의 폴리머 메모리 어레이의 사시도이다.
종래의 폴리머 메모리 소자는 기판(1) 위에 하부 전극(2) 및 상부 전극(4)이 차례로 층층이 위치하고, 하부 전극(2)과 상부 전극(4) 사이에 히스테리시스 특성을 갖는 폴리머막(3)이 위치된다.
이때, 하부 전극(2)과 상부 전극(4)은 서로 교차하도록 배열되며, 폴리머막(3)은 상부 전극(4)과 동일한 방향으로 배열된다.
도 1b에 도시된 종래의 어레이 구조는 기판(1) 위에 하부 전극(2)을 증착하여 일정 간격 이격되게 패터닝하고, 그 위에 폴리머막(3) 및 상부 전극(4)을 증착한 다음, 상부 전극(4)을 패터닝하여 이를 마스크로 하여 폴리머막(3)을 식각함으로써 셀 별로 폴리머막(3)을 분리하고 있다.
상기한 바와 같은 구조에서는 폴리머막(3)이 외부에 그대로 노출되게 된다. 이때, 폴리머막(3)은 수분과 반응할 확률이 상당히 높으며, 수분과 반응한 폴리머막(3)은 폴리머 메모리의 정보 유지 기간을 현저히 떨어뜨린다.
또한, 종래의 구조에서는 메모리의 셀 별로 폴리머를 분리하기 위해 폴리머막(3)의 식각 공정이 불가피하고, 이러한 식각 공정은 폴리머막(3)에 손상을 주게 되어 결국 메모리의 특성에 좋지 않은 영향을 끼치게 된다. 또한, 식각 공정을 하더라도 상부 전극(4)에 의해 폴리머막(3)이 연결되기 때문에 인접 셀들 간의 크로스토크(Cross Talk)가 발생되는 문제점이 있다.
따라서, 폴리머를 사용하는 소자들은 폴리머를 보호할 수 있는 새로운 구조를 필요로 한다.
그런데, 현재까지 폴리머 메모리에 있어서 폴리머를 보호하기 위한 구조가 보고되고 있지 않은 실정이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 폴리머 메모리의 폴리머를 수분과의 반응으로부터 보호하여 정보 유지 기간을 획기적으로 증가시키고, 제조시 식각 공정에 따른 폴리머의 손상을 방지함과 더불어, 크로스토크(Cross Talk) 현상을 억제하여 메모리의 성능을 더욱 향상시킨 새로운 구조의 폴리머 메모리 소자를 제공하고자 하는 것이다.
본 발명의 이루고자 하는 다른 기술적 과제는 상술한 폴리머 메모리 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 폴리머 메모리 소자는, 기판 상에 형성된 하부 전극과, 하부 전극 상에 형성되고, 오버행(overhang)구조의 비아홀(via hole)이 형성된 절연막, 상기 비아홀 내부의 하부 전극 상에 형성된 폴리머(polymer)막 및 폴리머막 상에 형성된 상부 전극을 포함하는 것을 특징으로 한다.
삭제
본 발명의 일 실시예에 따른 폴리머 메모리 소자에서, 상기 폴리머막은 상기 절연막 및 상기 오버행 상에까지 형성된 것이 바람직하다.
본 발명의 일 실시예에 따른 폴리머 메모리 소자에서, 상기 폴리머막은 상기 절연막의 두께보다 작게 형성되어 상기 비아홀에 오버랩되지 않는 것이 바람직하다.
본 발명의 일 실시예에 따른 폴리머 메모리 소자에서, 상기 절연막은 실리콘 산화막 또는 실리콘 질화막인 것이 바람직하다.
본 발명의 일 실시예에 따른 폴리머 메모리 소자에서, 상기 기판은 플렉시블(flexible) 플라스틱(plastic) 재질인 것이 바람직하다.
한편, 상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 폴리머 메모리 소자는, 기판 상에 형성된 하부 전극, 상기 하부 전극 상에 형성되고, 비아홀(via hole)이 형성된 절연막, 상기 절연막 상에 형성되고, 오버행(overhang)구조를 갖는 보호막, 상기 비아홀 내부의 상기 하부 전극 상에 형성된 폴리머(polymer)막 및 상기 폴리머막 상에 형성된 상부 전극을 포함하는 것을 특징으로 한다.
삭제
본 발명의 다른 실시예에 따른 폴리머 메모리 소자에서, 상기 폴리머막은 상기 보호막 상에까지 형성된 것이 바람직하다.
본 발명의 다른 실시예에 따른 폴리머 메모리 소자에서, 상기 폴리머막은 상기 절연막의 두께보다 작게 형성되어 상기 비아홀에 오버랩되지 않는 것이 바람직하다.
본 발명의 다른 실시예에 따른 폴리머 메모리 소자에서, 상기 절연막은 상기 보호막의 두께보다 큰 것이 바람직하다.
본 발명의 다른 실시예에 따른 폴리머 메모리 소자에서, 상기 절연막은 실리콘 산화막이고 상기 보호막은 실리콘 질화막인 것이 바람직하다.
본 발명의 다른 실시예에 따른 폴리머 메모리 소자에서, 상기 절연막은 실리콘 질화막이고 상기 보호막은 실리콘 산화막인 것이 바람직하다.
본 발명의 다른 실시예에 따른 폴리머 메모리 소자에서, 상기 기판은 플렉시블(flexible) 플라스틱(plastic) 재질인 것이 바람직하다.
한편, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 폴리머 메모리 소자의 제조 방법은, (a) 기판 상에 하부 전극을 형성하는 단계, (b) 상기 하부 전극 상에 절연막을 형성하는 단계, (c) 상기 절연막을 비등방성 건식 식각하여 오버행(overhang)구조의 비아홀(via hole)을 형성하는 단계, (d) 상기 비아홀 내부의 상기 하부 전극 상에 폴리머막을 형성하는 단계 및 (e) 상기 폴리머막 상에 상부 전극을 증착하고 패터닝하는 단계를 포함하는 것을 특징으로 한다.
삭제
본 발명의 일 실시예에 따른 폴리머 메모리 소자의 제조 방법에서, 상기 (d)단계는 상기 폴리머막을 상기 절연막 및 상기 오버행 상에까지 형성하는 것이 바람직하다.
본 발명의 일 실시예에 따른 폴리머 메모리 소자의 제조 방법에서, 상기 (d)단계는 상기 폴리머막의 두께가 상기 절연막의 두께보다 작도록 형성하는 것이 바람직하다.
한편, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 폴리머 메모리 소자의 제조 방법은, (a) 기판 상에 하부 전극을 형성하는 단계, (b) 상기 하부 전극 상에 절연막과 보호막을 순차적으로 형성하는 단계, (c) 상기 절연막과 상기 보호막을 비등방성 건식 식각한 후, 상기 절연막을 등방성 습식 식각하여 비아홀(via hole)과 오버행(overhang)구조를 형성하는 단계, (d) 상기 비아홀 내부의 상기 하부 전극 상에 폴리머막을 형성하는 단계 및 (e) 상기 폴리머막 상에 상부 전극을 증착하고 패터닝하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 폴리머 메모리 소자의 제조 방법에서, 상기 (b)단계는 상기 보호막을 상기 절연막의 두께보다 작게 형성하는 것이 바람직하다.
본 발명의 다른 실시예에 따른 폴리머 메모리 소자의 제조 방법에서, 상기 (b)단계는 실리콘 산화막 및 실리콘 질화막을 상기 절연막 및 상기 보호막으로 각각 이용하는 것이 바람직하다.
삭제
본 발명의 다른 실시예에 따른 폴리머 메모리 소자의 제조 방법에서, 상기 (d)단계는 상기 폴리머막을 상기 비아홀 내부의 상기 하부 전극 상과 동시에 상기 보호막 상에 형성하는 것이 바람직하다.
본 발명의 다른 실시예에 따른 폴리머 메모리 소자의 제조 방법에서, 상기 (d)단계는 상기 폴리머막의 두께가 상기 절연막의 두께보다 작도록 증착시키는 것이 바람직하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 따른 폴리머 메모리 소자 및 이의 제조 방법에 대하여 다양한 실시예를 설명한다.
실시예 1
도 2는 본 발명의 일 실시예에 따른 폴리머 메모리의 소자를 도시한 단면도이고, 도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 폴리머 메모리 소자의 제조 공정을 단계별로 도시한 단면도이다.
먼저, 본 발명의 일 실시예에 따른 폴리머 메모리의 소자를 살펴보면, 도 2에 도시된 바와 같이, 기판(21) 상에 형성된 하부 전극(22)과, 하부 전극(22) 상에 형성되고 오버행(overhang, 27)구조의 비아홀(via hole, 28)이 형성된 절연막(23), 비아홀(28) 내부의 하부 전극(22) 상에 형성된 폴리머막(25) 및 폴리머막(25) 상에 형성된 상부 전극(26)을 포함하는 메모리 소자가 어레이된 구조이다.
이때, 폴리머막(25)은 비아홀(28) 내부의 하부 전극(22) 상 뿐만 아니라, 절연막(23) 상에도 동시에 형성될 수 있으며, 절연막(23)의 두께보다 작게 형성되어 비아홀(28) 내부에 형성된 폴리머막(25)이 비아홀(28)에 오버랩되지 않도록 형성된다.
또한, 비아홀(28)의 상측 코너에는 절연막(23)이 내부로 돌출된 오버행(overhang, 27)이 형성되며, 이때 절연막(23) 상에 형성된 폴리머막(25)은 오버행(27)까지 오버랩되어 형성될 수 있다.
이와 같이 구성되는 본 발명의 일 실시예에 따른 폴리머 메모리 소자는 폴리머막(25)이 오버행(27) 구조를 갖는 비아홀(28)에 의해 외부로 노출되지 않고 보호되며, 별도의 식각 공정없이 셀 별로 분리되어 식각 공정에 따른 폴리머막(25)의 손상을 방지하고, 크로스토크(Cross Talk) 현상을 억제할 수 있다.
이러한 폴리머 메모리 소자는 하기와 같이 제조된다.
첨부된 도면에서는 폴리머 메모리의 소자 두 개가 어레이된 구조를 도시하였으나, 이에 한정되지 않고 복수 개로 어레이될 수 있음은 물론이다.
먼저 도 3a 및 도 3b를 참조하면, 기판(21) 상에 하부 전극(22) 및 절연막(23)을 차례로 층층이 형성한다.
이때, 기판(21)은 투명한 플렉시블(flexible) 기판으로서, 통상 재료 비용 절감을 위해 플라스틱(plastic) 재질을 이용한다.
절연막(23)은 실리콘 산화막, 실리콘 질화막 중 어느 하나를 이용하며, 플라즈마 화학 기상 증착(Plasma Enhunced Chemical Vapor Deposition; PECVD) 공정을 이용하여 형성하거나, 또는 전자 사이클로트론 공명 화학 증착(Electron Cyclotron Resonance Chemical Vapor Deposition) 공정을 이용하여 형성한다.
다음으로 도 3c에 도시된 바와 같이, 절연막(23)을 반응성 이온 식각(reactive ion etching; RIE) 방법으로 비등방성 건식 식각하여 절연막(23)에 비아홀(via hole, 28)을 형성한다.
반응성 이온 식각(RIE)은 이온(Ion)들이 절연막(23)의 표면에 충돌하여 표면 물질들을 먼저 활성화(activate)시키고, 활성화된 표면 물질들이 반응기 내에 존재하는 기체와 화학 반응을 일으켜 휘발성 기체를 생성시키면서 식각 물질인 절연막(23)을 식각하는 방법이다. 이러한 식각 방법의 경우, 이온(Ion)들은 도시된 바와 같이 하부 전극(22)에서 반사되어 임의의 측방향으로 이동함에 따라 절연막(23)과 충돌하게 되어 비아홀(28)의 상측 코너에 식각되지 않은 절연막(23)이 돌출된 오버행(27)을 형성하게 된다.
이때, 반응기 내에는 CF4, SF6, NF3, CHF3 등의 기체를 사용하고 압력 등을 조절함으로써 비아홀(28)의 깊이 및 너비 등을 조절하는 것이 바람직하다.
다음으로 도 3d에 도시된 바와 같이, 비아홀(28) 내부의 하부 전극(22) 상에 폴리머(polymer)를 증착하여 폴리머막(25)을 형성한다.
더욱이, 비아홀(28) 내부 뿐만 아니라 절연막(23) 상에도 동시에 폴리머막(25)을 형성할 수 있다. 이 경우, 도시된 바와 같이 오버행(27)까지 폴리머막(25)을 형성하게 된다.
이때, 폴리머막(25)은 절연막(23)의 두께보다 작게 증착하여 비아홀(28) 내부에 형성된 폴리머막(25)이 비아홀(28)에 오버랩되지 않게 함과 동시에, 오버행(27)까지 형성된 폴리머막(25)과 연결되지 않도록 하는 것이 바람직하다.
마지막으로 도 3e에 도시된 바와 같이, 비아홀(28) 내부에 형성된 폴리머막(25) 상에 상부 전극(26)을 형성한다.
이러한 상부 전극(26)은 폴리머막(25) 상에 증착한 후 서로 인접하는 비아홀(28) 사이에서 패터닝함으로써 폴리머 메모리 소자별 절연시키는 것이 바람직하다.
즉, 상부 전극(26)을 비아홀(28)의 개구부로 삽입하여 내부의 폴리머막(25)과 연결되는 기둥 형태로 형성하거나, 일례로 도시된 바와 같이 T자 모양으로 형성하기도 한다.
실시예 2
도 4는 본 발명의 다른 실시예에 따른 폴리머 메모리의 소자를 도시한 단면도이고, 도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 폴리머 메모리 소자의 제조 공정을 단계별로 도시한 단면도이다.
본 발명의 다른 실시예에 따른 폴리머 메모리는 도 4에 도시된 바와 같이 실시예 1의 폴리머 메모리 구조에서 보호막(44)이 부가된 것으로서, 기판(41) 상에 형성된 하부 전극(42)과, 하부 전극(42) 상에 형성되고 비아홀(via hole, 48)이 형성된 절연막(43), 절연막(43) 상에 형성되고 오버행(overhang, 47)구조를 갖는 보호막(44), 비아홀(48) 내부의 하부 전극(42) 상에 형성된 폴리머막(45) 및 폴리머막(45) 상에 형성된 상부 전극(46)을 포함하는 메모리 소자가 어레이된 구조이다.
이때, 비아홀(48)의 상측 코너에는 보호막(44)이 내부로 돌출 형성된 오버행(overhang, 47) 구조로 이루어지며, 폴리머막(45)은 비아홀(48) 내부의 하부 전극(42) 상과 동시에 보호막(44) 상에도 형성될 수 있다.
그리고, 폴리머막(45)은 절연막(43)의 두께보다 작게 형성되어 비아홀(48) 내부에 형성된 폴리머막(45)이 비아홀(48)에 오버랩되지 않도록 형성된다.
그리고, 절연막(43)의 두께는 보호막(34)의 두께보다 크게 형성된다.
이와 같이 구성되는 본 발명의 일 실시예에 따른 폴리머 메모리 소자는 하부 전극(42)과 상부 전극(46), 층간 절연막(43) 및 보호막(44)의 비아홀(48)에 의해 폴리머막(45)이 외부로부터 완벽하게 보호되고 있다. 또한, 폴리머막(45)이 별도의 식각 공정 없이 셀 별로 분리되어 식각 공정에 따른 폴리머막(45)의 손상을 방지하고, 크로스토크(Cross Talk) 현상을 억제할 수 있다.
이러한 본 발명의 다른 실시예에 따른 폴리머 메모리 소자는 하기와 같이 제조된다.
먼저 도 5a를 참조하면, 기판(41) 상에 하부 전극(42)을 형성한다.
기판(41)은 투명한 플렉시블(flexible) 기판으로서, 통상 재료 비용 절감을 위해 플라스틱(plastic) 재질을 이용한다.
하부 전극(42)은 경우에 따라 일정 간격으로 패터닝하여 복수 개의 하부 전극이 일렬로 배열되게 형성할 수도 있다. 이 경우, 하부 전극(42)은 메모리의 소자들 각각에 대응되어 패터닝하며, 하부 전극(42)이 위치된 상부에 폴리머막(45), 상부 전극(46)이 형성되어 하나의 소자를 구성한다.
다음으로 도 5b에 도시된 바와 같이, 하부 전극(42) 상에 절연막(43) 및 보호막(44)을 차례로 형성한다.
절연막(43)은 실리콘 산화막 또는 실리콘 질화막 중 어느 하나를 이용한다.
보호막(44)은 절연막(43)과 마찬가지로 실리콘 산화막 또는 실리콘 질화막 중 어느 하나를 이용하되, 후술하는 건식 식각에 대하여 식각 선택비가 크도록 절연막(43)과는 서로 다른 것을 선택하는 것이 바람직하다.
이러한 절연막(43) 및 보호막(44)은 플라즈마 화학 기상 증착(Plasma Enhunced Chemical Vapor Deposition; PECVD) 공정을 이용하여 형성하거나, 또는 전자 사이클로트론 공명 화학 증착(Electron Cyclotron Resonance Chemical Vapor Deposition) 공정을 이용하여 형성한다.
증착시, 보호막(44)은 절연막(43)의 두께보다 작도록 한다.
다음으로 도 5c에 도시된 바와 같이, 하부 전극(42) 상에 절연막(43) 및 보호막(44)을 식각하여 비아홀(48)을 형성한다.
즉, 보호막(44)과 절연막(43)의 일부분을 비등방성 건식 식각하고, 절연막(43)의 나머지 부분을 등방성 습식 식각하여, 비아홀(48) 상측 코너에 보호막(44)이 절연막(43)에 비해 덜 식각됨에 따라 돌출된 오버행(overhang, 47)을 형성한다.
이에 따르면, 비아홀(48)의 개구부가 보호막(44)에 의해 일부분 가려지게 된다.
다음으로 도 5d에 도시된 바와 같이, 비아홀(48) 내부의 하부 전극(42) 상에 폴리머(polymer)를 증착하여 폴리머막(45)을 형성한다. 더욱이, 비아홀(48)의 내부 뿐만 아니라 보호막(44) 상에도 동시에 폴리머막(45)을 형성할 수 있다.
이때, 폴리머막(45)은 절연막(43)의 두께보다 작게 증착하여 비아홀(48) 내부에 형성된 폴리머막(45)이 비아홀(48)에 오버랩되지 않도록 하고, 보호막(44) 상에 형성된 폴리머막(45)과 연결되지 않도록 하는 것이 바람직하다.
마지막으로 도 5e에 도시된 바와 같이, 비아홀(48) 내부에 형성된 폴리머막(45) 상에 상부 전극(46)을 형성한다.
더욱 상세히 설명하면, 먼저 폴리머막(45) 상에 상부 전극(46)을 증착한 후 서로 인접하는 비아홀(48) 사이에서 패터닝하여 셀 별 절연시키는 것이 바람직하다.
이러한 상부 전극(46)은 비아홀(48)의 개구부로 삽입되어 내부의 폴리머막(45)과 연결되는 기둥 형태로, 도시된 바와 같이 T자 모양으로 형성하기도 한다.
상기한 바와 같이, 실시예 1 및 실시예 2와 같이 제조되는 본 발명의 폴리머 메모리 소자는 기존의 구조에 비해 외부로부터의 폴리머의 노출, 이에 따른 수분과의 반응, 폴리머의 손상을 현저히 방지할 수 있어 정보 유지 기간을 증가시키고, 메모리 특성을 개선시킬 수 있는 다음과 같은 여러 가지 특징들을 지니게 된다.
첫째, 본 발명의 바람직한 실시예에 따른 폴리머 메모리 소자는 폴리머막(25,45)이 보호막(44)과 그 하부의 절연막(23,43)에 생성된 비아홀(28,48)에 의해서 완벽하게 보호된다.
따라서, 폴리머와 대기 중의 수분, 산소 등과의 반응을 현격하게 줄일 수 있어 폴리머막(25,45)의 정보 유지 기간을 증가시킨다.
둘째, 본 발명의 바람직한 실시예에 따른 폴리머 메모리 소자는 별도의 식각 공정이 필요 없이 메모리의 각 셀 별로 폴리머막(25,45)이 자동 분리되는 구조이다.
따라서, 기존의 구조에서 폴리머막(25,45)을 메모리의 셀 별로 분리하기 위하여 불가피하게 사용했던 식각 공정이 불필요하므로 폴리머막(25,45)의 손상을 줄이고, 이로 인하여 메모리의 특성을 개선시킨다.
셋째, 본 발명의 바람직한 실시예에 따른 폴리머 메모리 소자는 폴리머막(25,45) 뿐만 아니라 상부 전극(26,46) 또한 메모리의 셀 별로 모두 분리된 구조로, 기존의 구조에서 폴리머막을 셀 별로 분리하기 위해 상부 전극을 마스크로 하여 분리함에도 불구하고 상부 전극을 따라 폴리머가 연결된 구조이기 때문에 발생하였던 크로스토크(Cross Talk) 현상을 억제할 수 있다.
상기한 바와 같이, 본 발명에서 제안한 새로운 구조의 폴리머 메모리 소자는 기존의 구조에 비해 폴리머 보호 능력이 뛰어나 정보 유지 기간을 증가시키고, 크로스토크 현상을 억제하여 메모리 특성을 개선시킬 수 있는 여러 특성을 지니고 있 다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
따라서, 이상에서 기술한 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이므로, 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 하며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
상기한 바와 같이 이루어진 본 발명의 폴리머 메모리 소자는 폴리머가 보호막과 절연막의 비아홀(via hole)에 의해 완벽하게 보호되기 때문에 종래의 구조에 비해 외부 수분과의 반응을 현격히 줄일 수 있어 짧은 정보 유지 기간을 획기적으로 향상시키는 효과가 있다.
또한, 종래의 구조에 비해 식각 공정으로 인한 폴리머의 손상이 없고, 메모리 셀 별로 폴리머가 분리되어 존재하기 때문에 크로스토크(Cross Talk)를 줄여, 폴리머 메모리의 성능을 향상시키는 효과가 있다.
나아가, 앞으로 더욱 관심이 집중될 엠피쓰리(MP3) 플레이어, PDA(Personal Digital Assistant), 디지털 카메라 등의 휴대 디바이스 저장 장치에 폴리머 메모 리가 더욱 다양하게 사용할 수 있으며, 정보통신기기의 휴대성과 이동성의 증대에 큰 기여를 할 수 있다.

Claims (24)

  1. 기판 상에 형성된 하부 전극;
    상기 하부 전극 상에 형성되고, 오버행(overhang)구조의 비아홀(via hole)이 형성된 절연막;
    상기 비아홀 내부의 상기 하부 전극 상에 형성된 폴리머(polymer)막; 및
    상기 폴리머막 상에 형성된 상부 전극
    을 포함하는 것을 특징으로 하는 폴리머 메모리 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 폴리머막은 상기 절연막 및 상기 오버행 상에까지 형성된 것을 특징으로 하는 폴리머 메모리 소자.
  4. 제1항에 있어서,
    상기 폴리머막은
    상기 절연막의 두께보다 작게 형성되어 상기 비아홀에 오버랩되지 않는 것을 특징으로 하는 폴리머 메모리 소자.
  5. 제1항에 있어서,
    상기 절연막은
    실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 폴리머 메모리 소자.
  6. 제1항에 있어서,
    상기 기판은 플렉시블(flexible) 플라스틱(plastic) 재질인 것을 특징으로 하는 플리머 메모리 소자.
  7. 기판 상에 형성된 하부 전극;
    상기 하부 전극 상에 형성되고, 비아홀(via hole)이 형성된 절연막;
    상기 절연막 상에 형성되고, 오버행(overhang)구조를 갖는 보호막;
    상기 비아홀 내부의 상기 하부 전극 상에 형성된 폴리머(polymer)막; 및
    상기 폴리머막 상에 형성된 상부 전극
    을 포함하는 것을 특징으로 하는 폴리머 메모리 소자.
  8. 삭제
  9. 제7항에 있어서,
    상기 폴리머막은 상기 보호막 상에 형성된 것을 특징으로 하는 폴리머 메모리 소자.
  10. 제7항에 있어서,
    상기 폴리머막은
    상기 절연막의 두께보다 작게 형성되어 상기 비아홀에 오버랩되지 않는 것을 특징으로 하는 폴리머 메모리 소자.
  11. 제7항에 있어서,
    상기 절연막은
    상기 보호막의 두께보다 큰 것을 특징으로 하는 폴리머 메모리 소자.
  12. 제7항에 있어서,
    상기 절연막은 실리콘 산화막이고, 상기 보호막은 실리콘 질화막인 것을 특징으로 하는 폴리머 메모리 소자.
  13. 제7항에 있어서,
    상기 절연막은 실리콘 질화막이고, 상기 보호막은 실리콘 산화막인 것을 특징으로 하는 폴리머 메모리 소자.
  14. 제7항에 있어서,
    상기 기판은 플렉시블(flexible) 플라스틱(plastic) 재질인 것을 특징으로 하는 폴리머 메모리 소자.
  15. (a) 기판 상에 하부 전극을 형성하는 단계;
    (b) 상기 하부 전극 상에 절연막을 형성하는 단계;
    (c) 상기 절연막을 비등방성 건식 식각하여 오버행(overhang)구조의 비아홀(via hole)을 형성하는 단계;
    (d) 상기 비아홀 내부의 상기 하부 전극 상에 폴리머막을 형성하는 단계; 및
    (e) 상기 폴리머막 상에 상부 전극을 증착하고 패터닝하는 단계
    를 포함하는 것을 특징으로 하는 폴리머 메모리 소자의 제조 방법.
  16. 삭제
  17. 제15항에 있어서,
    상기 (d)단계는
    상기 폴리머막을 상기 절연막 및 상기 오버행 상에까지 형성하는 것을 특징으로 하는 폴리머 메모리 소자의 제조 방법.
  18. 제15항 또는 제17항에 있어서,
    상기 (d)단계는
    상기 폴리머막의 두께가 상기 절연막의 두께보다 작도록 형성하는 것을 특징으로 하는 폴리머 메모리 소자의 제조 방법.
  19. (a) 기판 상에 하부 전극을 형성하는 단계;
    (b) 상기 하부 전극 상에 절연막과 보호막을 순차적으로 형성하는 단계;
    (c) 상기 절연막과 상기 보호막을 비등방성 건식 식각한 후, 상기 절연막을 등방성 습식 식각하여 비아홀(via hole)과 오버행(overhang)구조를 형성하는 단계;
    (d) 상기 비아홀 내부의 상기 하부 전극 상에 폴리머막을 형성하는 단계; 및
    (e) 상기 폴리머막 상에 상부 전극을 증착하고 패터닝하는 단계
    를 포함하는 것을 특징으로 하는 폴리머 메모리 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 (b)단계는
    상기 보호막을 상기 절연막의 두께보다 작게 형성하는 것을 특징으로 하는 폴리머 메모리 소자의 제조 방법.
  21. 제19항에 있어서,
    상기 (b)단계는
    실리콘 산화막 및 실리콘 질화막을 상기 절연막 및 상기 보호막으로 각각 이용하는 것을 특징으로 하는 폴리머 메모리 소자의 제조 방법.
  22. 삭제
  23. 제19항에 있어서,
    상기 (d)단계는
    상기 폴리머막을 상기 비아홀 내부의 상기 하부 전극 상과 동시에 상기 보호막 상에 형성하는 것을 특징으로 하는 폴리머 메모리 소자의 제조 방법.
  24. 제19항 또는 제23항에 있어서,
    상기 (d)단계는
    상기 폴리머막의 두께가 상기 절연막의 두께보다 작도록 증착시키는 것을 특징으로 하는 폴리머 메모리 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040000453A (ko) * 2001-05-07 2004-01-03 어드밴스드 마이크로 디바이시즈, 인코포레이티드 자기 조립형 폴리머 막을 구비한 메모리 디바이스 및 그제조 방법
KR20040032982A (ko) * 2001-09-03 2004-04-17 띤 필름 일렉트로닉스 에이에스에이 비휘발성 메모리 장치
WO2005010892A1 (en) 2003-07-07 2005-02-03 Advanced Micro Devices, Inc. Polymer memory device formed in via opening
US20050202620A1 (en) 2004-03-10 2005-09-15 Campbell Kristy A. Method to manufacture polymer memory with copper ion switching species

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040000453A (ko) * 2001-05-07 2004-01-03 어드밴스드 마이크로 디바이시즈, 인코포레이티드 자기 조립형 폴리머 막을 구비한 메모리 디바이스 및 그제조 방법
KR20040032982A (ko) * 2001-09-03 2004-04-17 띤 필름 일렉트로닉스 에이에스에이 비휘발성 메모리 장치
WO2005010892A1 (en) 2003-07-07 2005-02-03 Advanced Micro Devices, Inc. Polymer memory device formed in via opening
US20050202620A1 (en) 2004-03-10 2005-09-15 Campbell Kristy A. Method to manufacture polymer memory with copper ion switching species

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