KR101146813B1 - 텅스텐 디지트라인과 그것의 형성 및 동작 방법 - Google Patents

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Abstract

텅스텐 디지트라인을 이용 및 형성하기 위한 방법, 디바이스 및 시스템이 개시되어 있다. 본 발명의 실시예에 따라 형성된 텅스텐 디지트라인은 텅스텐 질화물(WNX) 기판(402) 상의 텅스텐(W) 단일층(404), 상기 W 단일층 상의 붕소(B) 단일층(308) 및 상기 B 단일층 상의 벌크 W 층(412)으로 형성될 수 있다. 상기 벌크 W 층은 100nm와 600nm 사이의 그레인 크기를 갖는다. 디지트라인은 두께가 50nm 미만일 수 있다. 따라서, 디지트라인의 용량 및 저항이 감소된다.
메모리 디바이스, 텅스텐 디지트라인, 텅스텐 단일층, 붕소 단일층, 벌크 텅스텐 층

Description

텅스텐 디지트라인과 그것의 형성 및 동작 방법{TUNGSTEN DIGITLINES AND METHODS OF FORMING AND OPERATING THE SAME}
본 발명은 일반적으로 메모리 디바이스에 관한 것으로, 특히 텅스텐 디지트라인을 구비한 메모리 디바이스에 관한 것이다.
많은 전자 디바이스 및 시스템은 디바이스의 동작 중에 데이터 저장을 위한 집적 회로를 포함한다. 예컨대, 컴퓨터, 인쇄 디바이스, 스캐닝 디바이스, PDA(personal digital assistant), 계산기, 컴퓨터 워크 스테이션, 오디오 및/또는 비디오 디바이스, 셀룰러 전화기와 같은 통신 디바이스, 패킷 교환 네트워크용의 라우터 등의 전자 디바이스는 그 동작의 일부로서 데이터를 유지하기 위한 집적 회로의 형태로 메모리를 포함할 수 있다. 집적 회로 메모리를 이용하면, 다른 형태의 메모리에 비해, 공간 보존 및 소형화, 제한된 배터리 자원 보존, 메모리에 저장된 데이터에 대한 액세스 시간 단축, 전자 디바이스 조립 비용 절감 등의 이점이 있다.
DRAM(Dynamic Random Access Memory)은 집적 회로 메모리의 일례이다. DRAM은 통상적으로 각각이 저장 비트의 논리값을 나타내는 전하량을 유지할 수 있는 반도체 커패시터 셀들의 어레이를 포함한다. 이 어레이 셀들은 통상적으로 로우(행) 와 컬럼(열)으로 배열된다. 각 셀은 로우와 컬럼의 교차점에 위치한다. DRAM 어레이의 각 셀은 교차하는 로우 및 컬럼을 동시에 어드레스함으로써 어드레스될 수 있다.
동작시, DRAM의 내부 증폭기는 커패시터에 저장된 전하량을 감지한다. 감지 증폭기의 출력은, 감지한 전하량에 기초하여, DRAM 어레이에 저장된 비트의 논리값을 나타낸다. 이와 같이, 어레이에 저장된 데이터를 DRAM 집적 회로로부터 추출할 수 있고, 이것을 전자 디바이스에 있는 다른 집적 회로가 이용한다. 또한, DRAM의 다른 내부 회로는 전하를 이미 유지하고 있는 것으로 감지 증폭기가 결정한 셀들의 전하를 리프레시한다. 이와 같이, DRAM은 반도체 커패시터 셀로부터의 전하의 누설, 예컨대 DRAM 집적 회로의 기판으로의 누설에 대한 보상을 행한다. 이러한 셀 전하의 판독, 기입 및 유지가 DRAM의 실질적인 내부 동작이다.
감지 증폭기는 DRAM의 컬럼을 포함하는 디지트라인을 통해 셀에 접속된다. 셀을 판독하기 전에, DRAM은 셀을 어드레스하는 디지트라인 상의 잔여 전하를 제거한다. 그 잔여 전하는 동일한 디지트라인을 공유하는 다른 셀의 이전 판독으로부터 남겨진 것이다. DRAM은 셀을 판독하기 전에 디지트라인을 공통 전위로 프리차지함으로써 디지트라인을 등화한다. DRAM이 셀을 어드레스하면, 셀에 저장된 전하가 디지트라인의 전위를 공통 전위로부터 상승 또는 하강시키고, 이것이 셀에 저장된 비트의 논리값을 의미한다.
그러나, 디지트라인은 내부 저항, 내부 기생 용량, 그리고 다른 디지트라인과의 기생 용량을 갖는다. 이러한 저항과 용량은 RC 회로를 포함하며, 그 RC 회로 의 시상수는 디지트라인을 프리차지하기 위한 등화 시간을 증가시킨다. 너무 많은 경우, 그 시상수가 DRAM 집적 회로의 판독 시간을 더 늦추게 되고 이는 최근의 고속 전자 디바이스에서의 DRAM 집적 회로의 사용을 제한한다. DRAM 집적 회로의 클록 속도를 증가시키면, 커맨드들 간의 최소 시간이 단축되고 디지트라인에 대한 등화 시간도 단축된다.
비트라인 저항/용량을 감소시키면, 기입 및 판독 성능과 고장률을 개선할 수 있다. 용량은 비트라인 두께를 감소시켜 감소시킬 수 있다. 그러나, 1000 옹스트롬(Å) 이하로 라인 두께를 감소시키면, 전기 저항률이 상당히 증가하게 되고, 그 결과 디바이스 성능이 열화된다.
도 1은 메모리 셀에 접속된 디지트라인 및 워드라인을 포함하는 DRAM 메모리 셀을 도시한다.
도 2는 메모리 어레이의 각 메모리 셀에 접속된 디지트라인 및 워드라인을 포함하는 DRAM 메모리 어레이를 도시한다.
도 3A 및 도 3B는 이전 방법에 따라 제조된 디지트라인의 단면도를 도시한다.
도 4A 내지 도 4C는 본 발명의 실시예에 따라 제조된 디지트라인의 단면도를 도시한다.
도 5는 이전 방법에 따라 제조된 디지트라인 상의 텅스텐 그레인 구조를 도시한다.
도 6은 이전 방법에 따라 제조된 디지트라인의 그레인 구조를 보여주는 디지트라인의 단면도를 도시한다.
도 7은 본 발명의 실시예에 따라 제조된 디지트라인 상의 텅스텐 그레인 구조를 도시한다.
도 8은 본 발명의 실시예에 따라 제조된 디지트라인의 그레인 구조를 보여주는 디지트라인의 단면도를 도시한다.
도 9는 본 발명의 실시예에 따라 형성된 디지트라인을 포함하는 적어도 하나의 메모리 디바이스를 구비한 전자 메모리 시스템의 기능 블록도이다.
도 10은 본 발명의 실시예에 따라 형성된 디지트라인을 포함하는 적어도 하나의 메모리 디바이스를 구비한 메모리 모듈의 기능 블록도이다.
본 발명의 실시예는 텅스텐 디지트라인을 구비한 시스템, 방법 및 디바이스를 포함한다. 일 방법의 실시예는 텅스텐 질화물(WNX) 기판 상에 텅스텐(W) 단일층(monolayer)으로 텅스텐 디지트라인을 형성하는 단계와, 그 W 단일층 상에 붕소(B) 단일층을 형성하는 단계와, 그 B 단일층 상에 벌크 W 층를 형성하는 단계를 포함한다.
일부 실시예에서, 텅스텐(W) 단일층은 디보란(B2H6)에 이어서 텅스텐 헥사플루오르화물(WF6)의 수소(H2) 환원이라는 일 사이클을 이용하여 성장될 수 있다. 이 스텝은 벌크 텅스텐 층의 구조체에 대한 부착을 촉진시킬 수 있다. 각종 실시예에 서, 붕소 단일층의 퇴적은 고온에서의 B2H6의 열분해에 의해 행해질 수 있다. 붕소는 표면활성제로 작용하여 벌크 텅스텐 층에서의 그레인 구조의 형성을 용이하게 한다. 그러나, 다량의 붕소는 텅스텐의 부착을 감소시킬 수 있다. 각종 실시예에서, 저저항률의 등각 벌크 텅스텐 층는 WF6의 H2 환원을 이용하여 화학 기상 증착법(CVD)에 의해 성장될 수 있다.
달성한 벌크 텅스텐 층의 그레인 구조는 디지트라인에서의 저항률을 감소시킨다. 본 발명의 실시예들에 따라, CVD 프로세스를 이용하여 WF6의 H2 환원으로 벌크 텅스텐 층를 성장시킨 그레인 구조는 두께가 500 옹스트롬(Å)보다 작은 벌크 텅스텐 층 상에 폭이 1000-6000 옹스트롬(Å)인 그레인들을 생성한다. 이들 치수는 이전의 텅스텐 퇴적 프로세스에 의해 달성가능한 것보다 4-5배 더 크다. 이러한 그레인 구조에서의 증가는 디지트라인에서의 저항률을 10μOhm?cm 이상 감소시킨다. 이러한 감소는 이전의 텅스텐 퇴적 프로세스의 저항률의 1/2 만큼 저항률을 감소시킨다.
도 1은 메모리 셀에 접속된 디지트라인 및 워드라인을 포함하는 DRAM 메모리 셀을 도시한다. 도 1에 도시한 DRAM 메모리 셀은 하나의 트랜지스터(106)와 하나의 커패시터(108)로 구성되며, 이를 일 트랜지스터 일 커패시터(1T1C) 셀이라고 한다. 워드라인(104)은 트랜지스터(106)의 게이트에 접속되고 디지트라인(102)은 트랜지스터(106)의 소스/드레인 측에 접속된다. 트랜지스터(106)는 커패시터(108)와 디지트라인(102) 사이에서 스위치로서 동작한다. 메모리 셀은 셀 커패시터(108)에 저장된 전하로서 단일 바이너리 정보를 유지할 수 있다. 실시예들은 도 1의 예시적인 메모리 셀로 제한되지 않는다. 예컨대, 일부 실시예에서, 메모리 셀(100)은 멀티레벨 셀이어도 된다. 커패시터의 공통 노드(110) 상에 Vcc/2의 바이어스 전압이 주어지면, 논리 1 레벨은 커패시터 양단의 +Vcc/2 볼트로 표현되고, 논리 0 레벨은 커패시터(108) 양단의 -Vcc/2 볼트로 표현된다. 어떠한 경우에서도, 커패시터에 저장된 전하량은 Q=C?Vcc/2 쿨롱이며, 여기서 C는 패럿의 용량값이다.
트랜지스터(106)의 게이트에 접속된 워드라인(104)은 메모리 셀의 활성화에 이용된다. 메모리 셀(100)은 워드라인(104)과 디지트라인(102)의 교차점에서 어드레스된다. 메모리 셀들의 상태는 디지트라인(102)을 통해 셀(100)의 상태를 결정하는 감지 증폭기(도시 생략)에 의해 판독된다. 리프레시 동작의 일부로서 디지트라인(102)에 전위를 공급하여 메모리 셀로부터 판독된 상태를 리프레시한다. DRAM 메모리 셀은 메모리 셀(100)의 커패시터(108)가 계속적으로 전하를 잃기 때문에 끊임없이 리프레시할 필요가 있다. 통상의 메모리 셀은 최소한 수 나노초마다 일회 정도 리프레시를 필요로 한다.
도 2는 메모리 어레이의 각 메모리 셀에 접속된 디지트라인 및 워드라인을 포함하는 DRAM 메모리 어레이를 도시한다. 도 2는, 메모리 어레이의 각 메모리 셀에 접속된, 디지트라인(2004-0,..., 204-M) 및 워드라인(202-0,..., 202-N)을 포함하는 DRAM 메모리 어레이(200)를 도시한다. DRAM 메모리 어레이는 워드라인 및 디지트라인에 접촉점에서 접속된 일련의 메모리 셀로 구성된다. 도 2에서 디지트라인(204-0,...,204-M)은 메모리 어레이의 메모리 셀에 접속된다. 도 2의 메모리 어 레이는 소정의 디지트라인에 따른 메모리 셀들이 공통 워드라인을 공유하지 않고 공통 워드라인에 따른 메모리 셀들이 공통 디지트라인을 공유하지 않도록 선택 분량의 메모리 셀을 함께 타일링함으로써 생성된다. 메모리 셀 트랜지스터(106)의 게이트 단자는 워드라인(202-0,..., 202-N)에 접속된다. 다수의 메모리 셀에 접속된 워드라인은 트랜지스터의 게이트의 형성에 이용하는 동일한 재료의 연장된 세그먼트로 구성된다. 워드라인은 물리적으로 디지트라인에 직교한다.
디지트라인(204-0,...,204-M)은 메모리 셀의 트랜지스터에 접속되는 도선(conductive line)으로 구성된다. 다수의 고착된 메모리 셀, 소정의 디지트라인의 물리적 길이, 디지트라인의 다른 피처에의 근접성으로 인해서, 디지트라인은 상당한 용량성 결합에 대해 민감할 수 있다. 예컨대, 350 나노미터(nm) 스케일 제조 프로세스 상에서 디지트라인 용량에 대한 통상의 값은 대략 300 펨토패럿(fF)일 수 있다.
디지트라인 용량은 그것이 설계상 많은 다른 면들에 영향을 미치기 때문에 메모리 셀에서 중요한 파라미터이다. 디지트라인에서의 저용량은 메모리 셀의 성능 향상에 요구된다. 디지트라인에서의 저용량은 메모리 셀에서의 판독 및 기입 시간을 개선시키고 메모리 셀에서의 판독 및 기입 오류량을 감소시킨다. 디지트라인 용량은 디지트라인의 두께를 감소시킴으로써 낮출 수 있다. 디지트라인 두께 감소 시에, 용량의 유익한 감소뿐만 아니라, 메모리 어레이의 물리적 크기도 감소될 수 있어 더욱 조밀한 메모리 어레이를 가능하게 한다.
디지트라인에서의 용량을 감소시키고 메모리 셀의 성능 특성을 개선하기 위 해서 디지트라인 두께를 감소시키는 것의 부작용은, 디지트라인의 저항률이 증가한다는 것이다. 디지트라인 두께가 감소하면, 디지트라인의 저항률도 증가한다. 이러한 저항률의 증가는 메모리 셀 성능의 열화를 초래한다. 그러므로, 디지트라인 두께를 감소시킬 수 있는 양에는 한계가 있다.
도 3A 및 도 3B는 이전 방법에 따라 제조된 디지트라인의 단면도를 도시한다. 도 3A에 도시한 바와 같이, 디지트라인(300)은 텅스텐 질화물(WNX) 기판(302) 상에 형성된다. 그 WNX 기판(302) 상에는 텅스텐 층(304)이 형성된다. 이전 방법에서, 텅스텐 층(304)은 두께가 적어도 50Å이고, 350℃ 내지 450℃ 범위의 온도에서 텅스텐 헥사플루오르화물(WF6)의 SiH4 환원에 의해 형성된다. 다음 스텝에서는 텅스텐 층(304) 상에 벌크 텅스텐 층(308)을 형성한다.
도 3B는 벌크 텅스텐 층(308)이 350℃ 내지 450℃ 범위의 온도에서 WF6의 수소(H2) 환원에 의해 형성된다. 도 3B에 도시한 바와 같이, 텅스텐 디지트라인(300)을 형성하는 이러한 방법은 벌크 텅스텐 층(308) 내에서 수직 그레인 경계들이 밀접하게 이격된 외형을 지시하는 화살표(309)가 나타내는 바와 같은 미세 그레인들을 갖는 그레인 구조를 벌크 텅스텐 층(308)에 생성한다. 벌크 텅스텐 층(308)의 미세 그레인들은 디지트라인(300)에서의 저항을 증가시킨다. 벌크 텅스텐 층(308)의 그레인 구조를 갖는 디지트라인(300)에서의 저항은 디지트라인(300)의 두께가 500Å 이하일 때 DRAM 메모리 셀에서의 성능 특성이 감소한다. 디지트라인(300)에 서의 용량 감소가 디지트라인 두께 감소와 관련되어 있기 때문에 500Å 미만의 두께가 바람직하다.
도 4A 내지 도 4C는 본 발명의 실시예에 따라 제조된 디지트라인의 단면도를 도시한다. 도 4A는 본 발명의 실시예에 따른 프로세스 스텝 이후의 부분적인 텅스텐 디지트라인(400)의 단면도를 도시한다. 이 프로세스는 텅스텐 질화물(WNX) 기판(402)에서 시작한다. 도 4A에 도시한 바와 같이, WNX 기판(402) 상에는 텅스텐 막 단일층(404)이 형성된다. 이 텅스텐 단일층(404)은 250℃ 내지 450℃ 범위의 온도에서 B2H6에 이어서 WF6의 H2 환원이라는 일 사이클을 이용하여 형성된다. 이 텅스텐 단일층은 1Å 내지 10Å 범위의 두께로 형성된다. 벌크 텅스텐 층를 응집하기가 어려워 텅스텐 단일층(404)을 형성하여 벌크 텅스텐 층의 부착을 촉진시킨다. 실시예들은 특정 층 및 단일층 두께로 제한되지 않는다.
도 4B에 도시한 바와 같이, 텅스텐 단일층(404) 상에 붕소(B) 단일층(408)을 형성할 수 있다. 도 4B는 제2 프로세스 스텝 이후의 부분적인 텅스텐 디지트라인(400)의 단면도를 도시한다. 이 B 단일층(408)은 약 350℃ 내지 450℃ 범위의 온도에서 B2H6의 열분해에 의해 텅스텐 단일층(404) 상에 형성될 수 있다. B 단일층을 형성하기 위한 B2H6의 열분해는 약 1초 내지 20초 범위의 시간 기간 동안 일어난다. 붕소 단일층은 1Å 내지 10Å 범위의 두께로 형성된다.
도 4C는 후속 프로세스 스텝 이후의 텅스텐 디지트라인(400)의 단면도를 도 시한다. 이 다음 프로세스 스텝에서, 붕소 단일층(408) 상에는 벌크 텅스텐 층(412)이 형성된다. 붕소는 표면활성제로 작용하여 벌크 텅스텐 층(412)에서의 그레인 구조의 형성을 용이하게 한다. 그러나, 다량의 붕소는 텅스텐의 부착을 감소시킬 수 있고, 따라서 붕소 단일층만이 텅스텐 단일층(404) 상에 형성된다. 붕소 단일층(408)에서의 붕소량은 벌크 텅스텐 층(412)에서의 텅스텐량의 약 2% 내지 20% 범위에 있다. 벌크 텅스텐 층(412)은 약 350℃ 내지 450℃ 범위의 온도에서 WF6의 H2 환원에 의해 형성된다. 일부 실시예에서, 벌크 텅스텐 층(412)은 대략 400℃의 온도에서 WF6의 H2 환원에 의해 형성된다. 도 4C에서의 벌크 텅스텐 층(412)은 500Å 미만의 두께로 형성되었다. 벌크 텅스텐 층을 500Å 미만의 두께로 형성하는 것은, 텅스텐 디지트라인(400)에서의 용량을 낮게 유지하는 것을 추가로 돕는다. 도 4C에서, 벌크 텅스텐 층(412)은 이전에 도 3B에서 보여준 수직 그레인 경계 이격에 비하여 벌크 텅스텐 층(412) 내에서 수직 그레인 경계들이 더욱 넓게 이격된 외형을 지시하는 화살표(409)가 나타내는 바와 같이 비교적 큰 그레인 크기를 갖는다. 수직 그레인 경계들이 더욱 넓게 이격된 외형은 벌크 텅스텐 층(412)의 그레인 크기가 도 3B에서 보여준 미세한 그레인 경계에 비해 비교적 크다는 것을 나타낸다. 벌크 텅스텐 층(412)의 그레인 크기가 보다 크면, 두께가 500Å 미만임에도 불구하고 텅스텐 디지트라인(400)에서의 저항률을 감소시키는 것을 돕는다. 이전에는, 이전 방법에서 텅스텐 질화물 층 상에 텅스텐을 응집해야 하는 어려움 때문에 그러한 큰 그레인 경계를 달성할 수 없었다. 디지트라인의 실 시예들은 특정 층 및 단일층 두께로 제한되지 않는다.
도 5 및 도 6은 도 3A 및 도 3B와 관련하여 설명한, 이전 방법에 따라 제조된 디지트라인 상의 텅스텐 그레인 구조를 도시한다. 도 5는 500 nm/inch의 스케일로 확대한 벌크 텅스텐 층(500)의 평면도를 도시한다. 벌크 텅스텐 층(500)은 폭이 300Å 내지 800Å 범위에 있는 그레인들을 갖는다. 벌크 텅스텐 층의 비교적 작은 그레인 구조는 두께가 520Å인 디지트라인에 대하여 중심 저항률이 대략 20μOhm?cm로 되게 한다. 텅스텐 그레인(502, 504)은 도 3A 및 도 3B의 이전 방법을 이용하여 형성된 텅스텐의 다양한 그레인 크기를 보여준다. 텅스텐 그레인(502)은 폭이 대략 350Å이고 텅스텐 그레인(504)은 폭이 대략 800Å이다.
도 6은 500 nm/inch의 스케일로 확대한 텅스텐 디지트라인(600)의 단면도를 도시한다. 이 디지트라인 도면은 텅스텐 디지트라인(600)의 벌크 텅스텐 층(606)의 작은 그레인 구조를 도시한다. 작은 그레인 구조는, 전류가 수많은 그레인 경계를 통과해야 하는 어려움으로 인해, 텅스텐 디지트라인(600)에서의 저항률을 증가시킨다. 500Å 미만의 바람직한 디지트라인 두께의 경우, 도 3A 및 도 3B에서 설명한 방법을 이용하여 형성한 벌크 텅스텐 층의 그레인 크기는 폭이 대략 400Å이고 대응하는 중심 저항률이 20μOhm?cm인 그레인이 된다.
도 7은 본 발명의 실시예에 따라 제조된 디지트라인 상의 텅스텐 그레인 구조를 도시한다. 도 7은 500nm/inch의 스케일로 확대한 벌크 텅스텐 층(700)의 평면도를 도시한다. 벌크 텅스텐 층(700)은 폭이 대략 1000Å 내지 6000Å 범위에 있는 그레인들을 갖는다. 디지트라인에서의 벌크 텅스텐 층(700)의 큰 그레인들은 두께가 300-500Å인 디지트라인에 대하여 중심 저항률이 대략 9μOhm?cm 내지 11μOhm?cm이다. 텅스텐 그레인(702, 704)은 도 4A 내지 도 4C에서 설명한 프로세스에 따른 벌크 텅스텐 층(700)의 다양한 그레인 크기를 보여준다. 텅스텐 그레인(702)은 폭이 대략 5000Å이고 텅스텐 그레인(704)은 폭이 대략 1300Å이다.
도 8은 500nm/inch의 스케일로 확대한 본 발명의 실시예에 따라 제조된 디지트라인의 그레인 구조를 보여주는 디지트라인의 단면도를 도시한다. 도 8의 단면도에서 관찰할 수 있는 바와 같이, 도 6의 단면도에서 보이는 그레인 경계들에 비하여 그레인 경계들이 더욱 넓게 이격되어 있다. 이러한 더욱 넓게 이격된 그레인 경계들은 본 발명의 프로세스 실시예에 따라 형성된 벌크 텅스텐 층(808)에 대하여 더 큰 그레인 크기를 도시한 것이다. 이 큰 그레인 구조는 전류가 소수의 그레인 경계를 더욱 쉽게 통과하게 하므로 텅스텐 디지트라인(800)에서의 저항률을 감소시킨다. 500Å 미만의 바람직한 디지트라인 두께의 경우, 프로세스 실시예에 따라 형성한 벌크 텅스텐 층(800)의 그레인 크기는 폭이 1000Å 내지 6000Å 범위에 있는 그레인이 된다. 이러한 그레인은 대략 10μOhm?cm의 중심 저항률에 대응하는 단면 폭을 갖는다.
도 9는 본 발명의 실시예, 예컨대 도 4A 내지 도 4C에서 설명한 프로세스에 따라 형성된 디지트라인을 포함하는 적어도 하나의 메모리 디바이스(920)를 구비한 전자 메모리 시스템의 기능 블록도이다. 메모리 시스템(900)은 메모리 셀들의 어레이(930)를 포함하는 DRAM 메모리 디바이스(920)에 결합된 프로세서(910)를 포함한다. 메모리 시스템(900)은 별도의 집적 회로들을 포함할 수 있거나, 프로세 서(910)와 메모리 디바이스(920)가 모두 동일한 집적 회로 상에 있을 수 있다. 프로세서(910)는 마이크로프로세서이거나, ASIC(application-specific integrated circuit) 등의 어떤 다른 종류의 제어 회로일 수 있다.
명확성을 위해서, 전자 메모리 시스템(900)은 본 발명과 특히 관련된 특징들을 중심으로 간략화되었다. 메모리 디바이스(920)는 DRAM 메모리 셀들의 어레이(930)를 포함한다. 메모리 셀들의 각 로우의 제어 게이트들은 워드라인과 결합되고, 메모리 셀들의 드레인 영역들은 디지트라인들에 결합된다. 당업자라면 알 수 있는 바와 같이, 워드라인들 및 디지트라인들에 대한 메모리 셀들의 접속 방식은 어레이 구조에 따라 달라진다.
도 9의 실시예는 I/O 회로(960)를 통해 I/O 커넥션(962) 상에 제공된 어드레스 신호들을 래치하는 어드레스 회로(940)를 포함한다. 어드레스 신호들은 로우 디코더(944) 및 컬럼 디코더(946)에 의해 수신 및 디코드되어 메모리 어레이(930)에 액세스한다. 본 발명의 관점에서, 당업자라면 어드레스 입력 커넥션의 수는 메모리 어레이(930)의 밀도 및 구조에 따라 달라지고 어드레스의 수는 메모리 셀의 수와 메모리 블록 및 어레이의 수가 모두 증가함에 따라 증가한다는 것을 알 수 있을 것이다.
메모리 셀들의 메모리 어레이(930)는 본원의 실시예에 따라 형성된 텅스텐 디지트라인을 포함할 수 있다. 메모리 디바이스(920)는 본 실시예에서는 판독/래치 회로(950)일 수 있는 감지/버퍼 회로를 이용하여 메모리 어레이의 컬럼들에서의 전압 및/또는 전류 변화를 감지함으로써 메모리 어레이(930)에 있는 데이터를 판독 한다. 판독/래치 회로(950)는 메모리 어레이(930)로부터 로우 데이터를 판독 및 래치하도록 결합될 수 있다. 프로세서(910)와 I/O 커넥션(962)을 통해 양방향 데이터 통신을 행하기 위한 I/O 회로(960)를 포함한다. 메모리 어레이(930)에 데이터를 기입하기 위한 기입 회로(955)를 포함한다.
제어 회로(970)는 프로세서(910)로부터 제어 커넥션(972)에 의해 제공되는 신호들을 디코드한다. 이들 신호는 데이터 판독, 데이터 기입, 데이터 리프레시, 데이터 소거 동작들을 포함하는 메모리 어레이(930)에 대한 동작들을 제어하는 데에 이용되는, 칩 신호들, 기입 인에이블 신호들, 어드레스 래치 신호들을 포함할 수 있다. 각종 실시예에서, 제어 회로(970)는 프로세서(910)로부터의 명령어들을 실행하여 본 발명의 동작 및 프로그래밍 실시예들을 행하도록 한다. 제어 회로(970)는 상태 머신, 시퀀서, 또는 어떤 다른 종류의 제어기일 수 있다. 당업자라면 추가의 회로 및 제어 신호가 제공될 수 있고, 도 9의 메모리 디바이스 상세가 설명의 편의상 축소되었다는 것을 알 수 있을 것이다.
도 10은 본 발명의 실시예, 예컨대 도 4A 내지 도 4C에서 설명한 프로세스에 따라 형성된 디지트라인을 포함하는 적어도 하나의 메모리 디바이스(1010)를 구비한 메모리 모듈(1000)의 기능 블록도이다. 메모리 모듈(1000)은 DRAM 칩으로 도시되었으나, 본원에 사용한 "메모리 모듈"의 범위 내에서 다른 종류의 메모리도 가능하다. 또한, 도 10에서는 일례의 폼 팩터를 도시하였으나, 마찬가지로 이들 개념을 다른 폼 팩터에도 적용가능하다.
일부 실시예에서, 메모리 모듈(100)은 하나 이상이 메모리 디바이스(1010)를 포함하는 (도시한 바와 같은) 하우징(1005)을 포함하나, 그러한 하우징은 모든 디바이스 또는 디바이스 용례에 필수적인 것은 아니다. 적어도 하나의 메모리 디바이스(1010)는 본원의 실시예에 따라 형성된 텅스텐 디지트라인을 구비한 메모리 셀들의 어레이를 포함한다. 존재할 경우, 하우징(1005)은 호스트 디바이스와의 통신을 위한 하나 이상의 컨택트(1015)를 포함한다. 호스트 디바이스의 일례로는 디지털 카메라, 디지털 기록 및 재생 디바이스, PDA, 퍼스널 컴퓨터, 메모리 카드 리더, 인터페이스 허브 등이 있다. 일부 실시예의 경우, 컨택트(1015)는 표준 인터페이스의 형태를 갖는다. 그러나, 일반적으로, 컨택트(1015)는 메모리 모듈(1000)과 컨택트(1015)에 적합한 리셉터를 갖는 호스트 사이에서 제어, 어드레스 및/또는 데이터 신호들을 전달하기 위한 인터페이스를 제공한다.
메모리 모듈(1000)은 선택적으로 하나 이상의 집적 회로 및/또는 별도의 컴포넌트일 수 있는 추가의 회로(1020)를 포함할 수 있다. 일부 실시예의 경우, 추가의 회로(1020)는 다수의 메모리 디바이스(1010)에 대한 액세스를 제어하고 외부 호스트와 메모리 디바이스(1010) 사이에 변환 층을 제공하는 메모리 제어기를 포함할 수 있다. 예컨대, 컨택트(1015)의 수와 하나 이상의 메모리 디바이스(1010)에 대한 1010 커넥션의 수는 일대일 대응 관계가 아닐 수 있다. 따라서, 메모리 제어기는 선택적으로 메모리 디바이스(1010)의 I/O 커넥션(도 10에서는 도시 생략)을 결합하여, 적절한 시간에 적절한 I/O 커넥션에서 적절한 신호를 수신하거나, 적절한 시간에 적절한 컨택트(1015)에서 적절한 신호를 제공할 수 있다. 마찬가지로, 호스트와 메모리 모듈(1010) 사이의 통신 프로토콜은 메모리 디바이스(1010)의 액 세스에 필요한 것과는 다를 수 있다. 메모리 제어기는 호스트로부터 수신한 커맨드 시퀀스를 적절한 커맨드 시퀀스로 변환하여 메모리 디바이스(1010)에 대한 바람직한 액세스를 달성할 수 있도록 할 수 있다. 그러한 변환은 커맨드 시퀀스 이외에도 신호 전압 레벨의 변화를 추가로 포함할 수 있다.
추가의 회로(1020)는 ASIC에 의해 실행될 수 있는 논리 기능과 같이 메모리 디바이스(1010)의 제어와 관계없는 기능을 포함할 수 있다. 또한, 추가의 회로(1020)는 패드워드 보호, 생체 측정 등, 메모리 모듈(1000)에 대한 판독 또는 기입 액세스를 제한하는 회로를 포함할 수 있다. 추가의 회로(1020)는 메모리 모듈(1000)의 상태를 나타내는 회로를 포함할 수 있다. 예컨대, 추가의 회로(1020)는 메모리 모듈(1000)에 전원 공급이 되고 있는지, 메모리 모듈(1000)이 현재 액세스되고 있는지를 결정하여, 전원 공급 동안에는 솔리드 광, 액세스 동안에는 플래시 광 등, 그 상태의 지시를 표시하는 기능을 포함할 수 있다. 추가의 회로(1020)는 메모리 모듈(1000) 내에서의 전력 요건을 조절하도록 돕는 디커플링 커패시터와 같은 수동 소자를 추가로 포함할 수 있다.
전술한 이유로, 그리고 본원을 읽고 이해할 경우 당업자에게 명백할 후술하는 다른 이유로, 디지트라인에서의 용량을 낮게 유지하면서 성능을 향상시키기 위해서 디지트라인에서의 용량을 낮추기에 충분히 얇은 디지트라인이 해당 분야에서 요구된다. 이러한 목적 달성을 위해서, 디지트라인은 텅스텐 디지트라인을 통해 흐르는 전류의 임피던스를 줄이기에 충분히 큰 그레인 구조를 가질 필요가 있다.
결론
텅스텐 디지트라인을 이용 및 형성하기 위한 방법, 디바이스 및 시스템을 설명하였다. 본 발명의 실시예에 따라 형성된 텅스텐 디지트라인은 텅스텐 질화물(WNX) 기판 상의 텅스텐(W) 단일층, 상기 W 단일층 상의 붕소(B) 단일층 및 상기 B 단일층 상의 벌크 W 층으로 형성될 수 있다.
특정 실시예을 도시 및 설명하였으나, 당업자라면 예시한 특정 실시예들을 동일한 결과를 달성하도록 계산된 구성으로 대체할 수 있다는 것을 알 것이다. 본 개시는 본 개시의 각종 실시예의 개조 또는 변형을 커버한다. 상기한 설명은 예시적인 것이지 제한적인 것이 아니다. 상기한 실시예들의 조합 및 본원에 구체적으로 기재하지 않은 다른 실시예들은 상기한 설명의 검토시에 당업자에게는 명백할 것이다. 본 발명의 각종 실시예의 범위는 상기 구조 및 방법을 이용하는 다른 응용들을 포함한다. 그러므로, 본 발명의 각종 실시예들의 범위는 첨부한 청구 범위를 참조하여 그 청구 범위가 부여하는 등가물의 전체 범위와 함께 결정되어야 한다.
이전의 상세한 설명에서, 본 개시를 간소화할 목적으로 다양한 특징들을 함께 하나의 실시예로 그룹화하고 있다. 이러한 개시의 방법은 본 개시의 개시된 실시예들이 각 청구항에 명시적으로 기재한 것보다 많은 특징들을 이용해야 하는 것으로 해석되어서는 안된다. 오히려, 다음의 청구 범위이 반영한 대로, 본 발명의 주제는 하나의 개시된 실시예의 모든 특징들보다 덜 존재한다. 따라서, 다음의 청구 범위는 상세한 설명으로 통합되고, 각 청구항은 별도의 실시예로서 위치한다.

Claims (32)

  1. 삭제
  2. 메모리 셀에 디지트라인을 형성하는 방법으로서,
    텅스텐 질화물(WNX) 기판 상에 텅스텐(W) 단일층(monolayer)을 형성하는 단계;
    상기 W 단일층 상에 1Å과 10Å 사이의 두께로 붕소(B) 단일층을 형성하는 단계; 및
    상기 B 단일층 상에 벌크 W 층을 형성하는 단계를 포함하며,
    디보란(B2H6)에 이어서 텅스텐 헥사플루오르화물(WF6)의 수소(H2) 환원이라는 일 사이클을 이용하여 상기 W 단일층을 형성하는 단계를 포함하는 디지트라인 형성 방법.
  3. 메모리 셀에 디지트라인을 형성하는 방법으로서,
    텅스텐 질화물(WNX) 기판 상에 텅스텐(W) 단일층(monolayer)을 형성하는 단계;
    상기 W 단일층 상에 1Å과 10Å 사이의 두께로 붕소(B) 단일층을 형성하는 단계; 및
    상기 B 단일층 상에 벌크 W 층을 형성하는 단계를 포함하며,
    1 옹스트롬(Å)과 10 옹스트롬(Å) 사이의 두께로 상기 W 단일층을 형성하는 단계를 포함하는 디지트라인 형성 방법.
  4. 메모리 셀에 디지트라인을 형성하는 방법으로서,
    텅스텐 질화물(WNX) 기판 상에 텅스텐(W) 단일층(monolayer)을 형성하는 단계;
    상기 W 단일층 상에 1Å과 10Å 사이의 두께로 붕소(B) 단일층을 형성하는 단계; 및
    상기 B 단일층 상에 벌크 W 층을 형성하는 단계를 포함하며,
    350℃와 450℃ 사이의 온도에서 B2H6의 열분해에 의해 상기 B 단일층을 형성하는 단계를 포함하는 디지트라인 형성 방법.
  5. 제4항에 있어서,
    1초 내지 20초 범위의 시간 기간 동안 B2H6의 열분해에 의해 상기 B 단일층을 형성하는 단계를 포함하는 디지트라인 형성 방법.
  6. 삭제
  7. 메모리 셀에 디지트라인을 형성하는 방법으로서,
    텅스텐 질화물(WNX) 기판 상에 텅스텐(W) 단일층(monolayer)을 형성하는 단계;
    상기 W 단일층 상에 1Å과 10Å 사이의 두께로 붕소(B) 단일층을 형성하는 단계; 및
    상기 B 단일층 상에 벌크 W 층을 형성하는 단계를 포함하며,
    WF6의 H2 환원을 이용하여 화학 기상 증착법(CVD)에 의해 상기 벌크 W 층을 형성하는 단계를 포함하는 디지트라인 형성 방법.
  8. 삭제
  9. 메모리 셀에 디지트라인을 형성하는 방법으로서,
    텅스텐 질화물(WNX) 기판 상에 텅스텐(W) 단일층(monolayer)을 형성하는 단계;
    상기 W 단일층 상에 1Å과 10Å 사이의 두께로 붕소(B) 단일층을 형성하는 단계; 및
    상기 B 단일층 상에 벌크 W 층을 형성하는 단계를 포함하며,
    폭이 1000 옹스트롬과 6000 옹스트롬 사이에 있는 그레인 크기를 갖는 상기 벌크 W 층을 형성하는 단계를 포함하는 디지트라인 형성 방법.
  10. 메모리 셀에 디지트라인을 형성하는 방법으로서,
    텅스텐 질화물(WNX) 기판 상에 텅스텐(W) 단일층(monolayer)을 형성하는 단계;
    상기 W 단일층 상에 1Å과 10Å 사이의 두께로 붕소(B) 단일층을 형성하는 단계; 및
    상기 B 단일층 상에 벌크 W 층을 형성하는 단계를 포함하며,
    500Å 미만의 두께로 메모리 셀에 디지트라인을 형성하는 단계를 포함하는 디지트라인 형성 방법.
  11. 메모리 셀에 디지트라인을 형성하는 방법으로서,
    텅스텐 질화물(WNX) 기판 상에 텅스텐(W) 단일층(monolayer)을 형성하는 단계;
    상기 W 단일층 상에 1Å과 10Å 사이의 두께로 붕소(B) 단일층을 형성하는 단계; 및
    상기 B 단일층 상에 벌크 W 층을 형성하는 단계를 포함하며,
    9μOhm?cm와 11μOhm?cm 사이의 중심 저항률로 메모리 셀에 디지트라인을 형성하는 단계를 포함하는 디지트라인 형성 방법.
  12. 메모리 디바이스로서,
    다수의 워드라인과,
    텅스텐(W) 단일층, 상기 W 단일층 상에 1Å과 10Å 사이의 두께로 형성된 붕소(B) 단일층 및 상기 B 단일층 상에 형성된 벌크 W 층으로 형성된 다수의 디지트라인
    을 포함하며,
    각각의 워드라인 및 디지트라인은 메모리 셀에 접속되고, 상기 메모리 셀은 커패시터와 트랜지스터로 구성되는 메모리 디바이스.
  13. 제12항에 있어서,
    상기 디지트라인은 상기 메모리 셀과 관련된 트랜지스터의 드레인 측에 접속되는 메모리 디바이스.
  14. 제12항에 있어서,
    상기 워드라인은 상기 메모리 셀과 관련된 트랜지스터의 게이트 측에 접속되는 메모리 디바이스.
  15. 제12항에 있어서,
    상기 W 단일층은 두께가 1Å과 10Å 사이인 메모리 디바이스.
  16. 삭제
  17. 제12항에 있어서,
    상기 벌크 W 층은 두께가 500Å 미만인 메모리 디바이스.
  18. 제12항에 있어서,
    상기 벌크 W 층은 폭이 1000Å과 6000Å 사이에 있는 그레인들을 갖는 그레 인 구조를 갖는 메모리 디바이스.
  19. 메모리 디바이스로서,
    워드라인들에 의해 결합된 로우들과 디지트라인들에 의해 결합된 컬럼들로 배열된 메모리 셀들의 어레이 - 상기 디지트라인들은 텅스텐(W) 단일층, 상기 W 단일층 상에 1Å과 10Å 사이의 두께로 형성된 붕소(B) 단일층 및 상기 B 단일층 상에 형성된 벌크 W 층으로 형성됨 - 와 ,
    상기 메모리 셀들의 어레이에 대한 제어 및 액세스를 위한 회로
    를 포함하는 메모리 디바이스.
  20. 제19항에 있어서,
    상기 회로는 상기 메모리 셀들의 어레이에 액세스하기 위해서 로우 디코더 및 컬럼 디코더에 의해 수신 및 디코드되는 어드레스 신호들을 갖는 메모리 디바이스.
  21. 제19항에 있어서,
    추가의 회로는 다수의 메모리 디바이스들에 대한 액세스를 제어하기 위한 메모리 제어기를 포함하는 메모리 디바이스.
  22. 제19항에 있어서,
    상기 W 단일층은 두께가 1Å과 10Å 사이인 메모리 디바이스.
  23. 삭제
  24. 제19항에 있어서,
    상기 벌크 W 층은 두께가 500Å 미만인 메모리 디바이스.
  25. 제19항에 있어서,
    상기 벌크 W 층은 폭이 1000Å과 6000Å 사이에 있는 그레인들을 갖는 그레인 구조를 갖는 메모리 디바이스.
  26. 메모리 셀에 디지트라인을 형성하는 방법으로서,
    250℃ 내지 450℃ 범위의 온도에서 디보란(B2H6)에 이어서 텅스텐 헥사플루오르화물(WF6)의 수소(H2) 환원이라는 일 사이클을 이용하여 텅스텐 질화물(WNX) 기판 상에 텅스텐(W) 단일층을 형성하는 단계와,
    350℃ 내지 450℃ 범위의 온도에서 디보란(B2H6)의 열분해에 의해 상기 W 단일층 상에 1Å과 10Å 사이의 두께로 붕소(B) 단일층을 형성하는 단계와,
    350℃ 내지 450℃ 범위의 온도에서 텅스텐 헥사플루오르화물(WF6)의 수소(H2) 환원을 이용하여 W 막을 형성하는 단계
    를 포함하는 디지트라인 형성 방법.
  27. 제26항에 있어서,
    상기 W 단일층을 형성하는 단계는 상기 W 단일층을 10Å 미만의 두께로 형성하는 디지트라인 형성 방법.
  28. 제26항에 있어서,
    상기 B 단일층을 형성하는 단계는 상기 B 단일층을 10Å 미만의 두께로 형성하는 디지트라인 형성 방법.
  29. 제26항에 있어서,
    상기 W 막을 형성하는 단계는 상기 W 막을 500Å 미만의 두께로 형성하는 디지트라인 형성 방법.
  30. 제26항에 있어서,
    상기 W 막을 형성하는 단계는 상기 W 막을 폭이 1000Å과 6000Å 사이에 있는 그레인들을 갖는 그레인 구조로 형성하는 디지트라인 형성 방법.
  31. 메모리 셀에 디지트라인을 형성하는 방법으로서,
    디보란(B2H6)에 이어서 텅스텐 헥사플루오르화물(WF6)의 수소(H2) 환원이라는 일 사이클을 이용하여 텅스텐 질화물(WNX) 기판 상에 텅스텐(W) 단일층을 성장시키는 단계와,
    디보란(B2H6)의 열분해에 의해 상기 W 단일층 상에 1Å과 10Å 사이의 두께로 붕소(B)를 퇴적시키는 단계와,
    텅스텐 헥사플루오르화물(WF6)의 수소(H2) 환원을 이용하여, 화학 기상 증착법에 의해 상기 B 상에 등각의 W 벌크 층을 형성하는 단계
    를 포함하는 디지트라인 형성 방법.
  32. 제31항에 있어서,
    상기 B를 퇴적시키는 단계는 B 단일층을 형성하는 단계로 구성되는 디지트라인 형성 방법.
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