JP2010526441A - タングステンディジット線、その形成方法及び動作方法 - Google Patents
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Abstract
Description
の電荷をリフレッシュする。このように、DRAMは、例えば、DRAM集積回路の基板内へのリークなど、半導体キャパシタセルからの電荷のリークを補う。セルでの、このような電荷の読み取り、書き込み、及び、保持は、DRAMの実質的な内部動作である。
タングステンディジット線を使用及び形成するための方法、デバイス、及び、システムが記載された。本開示の実施例に従って形成されたタングステンディジット線は、窒化タングステン(WNX)基板上のタングステン(W)単分子層と、W単分子層上のホウ素(B)単分子層と、及び、B単分子層上のバルクW層と、で形成されうる。
Claims (32)
- メモリセルにディジット線を形成する方法であって、
窒化タングステン(WNX)基板上に、タングステン(W)単分子層を形成することと、
前記W単分子層上に、ホウ素(B)単分子層を形成することと、
前記B単分子層上に、バルクW層を形成することと、を含む
ことを特徴とするメモリセルにディジット線を形成する方法。 - 請求項1に記載の方法において、
前記方法は、ジボラン(B2H6)の後に六フッ化タングステン(WF6)の水素(H2)還元が続く一サイクルを使用して、前記W単分子層を形成すること、を含む
ことを特徴とする方法。 - 請求項1に記載の方法において、
前記方法は、1オングストローム(Å)と10オングストローム(Å)の間の厚さに、前記W単分子層を形成すること、を含む
ことを特徴とする方法。 - 請求項1に記載の方法において、
前記方法は、350℃から450℃の間での、B2H6の熱分解によって、前記B単分子層を形成すること、を含む
ことを特徴とする方法。 - 請求項4に記載の方法において、
前記方法は、1秒から20秒に及ぶ期間の、B2H6の熱分解によって、前記B単分子層を形成すること、を含む
ことを特徴とする方法。 - 請求項1に記載の方法において、
前記方法は、1Åと10Åの間の厚さに、前記B単分子層を形成すること、を含む
ことを特徴とする方法。 - 請求項1に記載の方法において、
前記方法は、WF6のH2還元を使用した化学気相堆積(CVD)によって、前記バルクW層を形成すること、を含む
ことを特徴とする方法。 - 請求項1に記載の方法において、
前記方法は、前記バルクタングステン層内のタングステンの量の2%から20%の範囲で、前記ホウ素単分子層内のホウ素の量を有する、ディジット線を形成すること、を含む
ことを特徴とする方法。 - 請求項1に記載の方法において、
前記方法は、幅が1000オングストロームから6000オングストロームの間の粒子サイズを有する、前記バルクW層を形成すること、を含む
ことを特徴とする方法。 - 請求項1に記載の方法において、
前記方法は、メモリセル内に、500Å未満の幅を有するディジット線を形成すること、を含む
ことを特徴とする方法。 - 請求項1に記載の方法において、
前記方法は、メモリセル内に、9μOhm・cmと11μOhm・cmの間の中心抵抗を有するディジット線を形成すること、を含む
ことを特徴とする方法。 - メモリデバイスであって、
多数のワード線と、
タングステン単分子層、ホウ素単分子層、及び、バルクタングステン層から形成された、多数のディジット線と、を含み、
各ワード線及び各ディジット線は、メモリセルと接続され、
前記メモリセルは、キャパシタとトランジスタとから成る
ことを特徴とするメモリデバイス。 - 請求項12に記載のメモリデバイスにおいて、
前記ディジット線は、前記メモリセルと関連するトランジスタのドレイン側と接続される
ことを特徴とするメモリデバイス。 - 請求項12に記載のメモリデバイスにおいて、
前記ワード線は、前記メモリセルと関連するトランジスタのゲート側と接続される
ことを特徴とするメモリデバイス。 - 請求項12に記載のメモリデバイスにおいて、
前記W単分子層は、10オングストローム未満の厚さである
ことを特徴とするメモリデバイス。 - 請求項12に記載のメモリデバイスにおいて、
前記B単分子層は、10オングストローム未満の厚さである
ことを特徴とするメモリデバイス。 - 請求項12に記載のメモリデバイスにおいて、
前記バルクW層は、500Å未満の厚さである
ことを特徴とするメモリデバイス。 - 請求項12に記載のメモリデバイスにおいて、
前記バルクW層は、1000Åと6000Åの間の幅の粒子を有する、粒状構造を有する
ことを特徴とするメモリデバイス。 - メモリデバイスであって、
ワード線によってつながれた行と、ビット線によってつながれた列と、に配置されたメモリセルのアレイであって、
前記ディジット線は、タングステン単分子層、ホウ素単分子層、及び、バルクタングステン層と、から形成される、というメモリセルのアレイと、
前記メモリセルのアレイを制御し、且つ、前記メモリセルのアレイへアクセスするための回路と、を含む
ことを特徴とするメモリデバイス。 - 請求項19に記載のメモリデバイスにおいて、
前記回路は、前記メモリセルのアレイにアクセスするための、行デコーダ及び列デコーダによって、受信され且つデコードされるアドレス信号を有する
ことを特徴とするメモリデバイス。 - 請求項19に記載のメモリデバイスにおいて、
追加の回路は、マルチプルメモリデバイス全域のアクセスを制御するための、メモリコントローラを含む
ことを特徴とするメモリデバイス。 - 請求項19に記載のメモリデバイスにおいて、
前記W単分子層は、10Å未満の厚さである
ことを特徴とするメモリデバイス。 - 請求項19に記載のメモリデバイスにおいて、
前記B単分子層は、10Å未満の厚さである
ことを特徴とするメモリデバイス。 - 請求項19に記載のメモリデバイスにおいて、
前記バルクW層は、500Å未満の厚さである
ことを特徴とするメモリデバイス。 - 請求項19に記載のメモリデバイスにおいて、
前記バルクW層は、1000Åと6000Åの間の幅の粒子を有する、粒状構造を有する
ことを特徴とするメモリデバイス。 - ディジット線を動作する方法であって、
ワード線と、窒化タングステン(WNX)基板上のタングステン(W)単分子層、前記W単分子層上のホウ素(B)単分子層、及び、前記B単分子層上のバルクW層から形成されたディジット線との交点にあるメモリセルをアドレス指定することと、
センス増幅器を使用して前記ディジット線を読み取ることと、
前記メモリセルから読み取られた状態をリフレッシュするためのリフレッシュ動作の一環として、前記ディジット線にポテンシャルを供給することと、を含む
ことを特徴とするディジット線を動作する方法。 - 請求項26に記載の方法において、
前記リフレッシュ動作は、1ナノ秒から100ナノ秒毎に1回の割合で、前記メモリセルの状態を書き改めること、を含む
ことを特徴とする方法。 - 請求項26に記載の方法において、
前記方法は、B2H6の後にWF6のH2還元が続く一サイクルを使用して、前記W単分子層を形成すること、を含む
ことを特徴とする方法。 - 請求項26に記載の方法において、
前記W単分子層は、10Å未満の厚さである
ことを特徴とする方法。 - 請求項26に記載の方法において、
前記B単分子層は、10Å未満の厚さである
ことを特徴とする方法。 - 請求項26に記載の方法において、
前記バルクW層は、500Å未満の厚さである
ことを特徴とする方法。 - 請求項26に記載の方法において、
前記バルクW層は、1000Åから6000Åの幅の粒子を有する、粒状構造を有する
ことを特徴とする方法。
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