TWI693599B - 包含二電晶體一電容器之記憶體及用於存取該記憶體的裝置與方法 - Google Patents

包含二電晶體一電容器之記憶體及用於存取該記憶體的裝置與方法 Download PDF

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Abstract

本發明揭露包含二電晶體一電容器之記憶體及用於存取此記憶體的裝置及方法。一種實例性裝置包含經耦合至第一選擇組件及第二選擇組件之一電容器。該裝置進一步包含一第一數位線及經組態以將該電容器之一第一極板耦合至該第一數位線之該第一選擇組件，且亦包含一第二數位線及經組態以將該第二極板耦合至該第二數位線之該第二選擇組件。一感測放大器經耦合至該第二數位線且經組態以放大經耦合至該第二數位線之一電壓與參考電壓之間的一電壓差。

Description

包含二電晶體一電容器之記憶體及用於存取該記憶體的裝置與方法
記憶體器件廣泛用於儲存諸如電腦、無線通信器件、攝影機、數位顯示器及其類似者之各種電子器件中之資訊。藉由程式化一記憶體器件之不同狀態來儲存資訊。例如，二進位器件具有通常由一邏輯「1」或一邏輯「0」表示之兩種狀態。在其他系統中，可儲存兩種以上狀態。為存取儲存資訊，電子器件可讀取或感測記憶體器件中之儲存狀態。為儲存資訊，電子器件可寫入或程式化記憶體器件中之狀態。 存在各種類型之記憶體器件，其包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體及其他。記憶體器件可為揮發性或非揮發性的。即使缺少一外部電源，非揮發性記憶體(例如快閃記憶體)亦可長時間儲存資料。揮發性記憶體器件(例如DRAM)會隨時間損失其儲存狀態，除非其由一外部電源週期性再新。一二進位記憶體器件可(例如)包含一充電或放電電容器。然而，一充電電容器會透過洩漏電流來變得隨時間放電以導致儲存資訊損失。儘管非揮發性記憶體之特徵(諸如在無週期性再新之情況下儲存資料之能力)可為有利的，然揮發性記憶體之特定特徵可提供效能優點，諸如較快讀取或寫入速度。
本文中揭露實例性裝置。一種實例性裝置可包含具有一第一極板及一第二極板之一電容器。該實例性裝置亦可包含：一第一數位線，其被有效供應一參考電壓；及一第二數位線。該實例性裝置亦可包含：一第一選擇組件，其經組態以回應於啟動該第一選擇組件而將該第一極板耦合至該第一數位線；及一第二選擇組件，其經組態以回應於啟動該第二選擇組件而將該第二極板耦合至該第二數位線。該實例性裝置亦可包含一感測放大器，其經耦合至該第二數位線且經組態以放大該第二數位線上之一電壓與該參考電壓之間的一電壓差。 另一種實例性裝置可包含一記憶體單元，其包含第一選擇組件及第二選擇組件。該實例性裝置亦可包含分別耦合至該第一選擇組件及該第二選擇組件之第一數位線及第二數位線。該實例性裝置亦可包含一電容器，其包含第一極板及第二極板，該第一極板經耦合至該第一選擇組件且經組態以在啟動該第一選擇組件時自該第一數位線接收一參考電壓。該實例性裝置亦可包含經耦合至該第二數位線之一感測組件。 另一種實例性裝置可包含一第一記憶體陣列及複數個第一感測放大器。該第一記憶體陣列可包括複數個第一對字線，其中該複數個第一對字線之各者包含第一字線及第二字線，且其中該第一字線及該第二字線經組態以被彼此獨立驅動。該第一記憶體陣列可進一步包括複數個第一對數位線，其中該複數個第一對數位線之各者包含第一數位線及第二數位線，且其中該第一數位線及第二數位線經組態以被彼此獨立驅動。該第一記憶體陣列可進一步包括複數個第一記憶體單元，其中該等第一記憶體單元之各者經耦合至該複數個第一對字線之一相關聯者及該複數個第一對數位線之一相關聯者。該等第一記憶體單元之各者可包括第一電晶體及第二電晶體及該第一電晶體與該第二電晶體之間的一第一電容器，其中該第一電晶體及該第二電晶體及該第一電容器經串聯耦合於該複數個第一對數位線之該相關聯者之該第一數位線與該第二數位線之間。在此等第一電晶體單元中，該第一電晶體及該第二電晶體可分別具有第一閘極及第二閘極，其中該第一閘極及該第二閘極分別經耦合至該複數個第一對數位線之該相關聯者之該第一字線及該第二字線。在此一裝置中，該等第一感測放大器之各者可包含第一感測節點及第二感測節點，其中該第一節點經耦合至該複數個第一對數位線之一相關聯者之該第一數位線。
相關申請案之交叉參考 本申請案主張2016年8月31日申請之美國臨時申請案第62/381,844號之申請權利。該申請案之全文出於所有目的以引用方式併入本文中。 下文將闡述特定細節以提供本發明之實施例之一充分理解。然而，熟習此項技術者應明白，可在無此等特定細節之情況下實踐本發明之實施例。此外，本文中所描述之本發明之特定實施例僅供例示且不應用於使本發明之範疇受限於此等特定實施例。在其他例項中，未詳細展示熟知電路、控制信號、時序協定及軟體操作以避免不必要地使本發明不清楚。 一記憶體單元可經垂直堆疊為一積體電路架構之部分。例如，一垂直堆疊組態之一實例性記憶體單元可指稱2T-1C，其中一電容器之各電容器極板經耦合至一各自電晶體之一源極/汲極區域。垂直堆疊記憶體單元可具有可導致相對於其他記憶體架構之改良效能的有益性質，例如，相對於平行於CMOS電路安置於一記憶體陣列上之一傳統記憶體單元之各自再新時序及寫入時間而改良再新時序且加快寫入至記憶體單元之時間。另外，可基於垂直堆疊記憶體單元之頂部及底部處之各自數位線之一比較來判定一記憶體狀態。然而，當將此等垂直堆疊記憶體單元併入至積體電路架構中時，記憶體單元之垂直堆疊會帶來結構難題。 一垂直組態會帶來諸如將記憶體單元耦合至記憶體單元之各種連接節點的結構難題。例如，需要增加連接以支援一垂直堆疊記憶體單元，該垂直堆疊記憶體單元在頂部處具有將連接至該垂直堆疊記憶體單元之底部處之一連接的一連接。一垂直堆疊記憶體單元之頂部處之一數位線需要連接至連接於該垂直堆疊記憶體單元之底部處的一感測放大器(例如一下數位線)。當將該電路併入至一積體電路中時，自垂直堆疊記憶體單元之頂部選路至底部之一垂直線會帶來其他問題；例如，該垂直線會帶來施加於該垂直線上之一信號之漏電或其會給記憶體單元電路帶來其他雜訊元素。本發明中所描述之實施例無需利用此等垂直線。如本文中將描述，可在一垂直堆疊記憶體單元之一讀取操作期間之一感測放大器之啟動期間提供施加於一上數位線之一參考電壓。因而，本文中所描述之實施例無需利用將一垂直堆疊記憶體單元之頂部連接至該記憶體單元之底部處之一連接的垂直線。 圖1繪示根據本發明之一實施例之支援垂直堆疊記憶體單元之一實例性記憶體陣列100。記憶體陣列100亦可指稱一電子記憶體裝置。記憶體陣列100包含經組態以儲存不同狀態之記憶體單元105。各記憶體單元105可經組態以儲存經表示為一邏輯0及一邏輯1之兩種狀態。在一些情況中，記憶體單元105經組態以儲存兩種以上邏輯狀態。一記憶體單元105可包含用於儲存表示不同狀態之一電荷的一電容器。例如，一充電及未充電電容器可分別表示兩種邏輯狀態。 可藉由啟動或選擇適當存取線110及數位線115來對記憶體單元105執行諸如讀取及寫入之操作。存取線110亦可指稱字線110。啟動或選擇一字線110或一數位線115可包含：將一電壓施加於各自線。字線110及數位線115係由導電材料製成。例如，字線110及數位線115可由金屬(諸如銅、鋁、金、鎢等等)、金屬合金、摻雜半導體、其他導電材料或其類似者製成。根據圖1之實例，各列記憶體單元105經耦合至字線110 WL-COMP及WL-TRUE，且各行記憶體單元105經耦合至數位線115 BL-COMP及BL-TRUE。應注意，在本發明中，字線WL-COMP及WL-TRUE不意謂採用彼此互補之位準或狀態的所謂真字線及互補字線，而是僅指示一對字線。如將自以下描述明白，字線WL-COMP及WL-TRUE其實被彼此獨立驅動。類似地，在本發明中，數位線BL-COMP及BL-TRUE僅意謂可採用彼此不同之個別位準或狀態的一對數位線。 可藉由啟動各自字線110及數位線115 (例如，將一電壓施加於字線110或數位線115)來存取其等相交點處之一記憶體單元105。存取記憶體單元105可包含：讀取或寫入記憶體單元105。一字線110及數位線115之相交點可指稱一記憶體單元之一位址。 在一些架構中，一單元之邏輯儲存器件(例如一電容器)可藉由選擇組件與數位線電隔離。一字線110可經耦合至且可控制一各自選擇組件。例如，選擇組件可為一電晶體且字線110可經耦合至該電晶體之閘極。啟動字線110導致一記憶體單元105之電容器與對應數位線115之間的一耦合或閉合電路。接著，可存取數位線以讀取或寫入記憶體單元105。 可透過一列解碼器120及一行解碼器130來控制存取記憶體單元105。在一些實例中，一列解碼器120自記憶體控制器140接收一列位址且基於所接收之列位址來啟動適當字線110。類似地，一行解碼器130自記憶體控制器140接收一行位址且啟動適當數位線115。例如，記憶體陣列100可包含多個字線110及多個數位線115。因此，可藉由啟動字線110 WL-COMP及WL-TRUE及數位線115 BL-COMP及BL-TRUE來存取其等相交點處之記憶體單元105。 在存取之後，可由感測組件125讀取或感測一記憶體單元105以判定記憶體單元105之儲存狀態。例如，在存取記憶體單元105之後，記憶體單元105之電容器可放電至對應數位線115上。使電容器放電可基於加偏壓於字線或將一電壓施加於字線以將電容器耦合至數位線。例如，一記憶體單元105可經耦合至被施加一參考電壓之一數位線BL-COMP。將電容器耦合至數位線BL-COMP可引起電容器放電，此引起數位線BL-TRUE之一電壓變化。因而，放電可引起數位線BL-TRUE 115之一電壓變化，感測組件125可比較該電壓與一參考電壓(圖中未展示)以判定記憶體單元105之儲存狀態。例如，若數位線BL-TRUE 115具有高於參考電壓之一電壓，則感測組件125可判定記憶體單元105中之儲存狀態係一邏輯1，且反之亦然。感測組件125可包含各種電晶體或放大器以偵測及放大信號之一差異，此可指稱鎖存。接著，可透過行解碼器130將記憶體單元105之偵測邏輯狀態輸出為輸出135。隨後將更詳細討論上述程序。 可藉由啟動相關字線110及數位線115來寫入一記憶體單元105。如上文所討論，啟動字線110將對應列之記憶體單元105耦合至其各自數位線115。可藉由在啟動字線110時控制相關數位線115來寫入一記憶體單元105，例如，可將一邏輯值儲存於記憶體單元105中。行解碼器130可接受用於寫入至記憶體單元105之資料，例如輸入135。可藉由跨電容器施加一電壓來寫入一記憶體單元105。隨後將更詳細討論此程序。 在一些記憶體架構中，存取記憶體單元105會降級或毀壞儲存狀態，且可執行恢復操作以使原始儲存狀態返回至記憶體單元105。例如，可在一感測操作期間使電容器部分或完全放電以損壞儲存狀態。因此，可在一感測操作之後重寫儲存狀態。另外，啟動字線110可導致列中之所有記憶體單元放電。因此，需要恢復列中之若干或所有記憶體單元105。 記憶體控制器140可透過諸如列解碼器120、行解碼器130及感測組件125之各種組件來控制記憶體單元105之操作(例如讀取、寫入、恢復等等)。記憶體控制器140可產生列及行位址信號以啟動所要字線110及數位線115。記憶體控制器140亦可產生及控制記憶體陣列100之操作期間所使用之各種電壓電位。一般而言，本文中所討論之一施加電壓之振幅、形狀或持續時間可經調整或變動且可因用於操作記憶體陣列100之各種操作而不同。此外，可同時存取記憶體陣列100內之一或多個記憶體單元105。例如，可在啟動耦合至多個記憶體單元之一字線時同時存取記憶體陣列100之多個記憶體單元。 記憶體控制器140可包含偏壓組件144及時序組件148，且可操作圖1中所描述之記憶體陣列100。記憶體控制器140可與字線110、數位線115及感測組件125電子通信。記憶體控制器140可將一參考電壓VREF提供至感測組件125。記憶體陣列100之組件可彼此電子通信且可執行隨後將更詳細描述之功能。 在一些情況中，記憶體控制器140可使用時序組件148來執行其操作。例如，時序組件148可控制各種字線選擇或偏壓之時序，其包含用於執行本文中所討論之記憶體功能(諸如讀取及寫入)之切換及電壓施加的時序。在一些情況中，時序組件148可控制偏壓組件144之操作。 記憶體控制器140可經組態以藉由將電壓施加於字線及數位線來啟動字線110或數位線115。例如，偏壓組件144可經組態以施加一電壓來操作記憶體單元105以如隨後將進一步描述般讀取或寫入記憶體單元105。偏壓組件144亦可將一參考電壓VREF提供至感測組件125。另外，偏壓組件144可提供電壓電位用於操作感測組件125。 感測組件125可比較來自記憶體單元105 (透過數位線115)之一信號與一參考電壓VREF。參考電壓VREF可具有兩個感測電壓之間的一值，如隨後將描述。在判定儲存狀態之後，感測組件125可鎖存輸出，其中可根據一電子器件(其之一部分係記憶體陣列100)之操作來使用該輸出。 記憶體控制器140及記憶體陣列100之組件可由經設計以實施其功能之電路組成。此可包含經組態以實施本文中所描述之功能的各種電路元件，例如導線、電晶體、電容器、電感器、電阻器、放大器或其他主動或非主動元件。 圖2繪示根據本發明之一實施例之包含一行記憶體單元之一實例性電路200。圖2繪示根據本發明之各種實施例之包含記憶體單元105之一實例性電路200。電路200包含記憶體單元105 MC(0)至MC(n)，其中「n」取決於陣列大小。電路200進一步包含字線WL-COMP(0)至WL-COMP(n)及WL-TRUE(0)至WL-TRUE(n)、數位線BL-COMP及BL-TRUE及感測組件125。字線、數位線及感測組件可分別為記憶體單元105、字線110、數位線115及感測組件125之實例，如參考圖1所描述。儘管圖2中展示一行記憶體單元105，然一記憶體陣列可包含複數行記憶體單元作為所展示之記憶體單元。 記憶體單元105可包含一邏輯儲存組件，諸如具有一第一極板230及一第二極板215之電容器205。第一極板230及第二極板215可透過經定位於其等之間的一介電材料電容耦合。可在不改變記憶體單元105之操作之情況下翻轉第一極板230及第二極板215之定向。記憶體單元105可進一步包含選擇組件220及224。選擇組件220及224可為電晶體，例如n型場效電晶體。在此一實例中，各記憶體單元105包含兩個電晶體及一個電容器。 電路200亦包含經耦合至感測組件125之感測節點A (且因此經耦合至數位線BL-TRUE)之驅動器電路235及經耦合至數位線BL-COMP之驅動器電路237。驅動器電路235可將一電壓範圍輸出至數位線BL‑TRUE且因此將相同電壓輸出至其感測節點A。感測組件125可為一感測放大器「SA」。驅動器237可將數位線BL‑COMP之電壓驅動至一供應電壓VCC、接地或一參考電壓VREF (其係供應電壓之一半或1/2 VCC)。在一些實施例中，此等電壓可指稱用於一高邏輯狀態及一低邏輯狀態之感測電壓。例如，一VCC電壓可對應於一高邏輯狀態，而一GND電壓可對應於一低邏輯狀態；或反之亦然。 記憶體單元105可透過數位線BL-COMP及數位線BL-TRUE與感測組件125電子通信。在圖2之實例中，可經由數位線BL-COMP來存取第一極板230且可經由數位線BL-TRUE來存取第二極板215。如上文所描述，可藉由使電容器205充電或放電來儲存各種狀態。 可藉由操作電路200中所表示之各種元件來讀取或感測電容器205之儲存狀態。電容器205可與數位線BL-TRUE及BL-COMP電子通信。例如，當停用選擇組件220及224時，電容器205可與數位線BL-TRUE及BL-COMP隔離，且當啟動選擇組件220及224時，電容器205可經耦合至數位線BL-TRUE及BL-COMP。啟動選擇組件220及224可指稱選擇記憶體單元105。在一些情況中，選擇組件220及224係電晶體且藉由將電壓施加於電晶體閘極來控制操作，其中電壓振幅大於電晶體之臨限電壓。字線WL-TRUE可啟動選擇組件220且字線WL-COMP可啟動選擇組件224。例如，將施加於字線WL-TRUE之一電壓施加於選擇組件220之電晶體閘極且將施加於字線WL-COMP之一電壓施加於選擇組件224之電晶體閘極。因此，各自電容器205分別與數位線BL-TRUE及BL-COMP耦合。當停用字線WL-TRUE及WL-COMP兩者時，可將記憶體單元105視為處於儲存模式中。 字線WL-TRUE(0)至WL-TRUE(n)及WL-COMP(0)至WL-COMP(n)分別與記憶體單元105 MC(0)至MC(n)之選擇組件220及224電子通信。因此，啟動一各自記憶體單元105之字線WL-TRUE及WL-COMP可啟動記憶體單元105。例如，啟動WL-TRUE(0)及WL-COMP(0)使記憶體單元MC(0)啟動，啟動WL-TRUE(1)及WL-COMP(1)使記憶體單元MC(1)啟動，等等。在一些實例中，選擇組件220及224之位置可經交換使得選擇組件220經耦合於數位線BL-COMP與第一極板230之間且選擇組件224經耦合至數位線BL-TRUE與第二極板215之間。 為感測電容器205之儲存狀態，可(例如)由驅動器電路237將一參考電壓(例如VREF)提供至數位線BL-COMP，且可加偏壓於字線WL-TRUE及WL-COMP以選擇一各自記憶體單元105。加偏壓於字線WL-TRUE及WL-COMP將電容器205之一極板耦合至一各自數位線。將極板耦合至各自數位線可改變由電容器205儲存之電荷。儲存電荷之變化可取決於各電容器205之初始儲存狀態，例如，初始狀態是否儲存一邏輯1或一邏輯0。電容器之一極板之一電荷變化可引起該極板處之一電壓變化。可跨電容器205耦合電壓變化以引起另一極板處之一電壓變化。例如，可跨電容器205耦合第一極板230處之一電壓變化以引起第二極板215上之一電壓變化。當由字線WL-TRUE啟動選擇組件220時，第二極板215之電壓變化可引起數位線BL-TRUE之一電壓變化。可由感測組件125比較數位線BL-TRUE之所得電壓與參考電壓(例如提供至數位線BL-COMP且供應給感測放大器125之感測節點B的相同參考電壓VREF)以判定各記憶體單元105中之儲存狀態。 感測組件125可包含各種電晶體或放大器以偵測及放大信號之一差異，此可指稱鎖存。感測組件125可包含一感測放大器，其在節點A處接收數位線BL-TRUE之電壓且比較該電壓與節點B處之參考電壓VREF及該電壓之變化(例如，相對於參考電壓VREF增大或減小)。基於比較，感測放大器輸出可將一感測節點A及數位線BL-TRUE驅動至一較高(例如，正)或較低(例如，負或接地)供應電壓。例如，若數位線BL-TRUE具有高於參考電壓VREF之一電壓，則感測放大器輸出可將感測節點A及數位線BL-TRUE驅動至一正供應電壓。接著，感測組件125可鎖存感測放大器之輸出及/或數位線BL-TRUE之電壓，其可用於判定記憶體單元105中之儲存狀態(例如邏輯0)。替代地，若數位線BL-TRUE具有低於參考電壓VREF之一電壓，則感測放大器輸出可將感測節點A及數位線BL-TRUE驅動至一負或接地電壓。類似地，感測組件125可鎖存感測放大器輸出以判定記憶體單元105中之儲存狀態(例如邏輯1)。接著，參考圖1，可(例如)透過行解碼器130將記憶體單元105之鎖存邏輯狀態輸出為輸出135。 為在針對記憶體單元105之一讀取操作之後恢復邏輯狀態，可由驅動器235將數位線BL-TRUE驅動至參考電壓VREF。如下文將進一步描述，隨著在特定時間停用字線WL-TRUE、WL-COMP，可在電容器205經由第二極板215將驅動參考電壓自數位線BL-TRUE耦合至第一極板230時使第一極板230恢復至電容器之初始邏輯狀態。在此一恢復期間，驅動器237可維持將參考電壓VREF加偏壓於數位線BL-COMP上。據此，驅動器235、237之操作可用於使電容器205恢復狀態。 為寫入記憶體單元105，可跨電容器205施加一電壓。可使用各種方法。在一些實例中，可分別透過字線WL-TRUE及WL-COMP來啟動選擇組件220及224以將電容器205耦合至數位線BL-TRUE及BL-COMP。針對一電容器205，可藉由控制第一極板230 (透過數位線BL-COMP)及第二極板215 (透過數位線BL-TRUE)之電壓以跨電容器205施加一正或負電壓來跨電容器205施加一電壓。在實施例中，針對資料寫入，寫入驅動器237可取決於待寫入之資料來將數位線BL-COMP驅動至供應電壓VCC或接地電壓，且驅動器235可將數位線BL-TRUE驅動至參考電壓VREF，如隨後將更詳細描述。 在各種實施方案中，圖2之選擇組件224、220可為電晶體，使得記憶體單元105可指稱2T 1C組態。此一組態可用於DRAM (動態隨機存取記憶體)及/或其他類型之記憶體中。 圖3繪示根據本發明之一實施例之一感測組件125。感測組件125包含p型場效電晶體252及256及n型場效電晶體262及266。電晶體252及電晶體262之閘極經耦合至感測節點A。電晶體256及電晶體266之閘極經耦合至感測節點B。電晶體252及256及電晶體262及266表示一感測放大器。一p型場效電晶體258經組態以耦合至一電源供應器(諸如VREAD電壓電源供應器)且經耦合至電晶體252及256之一共同節點。由一作用PSA信號(例如作用低邏輯)啟動電晶體258。一n型場效電晶體268經組態以耦合至一參考電壓(諸如接地)且經耦合至電晶體262及266之一共同節點。由一作用NSA信號(例如作用高邏輯)啟動電晶體268。 在操作中，藉由啟動PSA及NSA信號來啟動感測放大器以將感測放大器耦合至電源供應器之電壓及參考電壓。當啟動感測放大器時，感測放大器比較感測節點A及B之電壓且藉由將感測節點A及B驅動至互補電壓位準來放大一電壓差。例如，感測放大器將感測節點A驅動至供應電壓；或反之亦然。感測放大器可進一步將感測節點B驅動至與感測節點A之電壓互補之一電壓(例如，將感測節點A驅動至VCC且將感測節點B驅動至接地；將感測節點A驅動至接地且將感測節點B驅動至VCC)。當已將感測節點A及B驅動至互補電壓位準時，感測節點A及B之狀態由感測放大器鎖存且保持鎖存，直至停用感測放大器。 在各種實施例中，感測組件125可視情況包含驅動器251，其可為耦合至圖2之感測節點B的一驅動器。例如，參考圖2，驅動器251與耦合至數位線BL-COMP之驅動器237分離。繼續此實例，驅動器251及237可經組態以提供相同參考電壓。驅動器251可經安置於一垂直堆疊記憶體陣列之底部處(例如，形成為下文隨後將描述之陣列實施方案下方之一CMOS之部分)，而驅動器237可經安置於一垂直堆疊記憶體陣列之頂部處。據此，在圖2之實施方案中，感測節點B未連接至數位線BL-COMP。 圖4係根據本發明之一實施例之一讀取操作期間之各種信號之一時序圖。將分別參考圖1至圖3之記憶體陣列100及實例性電路200來描述圖4。在圖4之實例性讀取操作中，由記憶體單元105儲存之狀態係一邏輯「1」。 在時間T0之前，數位線BL-TRUE及BL-COMP (圖中未描繪)處於一非作用電壓。例如，驅動器235及237將數位線BL-TRUE及BL-COMP預充電至一參考電壓VREF。據此，將感測組件125之感測節點A (VA )設定至預充電數位線BL-TRUE之電壓VREF。亦將感測組件125之感測節點B (圖3中未描繪)設定至參考電壓VREF。第一極板230處之電壓(VP1 )具有對應於邏輯「1」狀態之一初始電壓。如圖3中所描繪，其係供應電壓VCC。第二極板215處之電壓(VP2 )具有參考電壓VREF之一初始電壓。 在時間T0處，啟動字線WL-COMP以啟動所存取之一記憶體單元105之選擇組件224。例如，將WL-COMP驅動至高於供應電壓之一電壓VCC+以啟動選擇組件224。因此，將數位線BL-COMP耦合至電容器205之第一極板230。因此，隨著繼續啟動驅動器237以將參考電壓VREF供應至位元線BL-COMP，第一極板230之電壓自供應電壓VCC改變至參考電壓VREF。由於此時仍停用選擇組件220，所以透過電容器205耦合第一極板230之電壓減小以引起第二極板215處之一電壓變化。例如，第一極板230處之電壓在自時間T0至時間T1自供應電壓VCC改變至參考電壓VREF以引起第二極板215之電壓在自時間T0至時間T1改變。第二極板215處所引起之電壓變化之幅度係至少部分基於由電容器205最初儲存之電荷狀態。例如，若使電容器205充電對應於一參考電壓VREF (其係1/2 VCC)之一數量，則將第二極板215之電壓位準改變至接近接地電壓。 在第一極板230處之電壓開始改變之後不久，第二極板215回應於第一極板230處之電壓變化而改變。因為未啟動選擇組件220來將第二極板215耦合至數位線BL-TRUE，所以第二極板215被迫保存電壓變化。例如，第二極板215之電壓可回應於與第一極板230之一電壓變化相關聯之一時間段而改變。如圖中所描繪，第一極板230處之電壓首先呈指數改變；接著，第二極板215處之電壓開始呈指數改變。電壓之指數變化可至少部分基於電容器205之介電材料及/或第一極板230與第二極板215之間的距離。第二極板215可與第一極板230處之電壓變化成比例改變。在此實例中，由於圖4之目前實例之狀態對應於一邏輯1，所以歸因於第一極板230自供應電壓VCC至參考電壓VREF之電壓變化的第二極板215處之電壓引起第二極板215減小一比例電壓。因此，第二極板215處之電壓減小至低於參考電壓VREF。 在時間T1處，啟動字線WL-TRUE以啟動所存取之一記憶體單元105之選擇組件220，同時停用驅動器235。例如，將WL-TRUE驅動至高於供應電壓之一電壓VCC+以啟動選擇組件220。因此，將數位線BL-TRUE耦合至第二極板215。透過選擇組件220通過數位線BL-TRUE將第二極板215之電壓耦合至感測組件125之感測節點A。因為停用驅動器235，所以感測節點A處之電壓(VA )回應於第二極板215處之電壓而改變。如圖中所描繪，感測節點A處之電壓減小至小於參考電壓VREF (例如，接近接地)。 在時間T2之前不久，啟動感測組件125 (例如一感測放大器)以比較感測節點A之電壓(回應於第一極板230處之電壓變化之第二極板215之電壓)與設定至參考電壓VREF之感測節點B之電壓。歸因於感測節點A之電壓小於感測節點B之參考電壓VREF之電壓，感測組件125將感測節點A驅動至接地且將感測節點B驅動至供應電壓VCC。據此，感測組件125放大第二極板215處所偵測到之電壓變化。感測節點A處之接地電壓表示自記憶體單元105讀取之邏輯1狀態。感測組件125可鎖存該邏輯狀態。例如，儘管圖4中未展示，然接著可透過行解碼器130及輸出135 (圖1)輸出記憶體單元105之偵測狀態。據此，感測組件125偵測到感測節點A處之電壓減小且藉此將數位線BL-TRUE之電壓驅動至接地。 在讀取第一極板230處之狀態之後，電路200使第一極板230恢復至初始狀態。在時間T2處，藉由字線WL-COMP (例如，被驅動至接地)來停用選擇組件224以將數位線BL-COMP與第一極板230解耦合。因此，第一極板230保持處於參考電壓VREF。若期望，則可將字線WL-COMP之啟動(及因此選擇組件224之啟動)延長至時間T3，如由一虛線所展示。在時間T3處，再次啟動驅動器235以將感測節點A驅動至參考電壓VREF，從而導致將數位線BL-TRUE之電壓驅動至參考電壓VREF。此時，由於停用選擇組件224，所以第二極板215處之自接地電壓至參考電壓之電壓變化引起第一極板230處之自參考電壓至供應電壓VCC之一電壓變化。據此，可使第一極板230恢復至初始VCC電荷。在一些實施例中，驅動器235可將數位線BL-TRUE之電壓驅動至高於供應電壓VCC之一電壓，此可有助於在電容器205中存在雜訊或干擾時將第一極板230處之電壓驅動至供應電壓VCC。 在時間T4處，藉由字線WL-TRUE (例如，被驅動至接地)來停用選擇組件220以將第二極板215與數位線BL-TRUE解耦合且完成讀取操作。藉由將第二極板215與數位線BL-TRUE解耦合來保存電容器中之第一極板230及第二極板215處之電壓，直至記憶體單元105之下一讀取或寫入操作。 在一些實施例中，信號之時序可不同於圖4中所特定展示之時序。在其他實施例中，亦可使用其他信號時序來將第一極板230耦合至數位線BL-COMP以引起第一極板230之電壓改變，此繼而引起提供至感測組件125之感測節點A的第二極板215處之一電壓變化。 圖5係根據本發明之一實施例之一讀取操作期間之各種信號之一時序圖。將參考圖1及圖2之記憶體陣列100及實例性電路200來描述圖5。在圖5之實例性讀取操作中，由記憶體單元105儲存之資料狀態係一邏輯「0」。 在時間T0之前，數位線BL-TRUE及BL-COMP (圖中未描繪)處於一參考電壓。例如，驅動器235及237將數位線BL-TRUE及BL-COMP預充電至一參考電壓VREF。據此，將感測組件125之感測節點A設定至預充電數位線BL-TRUE之電壓VREF。亦將感測組件125之感測節點B設定至參考電壓VREF。第一極板230處之電壓(VP1 )具有對應於邏輯「0」狀態之一初始電荷。如圖5中所描繪，其係接地(例如0 V)。第二極板215處之電壓(VP2 )具有參考電壓VREF之一初始電荷。 在時間T0處，啟動字線WL-COMP以啟動所存取之一記憶體單元105之選擇組件224。例如，將字線WL-COMP驅動至高於供應電壓之一電壓VCC+以啟動選擇組件224。因此，將數位線BL-COMP耦合至電容器205之第一極板230。因此，第一極板230之電壓自接地(例如0 V)改變至參考電壓VREF。透過電容器205耦合第一極板230之電壓增大以引起第二極板215處之一電壓變化。例如，第一極板230處之電壓在自時間T0至時間T1自接地電壓0 V改變至參考電壓VREF以引起第二極板215之電壓在自時間T0至時間T1改變。第二極板215處所引起之電壓變化之幅度係至少部分基於由電容器205最初儲存之電荷狀態。 在第一極板230處之電壓開始改變之後不久，第二極板215回應於第一極板230處之電壓變化而改變。因為未啟動選擇組件220來將第二極板215耦合至數位線BL-TRUE，第二極板215被迫保存電壓變化。例如，第二極板215之電壓可回應於與第一極板230之一電壓變化相關聯之一時間段而改變。如圖中所描繪，第一極板230處之電壓首先呈指數改變；接著，第二極板215處之電壓開始呈指數改變。電壓之指數變化可至少部分基於電容器205之介電材料及/或第一極板230與第二極板215之間的距離。第二極板215可與第一極板230處之電壓變化成比例改變。在此實例中，由於圖5之目前實例之狀態對應於一邏輯0，所以歸因於第一極板230自接地電壓0 V至參考電壓VREF之電壓變化的第二極板215處之電壓引起第二極板215增大一比例電壓。因此，第二極板215處之電壓增大至供應電壓VCC。 在時間T1處，啟動字線WL-TRUE以啟動所存取之一記憶體單元105之選擇組件220。例如，將字線WL-TRUE驅動至高於供應電壓之一電壓VCC+以啟動選擇組件220。因此，將數位線BL-TRUE耦合至第二極板215。透過選擇組件220通過數位線BL-TRUE將第二極板215之電壓耦合至感測組件125之感測節點A。由於停用驅動器235，所以感測節點A處之電壓(VA )回應於第二極板215處之電壓而改變。如圖中所描繪，感測節點A處之電壓增大至大於參考電壓VREF (例如，接近供應電壓VCC)。 在時間T2之前不久，啟動感測組件125 (例如一感測放大器)以比較感測節點A之電壓(回應於第一極板230處之電壓變化之第二極板215之電壓)與設定至參考電壓VREF之感測節點B之電壓。歸因於感測節點A之電壓大於感測節點B之參考電壓VREF之電壓，感測組件125將感測節點A驅動至供應電壓VCC且將感測節點B驅動至接地。據此，感測組件125放大第二極板215處所偵測到之電壓變化。感測節點A處之供應電壓VCC表示自記憶體單元105讀取之邏輯0狀態。感測組件125可鎖存該邏輯狀態。例如，接著可透過行解碼器130及輸出135 (圖1)來輸出記憶體單元105之偵測狀態。據此，感測組件125偵測到感測節點A處之電壓增大且藉此將數位線BL-TRUE之電壓驅動至供應電壓。 在讀取第一極板230處之狀態之後，電路200使第一極板230恢復至初始狀態。在時間T2處，藉由字線WL-COMP (例如，被驅動至接地)來停用選擇組件224以將數位線BL-COMP與第一極板230解耦合。因此，第一極板230保持處於參考電壓VREF。若期望，則可將字線WL-COMP之啟動(及因此選擇組件224之啟動)延長至時間T3，如由一虛線所展示。在時間T3處，再次啟動驅動器235以將感測節點A及因此數位線BL-TRUE之電壓驅動至參考電壓VREF。因此，亦將所耦合之第二極板215驅動至參考電壓VREF。繼而，第二極板215處之電壓變化引起不再耦合至數位線BL-COMP之第一極板230處之一電壓變化。據此，可使第一極板230恢復至初始接地電荷。在一些實施例中，驅動器235可將數位線BL-TRUE之電壓驅動至一負電壓(例如-VREF)，此可有助於在電容器205中存在雜訊或干擾時將第一極板230處之電壓驅動至接地。 在時間T4處，藉由字線WL-TRUE (例如，被驅動至接地)來停用選擇組件220以將第二極板215與數位線BL-TRUE解耦合且完成讀取操作。藉由將第二極板215與數位線BL-TRUE解耦合來保存電容器中之第一極板230及第二極板215處之電壓，直至記憶體單元105之下一讀取或寫入操作。 如上文圖4及圖5中所描述，當啟動字線WL-COMP時，第二極板215處之電壓回應於第一極板230處之電壓變化而改變。第二極板215處之初始電壓可為可儲存於電容器205處且回應於第一極板230處之電壓變化而改變之任何電壓。例如，圖4及圖5描述：初始電壓可為參考電壓VREF。然而，第二極板處之電壓亦可為供應電壓、接地或負電壓(例如-VREF)。記憶體陣列100及實例性電路200可經組態以使用揭露組態之第二極板215處之此等電壓及本文中所描述之方法來操作，諸如，將一參考電壓提供至第一極板230以改變跨電容器205之電壓。 參考圖3至圖4之讀取操作所描述之實例性電壓及信號時序僅供說明且不意欲限制本發明之範疇。應瞭解，可在不背離本發明之範疇之情況下修改電壓及相對信號時序。 圖6係根據本發明之一實施例之一寫入操作期間之各種信號之一時序圖。應注意，圖6展示第一初始狀態(其中用於寫入之一記憶體單元最初儲存邏輯「1」)及第二初始狀態(其中用於寫入之一記憶體單元最初儲存邏輯「0」)兩者，且進一步展示第一寫入狀態(其中寫入邏輯「1」之新資料)及第二寫入狀態(其中寫入邏輯「0」之新資料)兩者。除在T2與T3之間的一時段期間繼續啟動字線WL-COMP之外，時間T3之前之寫入操作之程序相同於讀取操作之程序。然而，若期望，則可在該時段期間停用字線WL-COMP。 在時間T3處，啟動驅動器235以對感測節點A及位元線BL-TRUE供應參考電壓VREF，且亦藉由啟動線WL-COMP (且因此啟動選擇組件224)來啟動驅動器237。因此，若待寫入之資料係邏輯「1」，則驅動器237使用供應電壓VCC來驅動線BL-COMP，及若待寫入之資料係邏輯「0」，則驅動器237使用接地電壓來驅動線BL-COMP，如圖6中所展示。在時間T4處，停用WL-COMP及WL-TRUE兩者以完成寫入操作。 圖7係描繪一記憶體陣列之一橫截面側視圖的一圖式，其展示垂直堆疊記憶體單元之一實例性組態。記憶體陣列500之繪示區域包括相對數位線BL-COMP及BL-TRUE，其中此等相對位元線相對於彼此垂直偏移且經連接至各種電路。電路可包含：一感測組件(例如一感測放大器125)及驅動器235及251 (圖2及圖3)，其等可經放置於相同於數位線BL-TRUE之層中；及驅動器237 (圖2)，其可經放置於相同於數位線BL-COMP之層中。在一些實施例中，此等電路可位於數位線BL-TRUE與一半導體基底15之間或可經併入至半導體基底15中。雖然圖中未展示，但一層間絕緣膜介入於記憶體陣列500之數位線BL-TRUE與半導體基底15之間。若將電路125、235、237及251併入或形成至半導體基底15中，則在層間絕緣膜中形成複數個通孔以將陣列500之字線及數位線電連接至電路。 圖中展示一對相鄰記憶體單元12及12a，其中此等相鄰記憶體單元位於記憶體陣列內之一彼此共同行中(即，沿一共同位元線，其中此位元線由相對數位線BL-COMP及BL-TRUE之組合組成)。在一些實施例中，記憶體單元12及12a可指稱沿一記憶體陣列之一行之實質上相同記憶體單元，其中術語「實質上相同」意謂：在製造及量測之合理容限內，記憶體單元彼此相同。 記憶體單元12包括電晶體T1及T2，其中此等電晶體沿一第一對字線WL-COMP及WL-TRUE。相鄰記憶體單元12a包括電晶體T1a及T2a，其中此等電晶體沿一第二對字線WL-COMP及WL-TRUE。一電容器38垂直位於記憶體單元12之電晶體T1與T2之間，且一類似電容器38a垂直位於記憶體單元12a之電晶體T1a與T2a之間。 電容器包括第一節點40/40a、第二節點42/42a及電容器介電材料44/44a。雖然第一節點40/40a經展示為容器形狀且第二節點42/42a經展示為在此等容器形狀內延伸，但在其他實施例中，第一節點及第二節點可具有其他組態。例如，第一節點及第二節點可具有平面組態。在所繪示組態中，第一節點40/40a可指稱外節點且第二節點42/42a可指稱內節點。 半導體(例如矽)柱18/18a自相對數位線BL-COMP延伸至電容器38/38a之外節點40/40a，且半導體(例如矽)柱20/20a自相對數位線BL-TRUE延伸至電容器38/38a之內節點42/42a。 電晶體T1/T1a具有延伸至電容器38/38a之外節點40/40a之第一源極/汲極區域28/28a，且具有延伸至相對數位線BL-COMP之第二源極/汲極區域30/30a。電晶體T1/T1a亦具有第一源極/汲極區域與第二源極/汲極區域之間的通道區域26/26a。閘極14/14a沿通道區域且藉由閘極介電材料22/22a自通道區域偏移。電晶體T2/T2a具有延伸至電容器38/38a之內節點42/42a之第三源極/汲極區域34/34a，且具有延伸至相對數位線BL-TRUE之第四源極/汲極區域36/36a。電晶體T2/T2a亦具有第三源極/汲極區域與第四源極/汲極區域之間的通道區域32/32a。閘極16/16a沿通道區域且藉由閘極介電材料24/24a自通道區域偏移。閘極14及16分別用作第一對字線之WL-COMP及WL-TRUE，且閘極14a及16a分別用作第二對字線之WL-COMP及WL-TRUE。 圖7之實施例有利地實現一2T-1C記憶體單元之電晶體及電容器被全部垂直堆疊，此可實現記憶體單元被高整合度封裝。 如已參考圖2至圖6所討論，透過數位線BL-TRUE自一選定記憶體單元讀出資料，且透過數位線BL-COMP寫入資料信號將資料寫入至一選定記憶體單元中。據此，若記憶體陣列之複數個行區塊僅經受資料讀取及寫入操作，則如圖8中所展示，數位線BL-COMP可由此等行區塊共用。在圖8中，行區塊801之數位線BL-COMP經延長於一或多個其他行區塊802上方以用作其或其等之BL-COMP。此外，該等行區塊共同使用驅動器237 (圖2)。其他組件相同於圖2中所展示之組件且因此由相同元件符號指示以省略其進一步描述。 圖9繪示根據本發明之一實施例之支援垂直堆疊記憶體單元之一實例性記憶體陣列101。相同於圖1之組成的組成由相同元件符號表示以省略其進一步描述。在圖9中，數位線BL-COMP經彼此共同耦合以自偏壓組件144接收一偏壓電壓(在此實施例中，一參考電壓VREF)，此不同於圖1。因此，線BL-COMP可經形成為一極板而非使其等形成為個別帶線。 圖10繪示根據本發明之一實施例之包含一行記憶體單元之一實例性電路250，其可對應於圖9。在圖10中，相同於圖2中所展示之組成的組成由相同元件符號表示以省略其進一步描述。電路250之數位線BL-COMP經耦合至包含於偏壓組件144 (圖9)中之驅動器903以接收參考電壓VREF，此不同於圖2之電路200。電路250之數位線BL-TRUE及感測節點A經耦合至產生供應電壓VCC或接地電壓或參考電壓VREF之驅動器901，此亦不同於圖2之電路200。 就參考圖9及圖10所討論之組態而言，根據圖11中所展示之各種信號之一時序圖來執行讀取及寫入操作。 在時間T0之前，驅動器901及903將數位線BL-TRUE及BL-COMP預充電至一參考電壓VREF。據此，將感測組件125之感測節點A (VA )設定至預充電數位線BL-TRUE之電壓VREF。亦將感測組件125之感測節點B (圖9中未描繪)設定至參考電壓VREF。雖然隨後將更詳細討論，但記憶體單元105之第一極板230處之電壓(VP1 )具有參考電壓VREF，無論其內所儲存之資料如何。另一方面，記憶體單元105之第二極板215 (VP2 )在儲存邏輯「0」時採用供應電壓及在儲存邏輯「1」時採用接地。 在時間T0處，啟動字線WL-COMP以啟動所存取之一記憶體單元105之選擇組件224，同時繼續啟動驅動器903。因此，將數位線BL-COMP耦合至電容器205之第一極板230。由於線BL-COMP及第一極板230上之電壓實質上彼此相同，所以第二極板215處實質上未發生變化。 在時間T1處，啟動字線WL-TRUE以啟動所存取之一記憶體單元105之選擇組件220，同時停用驅動器901。因此，將數位線BL-TRUE及感測節點A耦合至第二極板215。透過選擇組件220通過數位線BL-TRUE將第二極板215之電壓耦合至感測組件125之感測節點A。因為已將感測節點A (VA )預充電至參考電壓VREF處，所以若選定記憶體單元105儲存邏輯「1」，則第二極板215處之電壓自供應電壓VCC減小且感測節點A處之電壓自參考電壓VREF增大。相反地，若選定記憶體單元儲存邏輯「0」，則第二極板215處之電壓自接地增大且感測節點A處之電壓自參考電壓VREF減小。 在時間T2之前不久，啟動感測組件125 (例如一感測放大器)以比較感測節點A之電壓(第二極板215之電壓)與設定至參考電壓VREF之感測節點B之電壓。據此，感測放大器125針對邏輯「1」資料來使感測節點A及數位線BL-TRUE向上改變至供應電壓VCC及針對邏輯「0」來使感測節點A及數位線BL-TRUE向上改變至接地。因此，感測組件125自選定記憶體單元讀取資料且使其恢復原樣。 在資料讀取操作中，在時間T3處，停用字線WL-COMP及WL-TRUE兩者以停用選擇組件220及224。因此，完成讀取操作。 另一方面，在資料寫入操作中，在時間T3處再次啟動驅動器901以將新資料寫入至選定記憶體單元中。因此所啟動之驅動器901在新資料係邏輯「1」時將線BL-TRUE驅動至供應電壓VCC或在新資料係邏輯「0」時將線BL-TRUE驅動至接地。在時間T4處，停用字線WL-COMP及WL-TRUE兩者以停用選擇組件220及224。因此，完成寫入操作。 圖12係描繪根據本發明之一實施例之一記憶體陣列550之一橫截面側視圖的一圖式，其展示垂直堆疊記憶體單元之一實例性組態，其中相同於圖7之組成的組成由相同元件符號表示以省略其進一步描述。如參考圖9及圖10所展示及討論，數位線BL-COMP具有VREF。因為數位線BL-COMP未被供應可變電壓，所以此線經形成為用作複數個線BL-COMP之一導電極板。另一方面，線BL-TRUE經耦合至包含感測放大器125之感測組件125及驅動器901。 參考圖9至圖12所描述之方法及系統可允許各數位線BL-TRUE之長度非常短以導致總數位線電容減小且因此增大在與數位線共用一單元電荷期間自單元電容器獲得之電壓擺動。 此外，利用本文中所描述之方法及系統，圖12可包含將一參考電壓提供至數位線BL-COMP之一驅動器，其無需沿垂直堆疊記憶體單元12及12a之一垂直連接。據此，圖12中所描繪之組態可用於將第一極板耦合至數位線BL-COMP以將一參考電壓提供至電容器38/38a之第一節點40/40a，且引起電容器38/38a之第二節點42/42a處之一電壓變化，該電壓變化經由數位線BL-TRUE提供至一感測組件125。感測組件可經形成於半導體基底15中或線BL-TRUE與基底15之間。 圖13係根據本發明之一實施例之一記憶體系統中之一記憶體晶片之一方塊圖。記憶體晶片600可為(例如)整合至一單一半導體晶片中之DRAM或非揮發性RAM，然而，其他器件亦可為本發明之記憶體晶片600。記憶體晶片600可經安裝於一記憶體模組基板、一主機板或其類似者(圖中未展示)上。記憶體晶片包含一記憶體單元陣列區域81及一周邊電路區域82。 記憶體單元陣列區域81包含一記憶體單元陣列83，其包含複數個記憶體庫，各記憶體庫包含複數個字線、複數個數位線及配置於該複數個字線與該複數個數位線之相交點處的複數個記憶體單元。記憶體單元陣列83可包含先前所描述之記憶體單元。例如，記憶體單元陣列83之記憶體單元可包含兩個電晶體及一個電容器，如先前參考圖2及圖7所描述。複數個字線及複數個數位線可(例如)為先前所描述之字線WL-COMP及WL-TRUE及數位線BL-COMP及BL-TRUE。數位線之選擇由複數個行解碼器84執行且字線之選擇由複數個列解碼器85執行。一陣列控制電路86經提供以用於選擇記憶體單元陣列83之一記憶體庫。 周邊電路區域82包含時脈端子88、位址端子89、命令端子90及資料輸入/輸出(I/O)端子(DQ) 99。例如，資料I/O端子可處置8位元資料通信。資料輸入/輸出(I/O)緩衝器98經耦合至資料輸入/輸出端子(DQ) 99以用於資料存取，諸如記憶體之讀取存取及寫入存取。資料I/O緩衝器98與記憶體單元陣列83之間的資料存取可由一放大器電路97執行。例如，放大器電路可包含先前圖1中所描述之感測組件125。因此，在放大器電路97與資料I/O緩衝器98之間傳送資料。 將位址信號A15至A0、記憶體庫位址信號BA0至BA2及行位址信號Y15至Y0供應至位址端子89。位址信號A15至A0、記憶體庫位址信號BA0至BA2及行位址信號Y15至Y0供應至模式暫存器93、行位址緩衝器94、列位址緩衝器95及記憶體庫位址緩衝器96。記憶體庫位址信號可用於在複數個記憶體庫中選擇一記憶體庫。將記憶體庫位址信號提供至一陣列控制電路86以根據一記憶體庫選擇信號來選擇一記憶體庫。 命令端子90可包含用於接收一互補CS信號之一晶片選擇(/CS)接針、用於接收一RAS信號之一列位址選通(/RAS)接針、用於接收一CAS信號之一行位址選通(/CAS)接針、用於接收一WE信號之一寫入啟用(/WE)接針及其類似者。一命令解碼器91解碼來自命令端子90之命令信號以接收包含一讀取命令及一寫入命令之各種命令，且回應於接收命令而將控制信號提供至一晶片控制電路92。命令解碼器91及/或晶片控制電路92可包含先前圖1中所描述之記憶體控制器140且控制記憶體電路之操作。 據此，當發出讀取命令且使用讀取命令即時供應一列位址及一行位址時，自由列位址及行位址指定之記憶體單元陣列83中之一記憶體單元讀取讀取資料。經由放大器電路97及資料I/O緩衝器98自資料I/O端子99輸出讀取資料DQ。類似地，當發出寫入命令且使用寫入命令即時供應一列位址及一行位址時，自資料I/O端子99經由資料I/O緩衝器98及放大器電路97將寫入資料DQ供應至記憶體單元陣列83且寫入至由列位址及行位址指定之記憶體單元。 時脈端子88可包含一時脈接針CK及一時脈啟用(CKE)接針。可在CK接針處供應一外部時脈信號CK；及可在CKE接針處供應一時脈啟用(CKE)信號。CKE信號可啟動或停用內部時脈電路、輸入緩衝器及輸出驅動器，因此，CKE信號係一命令之部分。時脈產生器87接收外部時脈信號CK且可執行相位控制以基於所接收之外部時脈信號及CKE信號來產生一內部時脈信號。雖然不限於此，但一DLL電路可用作時脈產生器87。可將內部時脈信號供應至包含命令解碼器91、晶片控制電路92、資料I/O緩衝器98或其類似者之各種電路。各種電路可將內部時脈信號用作一時序信號。 上文所描述之結構及架構可經併入至記憶體(例如DRAM、SRAM等等)中及/或可依其他方式用於電子系統中。此等電子系統可為一廣範圍系統之任何者，諸如(例如)時鐘、電視、行動電話、個人電腦、汽車、工業控制系統、飛機等等。 應自上文暸解，雖然已在本文中出於繪示之目的而描述本發明之特定實施例，但可在不背離本發明之精神及範疇之情況下作出各種修改。據此，本發明僅受隨附申請專利範圍限制。
12/12a‧‧‧記憶體單元14/14a‧‧‧閘極15‧‧‧半導體基底16/16a‧‧‧閘極18/18a‧‧‧半導體柱20/20a‧‧‧半導體柱22/22a‧‧‧閘極介電材料24/24a‧‧‧閘極介電材料26/26a‧‧‧通道區域28/28a‧‧‧第一源極/汲極區域30/30a‧‧‧第二源極/汲極區域32/32a‧‧‧通道區域34/34a‧‧‧第三源極/汲極區域36/36a‧‧‧第四源極/汲極區域38/38a‧‧‧電容器40/40a‧‧‧第一節點/外節點42/42a‧‧‧第二節點/內節點44/44a‧‧‧電容器介電材料81‧‧‧記憶體單元陣列區域82‧‧‧周邊電路區域83‧‧‧記憶體單元陣列84‧‧‧行解碼器85‧‧‧列解碼器86‧‧‧陣列控制電路87‧‧‧時脈產生器88‧‧‧時脈端子89‧‧‧位址端子90‧‧‧命令端子91‧‧‧命令解碼器92‧‧‧晶片控制電路93‧‧‧模式暫存器94‧‧‧行位址緩衝器95‧‧‧列位址緩衝器96‧‧‧記憶體庫位址緩衝器97‧‧‧放大器電路98‧‧‧資料輸入/輸出(I/O)緩衝器99‧‧‧資料輸入/輸出(I/O)端子(DQ)100‧‧‧記憶體陣列101‧‧‧記憶體陣列105‧‧‧記憶體單元110‧‧‧存取線/字線115‧‧‧數位線120‧‧‧列解碼器125‧‧‧感測組件/感測放大器130‧‧‧行解碼器135‧‧‧輸出/輸入140‧‧‧記憶體控制器144‧‧‧偏壓組件148‧‧‧時序組件200‧‧‧電路205‧‧‧電容器215‧‧‧第二極板220‧‧‧選擇組件224‧‧‧選擇組件230‧‧‧第一極板235‧‧‧驅動器電路237‧‧‧驅動器電路250‧‧‧電路251‧‧‧驅動器252‧‧‧p型場效電晶體256‧‧‧p型場效電晶體258‧‧‧p型場效電晶體262‧‧‧n型場效電晶體266‧‧‧n型場效電晶體268‧‧‧n型場效電晶體500‧‧‧記憶體陣列550‧‧‧記憶體陣列600‧‧‧記憶體晶片801‧‧‧行區塊802‧‧‧行區塊901‧‧‧驅動器903‧‧‧驅動器A‧‧‧感測節點A15至A0‧‧‧位址信號B‧‧‧感測節點BA0至BA2‧‧‧記憶庫位址信號BL-COMP‧‧‧數位線BL-TRUE‧‧‧數位線CK‧‧‧時脈CKE‧‧‧時脈啟用GND‧‧‧接地電壓MC(0)至MC(n)‧‧‧記憶體單元NSA‧‧‧作用信號PSA‧‧‧作用信號SA‧‧‧感測放大器T1/T1a‧‧‧電晶體T2/T2a‧‧‧電晶體VCC‧‧‧供應電壓VP1‧‧‧第一極板電壓VP2‧‧‧第二極板電壓VREF‧‧‧參考電壓WL-COMP‧‧‧字線WL-COMP(0)至WL-COMP(n)‧‧‧字線WL-TRUE‧‧‧字線WL-TRUE(0)至WL-TRUE(n)‧‧‧字線Y15至Y0‧‧‧行位址信號/CAS‧‧‧行位址選通/CS‧‧‧晶片選擇/RAS‧‧‧列位址選通/WE‧‧‧寫入啟用
圖1繪示根據本發明之一實施例之支援垂直堆疊記憶體單元之一實例性記憶體陣列。 圖2係根據本發明之一實施例之包含一行記憶體單元之一實例性電路之一示意圖。 圖3係根據本發明之一實施例之一感測組件之一示意圖。 圖4係根據本發明之一實施例之針對邏輯「1」資料之一讀取操作期間之各種信號之一時序圖。 圖5係根據本發明之一實施例之針對邏輯「0」資料之一讀取操作期間之各種信號之一時序圖。 圖6係根據本發明之一實施例之一寫入操作期間之各種信號之一時序圖。 圖7係描繪根據本發明之一實施例之一記憶體陣列之一橫截面側視圖的一圖式，其展示垂直堆疊記憶體單元之一實例性組態。 圖8繪示根據本發明之一實施例之支援垂直堆疊記憶體單元之一實例性記憶體陣列。 圖9繪示根據本發明之一實施例之支援垂直堆疊記憶體單元之一實例性記憶體陣列。 圖10係根據本發明之一實施例之包含一行記憶體單元之一實例性電路之一示意圖。 圖11係根據本發明之一實施例之讀取及寫入操作期間之各種信號之一時序圖。 圖12係描繪根據本發明之一實施例之一記憶體陣列之一橫截面側視圖的一圖式，其展示垂直堆疊記憶體單元之一實例性組態。 圖13係根據本發明之一實施例之一記憶體系統中之一記憶體晶片之一方塊圖。
105‧‧‧記憶體單元
110‧‧‧存取線/字線
115‧‧‧數位線
125‧‧‧感測組件/感測放大器
200‧‧‧電路
205‧‧‧電容器
215‧‧‧第二極板
220‧‧‧選擇組件
224‧‧‧選擇組件
230‧‧‧第一極板
235‧‧‧驅動器電路
237‧‧‧驅動器電路
A‧‧‧感測節點
B‧‧‧感測節點
BL-COMP‧‧‧數位線
BL-TRUE‧‧‧數位線
GND‧‧‧接地電壓
MC(0)至MC(n)‧‧‧記憶體單元
SA‧‧‧感測放大器
VCC‧‧‧供應電壓
VREF‧‧‧參考電壓
WL-COMP(0)至WL-COMP(n)‧‧‧字線
WL-TRUE(0)至WL-TRUE(n)‧‧‧字線

Claims (20)

  1. 一種記憶體裝置，其包括：一電容器，其具有一第一極板(plate)及一第二極板；一偏壓(biasing)組件，其具有一第一驅動器，該第一驅動器經組態以供應一參考電壓；一第一數位線，其被有效地(operatively)供應來自該偏壓組件之該第一驅動器之該參考電壓；一第一選擇組件，其經組態以回應於啟動該第一選擇組件而將該第一極板耦合至該第一數位線；一第二數位線；一第二選擇組件，其經組態以回應於啟動該第二選擇組件而將該第二極板耦合至該第二數位線；及一感測放大器，其經耦合至在一第一感測節點處之該第二數位線且經組態以放大在該第一感測節點處之該第二數位線上之一電壓與在一第二感測節點處之該參考電壓之間的一電壓差，其中該第一感測節點經耦合至提供該參考電壓至該第一感測節點之一第二驅動器，及其中該第一驅動器與該第二驅動器分離。
  2. 如請求項1之裝置，其中該第一選擇組件經耦合至一第一字線且經組態以回應於該第一字線之啟動而被啟動，且其中該第二選擇組件經耦合至一第二字線且經組態以回應於該第二字線之啟動而被啟動。
  3. 如請求項1之裝置，其中該第一選擇組件經耦合於該第一數位線與該電容器之該第一極板之間，且其中該第二選擇組件經耦合於該第二數位線與該電容器之該第二極板之間。
  4. 一種記憶體裝置，其包括：一記憶體單元，其包含一第一選擇組件及一第二選擇組件；一偏壓組件，其具有一第一驅動器，該第一驅動器經組態以供應一參考電壓；一第一數位線及一第二數位線，其分別耦合至該第一選擇組件及該第二選擇組件；及一電容器，其包含一第一極板及一第二極板，該第一極板經耦合至該第一選擇組件且經組態以當啟動該第一選擇組件時自該第一數位線接收該參考電壓；及一感測組件，其經耦合至在該感測組件之一第一感測節點處之該第二數位線，且其中該感測組件經組態以感測該第一感測節點與一第二感測節點之間的一電壓差，其中該第一感測節點經耦合至提供該參考電壓至該第一感測節點之一第二驅動器，及其中該第二驅動器與經由該第一數位線提供該參考電壓至該第一選擇組件之該第一驅動器分離。
  5. 如請求項4之裝置，其中該感測組件進一步經組態以放大該電壓差及鎖存(latch)該電壓差。
  6. 如請求項4之裝置，其中該感測組件包括： 一第一p型場效電晶體，其具有一閘極；一第一n型場效電晶體，其具有經耦合至該第一p型場效電晶體之該閘極的一閘極；一第二p型場效電晶體，其具有一閘極；一第二n型場效電晶體，其具有經耦合至該第二p型場效電晶體之該閘極的一閘極；該第一感測節點經耦合至該第一p型場效電晶體及該第一n型場效電晶體之汲極，且進一步經耦合至該第二p型場效電晶體及該第二n型場效電晶體之該等閘極；及該第二感測節點經耦合至該第二p型場效電晶體及該第二n型場效電晶體之汲極，且進一步經耦合至該第一p型場效電晶體及該第一n型場效電晶體之該等閘極。
  7. 如請求項4之裝置，其進一步包括：複數個記憶體單元，其等經耦合至該第一數位線及該第二數位線，該複數個記憶體單元之各記憶體單元包含各自第一選擇組件及第二選擇組件。
  8. 如請求項7之裝置，其進一步包括：複數個第一字線，其等各經耦合至該複數個記憶體單元之一各自記憶體單元之該第一選擇組件；及複數個第二字線，其等各經耦合至該複數個記憶體單元之一各自記憶體單元之該第二選擇組件。
  9. 如請求項7之裝置，其中該記憶體單元及該複數個記憶體單元相對於經定位於該複數個記憶體單元下方之一CMOS電路來垂直堆疊。
  10. 如請求項9之裝置，其中該第一數位線係與該複數個記憶體單元相關聯之複數個行(column)區塊共用。
  11. 如請求項9之裝置，其進一步包括一半導體基底及該半導體基底上方之一絕緣膜，其中該絕緣膜耦合該複數個記憶體單元及該第二數位線。
  12. 一種記憶體裝置，其包括：一感測放大器；複數個記憶體單元，各記憶體單元包括一第一電晶體與一第二電晶體及在該第一電晶體與該第二電晶體之間的一電容器，該電容器具有一第一極板及一第二極板；複數個字線對，該複數個字線對之各對包含一第一字線及一第二字線，其中該複數個字線對之各對之該第一字線經組態以選擇性耦合一各自記憶體單元之一各自第一極板，且其中該複數個字線對之各對之該第二字線經組態以選擇性耦合一各自記憶體單元之一各自第二極板；一第一數位線，其耦合至該感測放大器之一第一節點及至該複數個記憶體單元之各者；一第二數位線，其耦合至該複數個記憶體單元之各者，及其中個 記憶體單元之一各自電容器經串聯耦合於該第一數位線與該第二數位線之間；一第一驅動器，其經組態以提供一參考電壓至該感測放大器之該第一節點；及一偏壓組件，其包含一第二驅動器，該第二驅動器經組態以及供該參考電壓至該第二數位線。
  13. 如請求項12之裝置，其中各記憶體單元之該各自第一電晶體及該各自第二電晶體分別具有一第一閘極與一第二閘極，其中該第一閘極與該第二閘極分別經耦合至該複數個字線對之各對之該第一字線及該第二字線。
  14. 如請求項12之裝置，其中該複數個字線對之各對之該第一字線及該第二字線經組態以被彼此獨立驅動。
  15. 如請求項12之裝置，其中該第一數位線及該第二數位線經組態以被彼此獨立驅動。
  16. 如請求項12之裝置，其中各電容器之該第一極板對應於該各自電容器之一外部節點，及其中各電容器之該第二極板對應於該各自電容器之一內部節點。
  17. 如請求項12之裝置，其進一步包括一半導體基底及該半導體基底上方之一絕緣膜，該複數個記憶體單元形成於該絕緣膜上方。
  18. 如請求項17之裝置，其中該感測放大器形成於該複數個記憶體單元與該半導體基底之間。
  19. 如請求項17之裝置，其中該絕緣膜耦合該複數個記憶體單元及該第一數位線。
  20. 如請求項12之裝置，其中該第二數位線對應於一導電極板。
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