KR20240017656A - 메모리 장치 및 이의 제조 방법 - Google Patents
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Abstract
본 기술은 본 발명의 실시 예에 따른 메모리 장치는, 서로 교대로 적층된 층간 절연막들 및 게이트 라인들; 상기 층간 절연막들 및 상기 게이트 라인들을 수직으로 관통하고, 서로 구분되는 그레인들(grains)로 구성된 복수의 강유전체막들을 포함하는 데이터 저장막; 및 상기 데이터 저장막에 의해 둘러싸인 채널막을 포함하는 메모리 장치 및 이의 제조 방법을 포함한다.
Description
본 발명은 메모리 장치 및 이의 제조 방법에 관한 것으로, 보다 구체적으로는 강유전체 메모리 셀들(ferroelectric random access memory cells)을 포함하는 메모리 장치 및 이의 제조 방법에 관한 것이다.
메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device)와, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다.
비휘발성 메모리 장치는 낸드 플래시 메모리(NAND flash memory), 노아 플래시 메모리(NOR flash memory), 저항 메모리(resistive random access memory), 상변화 메모리(phase-change memory), 자기저항 메모리(magnetoresistive random access memory), 강유전체 메모리(ferroelectric random access memory) 및 스핀주입 자화반전 메모리(spin transfer torque random access memory) 등을 포함할 수 있다.
이 중에서 강유전체 메모리 셀들을 포함하는 메모리 장치는 강유전체 물질의 자발 분극(spontaneous polarization) 특성을 이용하여 데이터를 저장할 수 있다. 강유전체 메모리 셀들을 포함하는 메모리 장치는 강유전 특성을 가지는 물질을 데이터 저장막으로 사용할 수 있다. 따라서, 데이터 저장막으로 사용되는 물질의 특성에 따라 강유전체 메모리 셀들의 전기적 특성이 변경될 수 있다. 예를 들면, 강유전체 메모리 셀에 포함된 데이터 저장막의 결정(grain) 내에는 도메인들(domains)이 형성될 수 있고, 도메인 내에서 자발분극이 발생할 수 있다. 따라서, 데이터 저장막을 이루는 결정의 사이즈가 변경되면 도메인의 사이즈도 변경될 수 있으며, 도메인 사이즈가 변경되면 메모리 셀들의 문턱전압 분포가 변경될 수 있다.
본 발명의 실시예는 강유전체 메모리 셀들의 문턱전압 분포를 개선할 수 있는 메모리 장치 및 이의 제조 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 서로 교대로 적층된 층간 절연막들 및 게이트 라인들; 상기 층간 절연막들 및 상기 게이트 라인들을 수직으로 관통하고, 서로 구분되는 그레인들(grains)로 구성된 복수의 강유전체막들을 포함하는 데이터 저장막; 및 상기 데이터 저장막에 의해 둘러싸인 채널막을 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 제조 방법은, 하부 구조체 상에 층간 절연막들 및 게이트 라인들을 교대로 적층하는 단계; 상기 층간 절연막들 및 상기 게이트 라인들을 관통하여, 상기 층간 절연막들 및 상기 게이트 라인들의 측면을 노출하는 수직 홀을 형성하는 단계; 상기 수직 홀을 통해 노출된 상기 층간 절연막들 및 상기 게이트 라인들의 측면을 따라 복수의 그레인들로 구성된 복수의 강유전체막들을 포함하는 데이터 저장막을 형성하는 단계; 및 상기 데이터 저장막의 측면을 따라 채널막을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 제조 방법은, 하부 구조체 상에 층간 절연막들 및 게이트 라인들을 교대로 적층하는 단계; 상기 층간 절연막들 및 상기 게이트 라인들을 관통하여, 상기 층간 절연막들 및 상기 게이트 라인들의 측면을 노출하는 수직 홀을 형성하는 단계; 상기 수직 홀을 통해 노출된 상기 층간 절연막들 및 상기 게이트 라인들의 측면을 따라 제1 강유전체막을 형성하는 단계; 상기 제1 강유전체막의 내측면을 따라 결정 조절막을 형성하는 단계; 상기 제1 강유전체막을 결정화 하기 위한 제1 결정화 공정을 수행하는 단계; 상기 결정 조절막의 내측면을 따라 제2 강유전체막을 형성하는 단계; 상기 제2 강유전체막을 결정화 하기 위한 제2 결정화 공정을 수행하는 단계; 및 결정화된 상기 제2 강유전체막으로 둘러싸인 영역에 채널막을 형성하는 단계를 포함한다.
본 기술에 따르면, 강유전체 메모리 셀들을 포함하는 메모리 장치의 문턱전압 분포가 개선될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 제1 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3a 및 도 3b는 본 발명의 제1 실시 예에 따른 메모리 셀의 구조를 설명하기 위한 평면도들이다.
도 4a 및 도 4b는 본 발명에 따른 메모리 셀의 그레인 사이즈(grain size)를 설명하기 위한 도면들이다.
도 5a 및 도 5b는 본 발명에 따른 메모리 셀의 그레인 사이즈(grain size)를 설명하기 위한 도면들이다.
도 6은 본 발명에 따른 메모리 장치의 히스테리시스 곡선(Hysteresis curve)을 설명하기 위한 도면이다.
도 7은 본 발명에 따른 메모리 장치의 문턱전압 분포를 설명하기 위한 도면이다.
도 8a 내지 도 8h는 본 발명의 제1 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 9는 본 발명의 제2 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.
도 10a 내지 도 10h는 본 발명의 제2 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 11은 본 발명의 제3 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.
도 12a 내지 도 12j는 본 발명의 제3 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 13은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 14는 본 발명의 메모리 장치가 적용된 메모리 시스템을 보여주는 도면이다.
도 2는 본 발명의 제1 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3a 및 도 3b는 본 발명의 제1 실시 예에 따른 메모리 셀의 구조를 설명하기 위한 평면도들이다.
도 4a 및 도 4b는 본 발명에 따른 메모리 셀의 그레인 사이즈(grain size)를 설명하기 위한 도면들이다.
도 5a 및 도 5b는 본 발명에 따른 메모리 셀의 그레인 사이즈(grain size)를 설명하기 위한 도면들이다.
도 6은 본 발명에 따른 메모리 장치의 히스테리시스 곡선(Hysteresis curve)을 설명하기 위한 도면이다.
도 7은 본 발명에 따른 메모리 장치의 문턱전압 분포를 설명하기 위한 도면이다.
도 8a 내지 도 8h는 본 발명의 제1 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 9는 본 발명의 제2 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.
도 10a 내지 도 10h는 본 발명의 제2 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 11은 본 발명의 제3 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.
도 12a 내지 도 12j는 본 발명의 제3 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 13은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 14는 본 발명의 메모리 장치가 적용된 메모리 시스템을 보여주는 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(memory cell array; 110)와, 프로그램, 리드 또는 소거 동작을 수행할 수 있는 주변 회로들(peripheral circuits; 120~170)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 강유전체 메모리 셀들(ferroelectric random access memory cells)을 포함하며, 강유전체 메모리 셀들은 기판에 수직 방향으로 적층되는 3차원 구조로 구현될 수 있다. 강유전체 메모리 셀들은 전극(electrode)에 인가되는 전압에 따라 가변되는 분극(polarization)을 이용하여 데이터를 저장할 수 있다. 강유전체 메모리 셀들은 전원 공급이 중단되더라도 저장된 데이터를 자발 분극(spontaneous polarization) 특성에 의해 유지할 수 있다.
주변 회로들(120~170)은 로우 디코더(row decoder; 120), 전압 생성부(voltage generator; 130), 센싱 버퍼(sensing buffer; 140), 컬럼 디코더(column decoder; 150), 입출력 회로(input/output circuit; 160) 및 제어 로직 회로(control logic circuit; 170)를 포함할 수 있다.
로우 디코더(120)는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)에 포함된 메모리 블록들 중에서 하나의 메모리 블록을 선택하고, 선택된 메모리 블록에 동작 전압들(Vop)을 전송할 수 있다.
전압 생성부(130)는 동작 코드(OPCD)에 응답하여, 다양한 동작들에 필요한 동작 전압들(Vop)을 생성하고 출력할 수 있다.
센싱 버퍼(140)는 비트 라인들(bit lines)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 예를 들면, 센싱 버퍼(140)는 비트 라인들 각각에 연결된 센싱 회로들을 포함할 수 있다. 센싱 회로들은 센싱 신호들(SSIG)에 응답하여 동시에 동작할 수 있으며, 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다. 센싱 회로들은 리드 동작 또는 검증 동작 시, 메모리 셀들의 문턱전압에 따라 가변되는 비트 라인들의 전압 또는 전류를 센싱할 수 있다.
컬럼 디코더(150)는 컬럼 어드레스(CADD)에 따라, 입출력 회로(160) 및 센싱 버퍼(140) 사이에서 데이터(DATA)를 전송할 수 있다.
입출력 회로(160)는 입출력 라인들(IO)을 통해 외부 장치에 연결될 수 있다. 예를 들면, 외부 장치는 메모리 장치(1100)에 커맨드(command; CMD), 어드레스(address; ADD) 또는 데이터(data; DATA)를 전송할 수 있는 컨트롤러(controller)일 수 있다. 입출력 회로(160)는 입출력 라인들(IO)을 통해 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 입출력 할 수 있다. 예를 들면, 입출력 회로(160)는 입출력 라인들(IO)을 통해 외부 장치로부터 수신된 커맨드(CMD) 및 어드레스(ADD)를 제어 로직 회로(170)에 전송할 수 있고, 입출력 라인들(IO)을 통해 외부 장치로부터 수신된 데이터(DATA)를 컬럼 디코더(150)로 전송할 수 있다. 입출력 회로(160)는 컬럼 디코더(150)로부터 수신된 데이터(DATA)를 입출력 라인들(IO)을 통해 외부 장치로 출력할 수 있다.
제어 로직 회로(170)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여, 동작 코드(OPCD), 로우 어드레스(RADD), 센싱 신호들(SSIG) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 예를 들면, 제어 로직 회로(170)는 커맨드(CMD)에 응답하여 알고리즘을 수행하는 소프트웨어와, 어드레스(ADD) 및 다양한 제어 신호들을 출력하도록 구성된 하드웨어를 포함할 수 있다.
도 2는 본 발명의 제1 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치는 층간 절연막들(interlayer isolation layer; ISL), 게이트 라인들(gate lines; GL), 데이터 저장막(data storage layer; DL), 채널막(channel layer; CHL) 및 코어 필라(core pillar; CP)를 포함할 수 있다. 층간 절연막들(ISL) 및 게이트 라인들(GL)은 하부 구조체의 상부에 서로 교대로 적층될 수 있고, 데이터 저장막(DL), 채널막(CHL) 및 코어 필라(CP)는 층간 절연막들(ISL) 및 게이트 라인들(GL)을 수직으로 관통하도록 구성될 수 있다. 하부 구조체는 기판, 소스 라인 또는 주변 회로일 수 있다.
층간 절연막들(ISL)은 산화막 또는 실리콘산화막으로 형성될 수 있으며, 게이트 라인들(GL)은 도전막 또는 금속막으로 형성될 수 있다. 층간 절연막들(ISL)은 게이트 라인들(GL) 사이의 전기적인 연결을 차단하도록 구성될 수 있다. 게이트 라인들(GL)은 데이터 저장막(DL)에 연결되는 전극일 수 있으며, 워드 라인(word line) 또는 선택 라인(selection line)으로 사용될 수 있다. 예를 들면, 게이트 라인들(GL)은 텅스텐(W), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 실리콘(Si) 및 폴리실리콘(poly-Si) 중 어느 하나로 형성되거나 이들을 혼합하여 형성될 수 있다.
데이터 저장막(DL)은 층간 절연막들(ISL) 및 게이트 라인들(GL)을 수직으로 관통하는 원통 형태로 형성될 수 있다. 제1 실시 예에 따르면, 데이터 저장막(DL)은 제1 내지 제n 강유전체막들(ferroelectric layers; 1FL~nFL; n은 양의 정수)을 포함할 수 있다. 제1 내지 제n 강유전체막들(1FL~nFL)은 연속되는 한 번의 증착 공정에 의해 형성되지 아니하고, 복수의 증착 공정들 및 결정화 공정들에 의해 형성될 수 있다. 예를 들면, 제1 강유전체막(1FL)이 형성된 후, 제1 강유전체막(1FL)을 결정화시키기 위한 결정화 공정이 수행될 수 있고, 결정화 공정이 수행된 후에 제2 강유전체막(2FL)이 형성될 수 있다. 강유전체막을 형성하기 위한 증착 공정에서는, 챔버 내부에 강유전체막을 형성하기 위한 소스 가스가 공급될 수 있다. 강유전체막을 결정화시키기 위한 결정화 공정에서는, 소스 가스의 공급이 중단되고 챔버 내부의 온도가 높아질 수 있다. 즉, 제1 내지 제n 강유전체막들(1FL~nFL) 각각은 증착 공정 및 결정화 공정을 수행하여 형성될 수 있다. 제1 내지 제n 강유전체막들(1FL~nFL) 각각에서 그레인(grain)이 형성되므로, 데이터 저장막(DL)에 포함되는 그레인들의 개수는 증가할 수 있고, 그레인들 각각의 사이즈는 감소할 수 있다.
제1 내지 제n 강유전체막들(1FL~nFL)은 외부의 전기장(electric field)에 의해 전기적으로 분극되지만, 외부로부터 전기장이 가해지지 아니하더라도 분극을 유지할 수 있는 물질로 형성될 수 있다. 전기적으로 분극을 유지한다는 것은 서로 다른 극성을 유지하여 데이터를 저장한다는 것을 의미하므로, 데이터 저장막(DL)은 제1 내지 제n 강유전체막들(1FL~nFL)의 분극에 의해 0 또는 1 데이터를 저장할 수 있다. 제1 내지 제n 강유전체막들(1FL~nFL)은 자발 분극(spontaneous polarization) 특성을 가지는 물질로 형성될 수 있다. 예를 들면, 제1 내지 제n 강유전체막들(1FL~nFL)은 PbZrTiO3(PSZ), SrBi2Ta2O9(STB), BiFeO3(BFO), HfO2, HfO2ZrO2(HZO) 및 HfSiO4(HSO) 중에서 적어도 하나의 물질로 형성될 수 있다.
채널막(CHL)은 데이터 저장막(DL)의 내부 측면을 따라 형성될 수 있다. 채널막(CHL)은 도전막 또는 금속막으로 형성될 수 있다. 예를 들면, 채널막(CHL)은 실리콘 또는 폴리실리콘으로 형성될 수 있다. 도면에는 도시되지 않았으나, 채널막(CHL)의 상부와 하부에는 비트 라인 또는 소스 라인이 연결될 수 있다. 예를 들면, 게이트 라인들(GL) 및 층간 절연막들(ISL)로 이루어진 적층 구조체의 상부로 돌출된 채널막(CHL)의 상부에는 비트 라인이 연결되고, 적층 구조체의 하부로 돌출된 채널막(CHL)의 하부에는 소스 라인이 연결될 수 있다. 비트 라인과 소스 라인에 인가되는 전압과 게이트 라인(GL)에 인가되는 전압에 의해 데이터 저장막(DL)에서 분극이 발생할 수 있으며, 분극으로 인해 데이터 저장막(DL)에 데이터가 저장될 수 있다.
데이터 저장막(DL)을 포함하는 일부 영역(21)을 확대하면, 데이터 저장막(DL)은 제1 내지 제n 강유전체막들(1FL~nFL)을 포함할 수 있다. 제1 내지 제n 강유전체막들(1FL~nFL)은 연속되는 한 번의 증착 공정에 의해 형성되지 아니하고, 복수의 증착 공정들에 의해 형성될 수 있다. 데이터 저장막(DL)이 한 번의 공정에 의해 형성된 강유전체막으로 이루어지면, 강유전체막을 이루는 그레인(grain)의 사이즈가 커진다. 이와 달리, 데이터 저장막(DL)이 복수의 증착 공정들에 의해 형성된 제1 내지 제n 강유전체막들(1FL~nFL)로 이루어지면, 제1 내지 제n 강유전체막들(1FL~nFL) 각각에서 서로 다른 그레인들이 형성되기 때문에 그레인 각각의 사이즈가 상대적으로 작아진다. 그레인 각각에서 분극이 발생하기 때문에, 제1 내지 제n 강유전체막들(1FL~nFL)의 그레인 사이즈가 작아질수록 메모리 셀들의 문턱전압 분포가 세밀하게 조절될 수 있고 자발 분극 특성도 개선될 수 있다. 따라서, 강유전체 메모리 셀들의 문턱전압 분포의 폭은 좁아질 수 있고, 리텐션(retention) 특성은 개선될 수 있다.
도 3a 및 도 3b는 본 발명의 제1 실시 예에 따른 메모리 셀의 구조를 설명하기 위한 평면도들로써, 도 3a에는 본 발명에 대한 비교 실시 예에 따른 메모리 셀(310)의 구조가 도시되어 있고, 도 3b에는 본 발명의 제1 실시 예에 따른 메모리 셀(320)의 구조가 도시되어 있다.
도 3a 및 도 3b를 참조하면, 비교 실시 예에 따른 메모리 셀(310)의 데이터 저장막(DL)이 하나의 강유전체막으로 이루어진 경우, 강유전체막의 그레인(grain)은 제1 사이즈(1S)를 가질 수 있다. 반면에, 본 발명의 제1 실시 예에 따른 메모리 셀(320)의 데이터 저장막(DL)이 복수의 제1 내지 제4 강유전체막들(1FL~4FL)로 이루어진 경우, 제1 내지 제4 강유전체막들(1FL~4FL) 각각의 그레인(grain)은 제1 사이즈(1S)보다 작은 제2 사이즈(2S)를 가질 수 있다.
비교 실시 예에 따른 메모리 셀(310)의 데이터 저장막(DL)은 한 번의 증착 공정이 수행되어 강유전체막이 형성되기 때문에, 제1 방향으로 절단한 단면(A-A’)에서 게이트 라인(GL)과 채널막(CHL) 사이에 한 개의 그레인이 있을 수 있다.
한편, 본 발명의 제1 실시 예에 따른 메모리 셀(320)의 데이터 저장막(DL)은 복수의 증착 공정들 및 결정화 공정들에 의해 제1 내지 제4 강유전체막들(1FL~4FL)이 형성되며, 이로 인해 제1 방향으로 절단한 단면(B-B’)에서는, 게이트 라인(GL)과 채널막(CHL) 사이에 복수의 그레인들이 있을 수 있다. 예를 들면, 제1 강유전체막(1FL)을 형성하는 그레인과 제2 강유전체막(2FL)을 형성하는 그레인이 서로 구분될 수 있다.
따라서, 비교 실시 예에 따른 메모리 셀(310)의 데이터 저장막(DL)과 본 발명의 제1 실시 예에 따른 메모리 셀(320)의 데이터 저장막(DL)이 동일한 두께로 형성된다고 가정하면, 본 발명의 제1 실시 예에 따른 메모리 셀(320)의 데이터 저장막(DL)에 포함된 그레인 각각의 사이즈는 비교 실시 예에 따른 메모리 셀(310)의 데이터 저장막(DL)에 포함된 그레인 각각의 사이즈보다 작다. 또한, 본 발명의 제1 실시 예에 따른 메모리 셀(320)의 데이터 저장막(DL)에 포함된 그레인의 개수는 비교 실시 예에 따른 메모리 셀(310)의 데이터 저장막(DL)에 포함된 그레인의 개수보다 많다.
도 4a 및 도 4b는 본 발명에 따른 메모리 셀의 그레인 사이즈(grain size)를 설명하기 위한 도면들이다.
도 3a, 3b, 4a 및 4b를 참조하면, 본 발명에 대한 비교 실시 예에 따른 메모리 셀(310)의 데이터 저장막(DL)에 포함된 그레인은 게이트 라인(GL)과 채널막(CHL) 사이에 형성되기 때문에 제1 사이즈(1S)를 가진다. 채널막(CHL)을 둘러싸는 복수의 그레인들이 모두 동일한 제1 사이즈(1S)를 가지지는 않지만, 제1 사이즈(1S)와 유사한 사이즈를 가질 수 있다.
본 발명의 제1 실시 예에 따른 메모리 셀(320)의 데이터 저장막(DL)에 포함된 그레인은 게이트 라인(GL)과 채널막(CHL) 사이에서 서로 다른 제1 내지 제4 강유전체막들(1FL~4FL)에 각각 형성되므로, 제1 사이즈(1S)보다 작은 제2 사이즈(2S)를 가질 수 있다. 제1 내지 제4 강유전체막들(1FL~4FL) 중에서 제1 강유전체막(1FL)의 그레인이 제2 사이즈(2S)를 가진다고 가정하면, 제2 내지 제4 강유전체막들(2FL~4FL)의 그레인들은 제2 사이즈(2S)와 같거나 작은 사이즈를 사질 수 있다.
도 5a 및 도 5b는 본 발명에 따른 메모리 셀의 그레인 사이즈(grain size)를 설명하기 위한 도면들이다.
도 3a, 3b, 5a 및 5b를 참조하면, 본 발명에 대한 비교 실시 예에 따른 메모리 셀(310)의 데이터 저장막(DL)은 본 발명의 제1 실시 예에 따른 메모리 셀(320)의 데이터 저장막(DL)에 비해 상대적으로 그레인 사이즈가 크고 개수도 적기 때문에 자발 분극 특성이 상대적으로 낮을 수 있다. 이로 인해, 비교 실시 예에 따라 형성된 메모리 셀(310)이 프로그램되면, 시간(T)이 지남에 따라 프로그램된 메모리 셀(310)의 자발 분극 특성이 저하되어 문턱전압(Vth)이 점차 낮아질 수 있다.
이와 달리, 본 발명의 제1 실시 예에 따른 메모리 셀(320)의 데이터 저장막(DL)은 비교 실시 예에 따른 메모리 셀(310)의 데이터 저장막(DL)에 비해 상대적으로 그레인 사이즈가 작고 개수도 많이 때문에 자발 분극 특성이 상대적으로 오래 유지될 수 있다. 이로 인해, 본 발명의 제1 실시 예에 따른 메모리 셀(320)이 프로그램되면, 시간(T)이 지나더라도 프로그램된 메모리 셀(320)의 자발 분극 특성이 지속되어 문턱전압(Vth)이 유지될 수 있다.
도 6은 본 발명에 따른 메모리 장치의 히스테리시스 곡선(Hysteresis curve)을 설명하기 위한 도면이다.
도 3a, 3b 및 6을 참조하면, 히스테리시스(Hysteresis)는 물질이 외부의 자극에 대해 반응할 때 외부 자극의 크기뿐만 아니라, 물질의 현재 상태 또는 과거의 외부 자극 이력에 대해서도 영향을 받는 현상이다. 강유전체 메모리 장치에서 히스테리시스 곡선은 전극에 인가된 전압의 레벨에 따라 자기화가 변하는 곡선을 나타내며, 이를 ‘자기 이력 곡선’ 이라고도 한다.
예를 들면, 강유전체 메모리에 전압이 인가되지 않은(E=0) 최초 상태에서 분극(P)은 0이 된다. 분극(P)이 0인 강유전체 메모리에 양전압이 인가되면 분극(P)이 증가하여 포화 상태(saturation status)가 될 수 있다. 양전압에 의한 포화 상태를 제1 포화 상태(1ST)로 정의하며, 제1 포화 상태(1ST)에서 자발 분극이 발생할 수 있다. 제1 포화 상태(1ST)인 강유전체 메모리에 전압 공급이 중단되면 분극(P)은 낮아지는데, 분극(P)은 최초 상태인 0으로 되돌아가지 아니하고 특정 값을 유지할 수 있다. 이때의 분극(P)을 잔류 분극(remanent polarization)이라 한다. 제1 포화 상태(1ST) 이후에 유지되는 잔류 분극을 제1 잔류 분극(1RP)이라 정의한다.
제1 잔류 분극(1RP) 상태인 강유전체 메모리에 음전압이 인가되면 분극(P)이 다시 낮아지는데, 분극(P)이 0이 될 때의 전압을 항전계(coercive field)라 한다. 분극(P)이 낮아질 때의 항전계를 제1 항전계(1CF)로 정의한다. 제1 항전계(1CF)보다 낮은 음전압이 강유전체 메모리에 더 인가되면 분극(P)은 더 낮아질 수 있고, 강유전체 메모리는 제2 포화 상태(2ST)가 될 수 있다. 제2 포화 상태(2ST)에서는 제1 포화 상태(1ST)와 반대 방향으로 자발 분극이 발생할 수 있다.
제2 포화 상태(2ST)인 강유전체 메모리에 전압 공급이 중단되면 분극(P)은 다시 높아지고, 강유전체 메모리의 분극(P)은 제2 잔류 분극(2RP) 상태로 유지될 수 있다. 제2 잔류 분극(2RP) 상태인 강유전체 메모리에 양전압이 인가되면 분극(P)은 다시 높아질 수 있다. 예를 들면, 강유전체 메모리의 분극(P)이 높아짐에 따라, 강유전체 메모리의 분극(P)은 제2 항전계(2CF)를 거쳐 제1 포화 상태(1ST)까지 높아질 수 있다.
상술한 방식으로 강유전체 메모리의 분극(P)은 전극에 인가되는 전압에 따라 달라질 수 있고, 전압이 인가되지 아니하면 일정한 레벨로 유지될 수 있다. 강유전체 메모리는 이러한 분극(P)의 특성에 따라 데이터를 저장할 수 있다.
비교 실시 예에 따른 메모리 셀(310)에서, 제1 항전계(1CF)와 제2 항전계(2CF) 사이의 전압차를 제1 전압차(1Ec)라고 가정한다. 본 발명의 제1 실시 예에 따른 메모리 셀(320)에서, 제1 항전계(1CF)와 제2 항전계(2CF) 사이의 전압차는 제1 전압차(1Ec) 보다 높은 제2 전압차(2Ec)를 가진다. 이러한 전압차는 데이터 저장막(DL)을 이루는 그레인의 사이즈의 차이로 인해 발생할 수 있다. 예를 들면, 그레인의 사이즈가 작을수록 제1 항전계(1CF)와 제2 항전계(2CF) 사이의 전압차는 증가할 수 있다. 제1 항전계(1CF)와 제2 항전계(2CF) 사이의 전압차가 증가할수록 메모리 셀의 문턱전압 분포가 개선될 수 있으므로, 본 발명의 제1 실시 예에 따른 메모리 셀(320)의 문턱전압 분포는 비교 실시 예에 따른 메모리 셀(310)의 문턱전압 분포보다 개선될 수 있다.
도 7은 본 발명에 따른 메모리 장치의 문턱전압 분포를 설명하기 위한 도면이다.
도 3a, 3b 및 7을 참조하면, 데이터 저장막(DL)을 이루는 그레인의 사이즈 및 개수 차이로 인해 메모리 셀들의 문턱전압 분포에 차이가 발생할 수 있다. 도 7에서 X 축은 문턱전압(V)을 가리키고, Y 축은 메모리 셀들의 개수(N)를 가리킨다. 비교 실시 예에 따른 메모리 셀(310)과 본 발명에 따른 메모리 셀(320)의 문턱전압 분포를 비교하면, 본 발명에 따른 메모리 셀(320)의 그레인 사이즈가 비교 실시 예에 따른 메모리 셀(310)의 그레인 사이즈보다 작고 개수도 많기 때문에 데이터 저장막(DL)의 자발 분극 특성이 개선될 수 있다. 따라서, 비교 실시 예에 따른 메모리 셀(310)에서 서로 다른 문턱전압 분포들 간 마진이 제1 마진(M1)을 가진다면, 본 발명에 따른 메모리 셀(320)에서 서로 다른 문턱전압 분포들 간 마진은 제1 마진(M1)보다 넓은 제2 마진(M2)을 가질 수 있다. 예를 들면, 하나의 메모리 셀에 3 비트 데이터가 저장될 수 있는 트리플 레벨 셀(triple level cell; TLC) 방식의 프로그램 동작에서, 메모리 셀들은 문턱전압 분포에 따라 소거 상태(ER)와 제1 내지 제7 프로그램 상태들(P1~P7) 중에서 어느 하나의 상태가 될 수 있다. 프로그램된 메모리 셀들의 문턱전압 분포들은 시간이 지나더라도 처음 상태로 유지되어야 하지만, 누설(leakage) 등의 전기적인 이유로 인해 문턱전압 분포들이 변경될 수 있다. 따라서, 소거 상태(ER)와 제1 내지 제7 프로그램 상태들(P1~P7) 사이의 마진이 좁을수록 리드 동작 시 에러가 발생할 확률이 높아질 수 있다.
본 발명에 따른 메모리 셀(320)에서는 서로 다른 문턱전압 분포들 간 마진이 비교 실시 예의 메모리 셀들(310)보다 넓어지므로, 프로그램 동작 및 리드 동작의 신뢰도가 개선될 수 있다.
도 8a 내지 도 8h는 본 발명의 제1 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 8a를 참조하면, 층간 절연막들(ISL) 및 게이트 라인들(GL)이 교대로 적층된 적층 구조체(STK)가 제공될 수 있다. 도면에는 도시되지 아니하였으나, 적층 구조체(STK)는 기판(substrate) 또는 기판을 포함한 주변 회로 구조체의 상부에 형성될 수 있다. 층간 절연막들(ISL)은 게이트 라인들(GL) 사이에서 전기적인 연결을 차단하도록 구성될 수 있으며, 산화막 또는 실리콘산화막으로 형성될 수 있다. 게이트 라인들(GL)은 도전막 또는 금속막으로 형성될 수 있다. 예를 들면, 게이트 라인들(GL)은 텅스텐(W), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 실리콘(Si) 및 폴리실리콘(poly-Si) 중 어느 하나로 형성되거나 이들을 혼합하여 형성될 수 있다.
도 8b를 참조하면, 층간 절연막들(ISL) 및 게이트 라인들(GL)을 수직으로 관통하는 수직 홀(HL)을 형성하기 위한 식각 공정이 수행될 수 있다. 식각 공정은 건식 식각 공정으로 수행될 수 있다. 예를 들면, 식각 공정은 이방성 건식 식각 공정으로 수행될 수 있다. 수직 홀(HL)이 형성되면, 수직 홀(HL)의 측면을 통하여 층간 절연막들(ISL) 및 게이트 라인들(GL)의 일부가 노출될 수 있다.
도 8c를 참조하면, 수직 홀(HL)의 측면을 통해 노출된 층간 절연막들(ISL) 및 게이트 라인들(GL)에 데이터 저장막용 제1 강유전체막(1FL)을 형성하기 위한 증착 공정이 수행될 수 있다. 증착 공정은 원자층 증착(atomic layer deposition; ALD) 방식 또는 영역 선택적 증착(area selective deposition; ASD) 방식으로 수행될 수 있다. ALD 또는 ASD 방식에서는 챔버 내에 소스 가스(source gas)가 주입되는 시간으로 박막(thin film)의 두께가 결정될 수 있으므로, 제1 강유전체막(1FL)의 두께는 소스 가스가 챔버 내에 주입되는 시간에 따라 조절될 수 있다. 제1 강유전체막(1FL)은 소스 가스의 종류에 따라 PbZrTiO3(PSZ), SrBi2Ta2O9(STB), BiFeO3(BFO), HfO2, HfO2ZrO2(HZO) 및 HfSiO4(HSO) 중에서 적어도 하나의 물질로 형성될 수 있다. 제1 강유전체막(1FL)은 결정화가 가능한 물질로 형성될 수 있다. 제1 강유전체막(1FL)을 형성하기 위한 증착 공정 시, 소스 가스에 포함되는 불순물들(dopants)의 함량을 조절하여 제1 강유전체막(1FL)의 불순물 농도가 조절될 수도 있다. 제1 강유전체막(1FL)이 HfSiO4(HSO)으로 형성되는 경우를 예를 들어 설명하면, 소스 가스로 HfO 가스와 Si 가스가 사용될 수 있다. HfO 가스가 1 싸이클 동안 챔버 내에 공급되고, 이어서 Si 가스가 1 싸이클 동안 챔버 내에 공급될 수 있다. 여기서 Si 가스는 불순물용 가스로 사용되므로, Si 가스의 공급량을 조절하여 제1 강유전체막(1FL)에 포함되는 불순물들의 함량이 조절될 수 있다.
도 8d를 참조하면, 제1 강유전체막(1FL)이 목표 두께를 가지도록 형성되면, 제1 강유전체막(1FL)을 결정화시키기 위한 결정화 공정이 수행될 수 있다. 예를 들면, 결정화 공정(crystallization process)은 열처리 공정(annealing process)으로 수행될 수 있다. 결정화 공정이 수행되는 동안, 챔버 내부에는 제1 강유전체막(1FL)을 형성하기 위해 공급되는 소스 가스의 공급이 중단될 수 있다. 결정화 공정의 온도 및 시간은 제1 강유전체막(1FL)의 두께에 따라 조절될 수 있다.
도 8e를 참조하면, 결정화된 제1 강유전체막(1FL)의 내측면을 따라 제2 강유전체막(2FL)을 형성하기 위한 증착 공정이 수행될 수 있다. 예를 들면, 결정화 공정 시 공급이 중단된 소스 가스가 챔버 내부에 다시 공급되어 제2 강유전체막(2FL)이 형성될 수 있다. 제2 강유전체막(2FL)을 형성하기 위한 증착 공정은 ALD 또는 ASD 방식으로 수행될 수 있다. 제2 강유전체막(2FL)은 소스 가스가 챔버 내에 주입되는 시간에 따라 두께가 결정될 수 있다. 예를 들면, 제2 강유전체막(2FL)은 제1 강유전체막(1FL)과 동일한 물질로 형성되거나, PbZrTiO3(PSZ), SrBi2Ta2O9(STB), BiFeO3(BFO), HfO2, HfO2ZrO2(HZO) 및 HfSiO4(HSO) 중에서 적어도 하나의 물질로 형성될 수 있다.
도 8f를 참조하면, 제2 강유전체막(2FL)이 목표 두께를 가지도록 형성되면, 제2 강유전체막(2FL)을 결정화시키기 위한 결정화 공정이 수행될 수 있다. 예를 들면, 결정화 공정(crystallization process)은 열처리 공정(annealing process)으로 수행될 수 있다. 결정화 공정이 수행되는 동안, 챔버 내부에는 제2 강유전체막(2FL)을 형성하기 위해 공급되는 소스 가스의 공급이 중단될 수 있다. 결정화 공정의 온도 및 시간은 제2 강유전체막(2FL)의 두께에 따라 조절될 수 있다.
도 8g를 참조하면, 제2 강유전체막(2FL)의 내측면을 따라 제3 및 제4 강유전체막들(3FL, 4FL)이 형성될 수 있다. 예를 들면, 제2 강유전체막(2FL)이 형성된 후 상술한 바와 같이 결정화 공정 및 증착 공정을 반복하여 제3 및 제4 강유전체막들(3FL, 4FL)이 형성될 수 있다. 이로써, 제1 내지 제4 강유전체막들(1FL~4FL) 각각은 결정화된 그레인들을 포함할 수 있다. 도 8g에서는 제1 내지 제4 강유전체막들(1FL~4FL)이 데이터 저장막(DL)을 구성하는 것으로 도시되지만, 데이터 저장막(DL)에 포함되는 강유전체막들의 개수는 변경될 수 있다. 예를 들면, 데이터 저장막(DL)은 적어도 두 개의 강유전체막들을 포함할 수 있다.
상술한 바와 같이, 제1 내지 제4 증착 공정들과 결정화 공정들이 반복적으로 수행됨으로써, 제1 내지 제4 강유전체막들(1FL~4FL) 각각에서 그레인들이 형성될 수 있다.
도 8h를 참조하면, 데이터 저장막(DL)이 형성된 수직 홀(HL)의 내부에 채널막(CHL) 및 코어 필라(CP)가 형성될 수 있다. 채널막(CHL)은 도전막으로 형성될 수 있다. 예를 들면, 채널막(CHL)은 실리콘 또는 폴리실리콘으로 형성될 수 있다. 채널막(CHL)은 도전막으로 형성되기 때문에 채널막(CHL)의 내부에는 불순물들이 포함될 수 있다. 예를 들면, 채널막(CHL)의 내부에는 보론(B), 인(P) 및 비소(As) 중에서 적어도 하나의 불순물들이 포함될 수 있으며, 이 외에도 반도체에서 사용될 수 있는 다양한 불순물들이 사용될 수 있다. 코어 필라(CP)는 절연막 또는 도전막으로 형성될 수 있다. 제1 내지 제4 강유전체막들(1FL~4FL)과 채널막(CHL)은 원통 형태로 형성될 수 있으며, 코어 필라(CP)는 채널막(CHL)의 내벽을 따라 원기둥 형태로 형성될 수 있다. 코어 필라(CP)는 절연막으로 형성될 수 있으나, 메모리 장치에 따라 도전막으로 형성될 수도 있다.
도 9는 본 발명의 제2 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.
도 9를 참조하면, 데이터 저장막(DL)은 제1 및 제2 강유전체막들(1FL, 2FL)과 결정 조절막(crystal control layer; CL)을 포함할 수 있다. 예를 들면, 결정 조절막(CL)은 제1 및 제2 강유전체막들(1FL, 2FL) 사이에 형성될 수 있다. 결정 조절막(CL)은 제1 강유전체막(1FL)이 형성된 후, 제1 강유전체막(1FL)의 내측면을 따라 형성될 수 있고, 제2 강유전체막(2FL)은 결정 조절막(CL)의 내측면을 따라 형성될 수 있다. 결정 조절막(CL)은 제1 강유전체막(1FL)의 그레인들의 사이즈가 증가하는 것을 방지하기 위해 형성될 수 있다. 결정 조절막(CL)은 비정질(amorphous) 절연막으로 형성될 수 있다. 예를 들면, 상기 결정 조절막(CL)은 비정질 실리콘 산화막(a-SiOy) 또는 비정질 알루미늄 산화막(a-AlOx)으로 형성될 수 있다. 여기서, x 및 y는 서로 동일하거나 서로 다른 양의 정수일 수 있다.
도 10a 내지 도 10h는 본 발명의 제2 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 10a를 참조하면, 층간 절연막들(ISL) 및 게이트 라인들(GL)이 교대로 적층된 적층 구조체(STK)가 제공될 수 있다. 도면에는 도시되지 아니하였으나, 적층 구조체(STK)는 기판(substrate) 또는 기판을 포함한 주변 회로 구조체의 상부에 형성될 수 있다. 층간 절연막들(ISL)은 게이트 라인들(GL) 사이에서 전기적인 연결을 차단하도록 구성될 수 있으며, 산화막 또는 실리콘산화막으로 형성될 수 있다. 게이트 라인들(GL)은 도전막 또는 금속막으로 형성될 수 있다. 예를 들면, 게이트 라인들(GL)은 텅스텐(W), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 실리콘(Si) 및 폴리실리콘(poly-Si) 중 어느 하나로 형성되거나 이들을 혼합하여 형성될 수 있다.
도 10b를 참조하면, 층간 절연막들(ISL) 및 게이트 라인들(GL)을 수직으로 관통하는 수직 홀(HL)을 형성하기 위한 식각 공정이 수행될 수 있다. 식각 공정은 건식 식각 공정으로 수행될 수 있다. 예를 들면, 식각 공정은 이방성 건식 식각 공정으로 수행될 수 있다. 수직 홀(HL)이 형성되면, 수직 홀(HL)의 측면을 통하여 층간 절연막들(ISL) 및 게이트 라인들(GL)의 일부가 노출될 수 있다.
도 10c를 참조하면, 수직 홀(HL)의 측면을 통해 노출된 층간 절연막들(ISL) 및 게이트 라인들(GL)에 데이터 저장막용 제1 강유전체막(1FL)을 형성하기 위한 증착 공정이 수행될 수 있다. 증착 공정은 원자층 증착(atomic layer deposition; ALD) 방식 또는 영역 선택적 증착(area selective deposition; ASD) 방식으로 수행될 수 있다. ALD 또는 ASD 방식에서는 챔버 내에 소스 가스(source gas)가 주입되는 시간으로 박막(thin film)의 두께가 결정될 수 있으므로, 제1 강유전체막(1FL)의 두께는 소스 가스가 챔버 내에 주입되는 시간에 따라 조절될 수 있다. 제1 강유전체막(1FL)은 소스 가스의 종류에 따라 PbZrTiO3(PSZ), SrBi2Ta2O9(STB), BiFeO3(BFO), HfO2, HfO2ZrO2(HZO) 및 HfSiO4(HSO) 중에서 적어도 하나의 물질로 형성될 수 있다. 제1 강유전체막(1FL)은 결정화가 가능한 물질로 형성될 수 있다. 제1 강유전체막(1FL)을 형성하기 위한 증착 공정 시, 소스 가스에 포함되는 불순물들(dopants)의 함량을 조절하여 제1 강유전체막(1FL)의 불순물 농도가 조절될 수도 있다.
도 10d를 참조하면, 제1 강유전체막(1FL)이 목표 두께를 가지도록 형성되면, 제1 강유전체막(1FL)의 내측면을 따라 결정 조절막(CL)을 형성하기 위한 증착 공정이 수행될 수 있다. 결정 조절막(CL)은 후속 수행되는 결정화 공정에서 제1 강유전체막(1FL)의 그레인들의 사이즈가 증가하는 것을 방지하기 위해 형성될 수 있다. 결정 조절막(CL)은 비정질(amorphous) 절연막으로 형성될 수 있다. 예를 들면, 결정 조절막(CL)은 비정질 실리콘 산화막(a-SiOy) 또는 비정질 알루미늄 산화막(a-AlOx)으로 형성될 수 있다. 여기서, x 및 y는 서로 동일하거나 서로 다른 양의 정수일 수 있다.
도 10e를 참조하면, 제1 강유전체막(1FL)을 결정화시키기 위한 결정화 공정이 수행될 수 있다. 예를 들면, 결정화 공정(crystallization process)은 열처리 공정(annealing process)으로 수행될 수 있다. 결정화 공정이 수행되는 동안, 챔버 내부에는 제1 강유전체막(1FL)을 형성하기 위해 공급되는 소스 가스의 공급이 중단될 수 있다. 결정화 공정의 온도 및 시간은 제1 강유전체막(1FL)의 두께에 따라 조절될 수 있다. 결정화 공정 시, 제1 강유전체막(1FL)의 내측면에 비정질의 결정 조절막(CL)이 형성되어 있으므로, 결정 조절막(CL)에 의해 제1 강유전체막(1FL)의 그레인들의 사이즈가 증가되는 것이 억제될 수 있다.
도 10f를 참조하면, 결정 조절막(CL)의 내측면을 따라 제2 강유전체막(2FL)을 형성하기 위한 증착 공정이 수행될 수 있다. 예를 들면, 결정화 공정 시 공급이 중단된 소스 가스가 챔버 내부에 다시 공급되어 제2 강유전체막(2FL)이 형성될 수 있다. 제2 강유전체막(2FL)을 형성하기 위한 증착 공정은 ALD 또는 ASD 방식으로 수행될 수 있다. 제2 강유전체막(2FL)은 소스 가스가 챔버 내에 주입되는 시간에 따라 두께가 결정될 수 있다. 예를 들면, 제2 강유전체막(2FL)은 제1 강유전체막(1FL)과 동일한 물질로 형성되거나, PbZrTiO3(PSZ), SrBi2Ta2O9(STB), BiFeO3(BFO), HfO2, HfO2ZrO2(HZO) 및 HfSiO4(HSO) 중에서 적어도 하나의 물질로 형성될 수 있다.
도 10g를 참조하면, 제2 강유전체막(2FL)이 목표 두께를 가지도록 형성되면, 제2 강유전체막(2FL)을 결정화시키기 위한 결정화 공정이 수행될 수 있다. 예를 들면, 결정화 공정(crystallization process)은 열처리 공정(annealing process)으로 수행될 수 있다. 결정화 공정이 수행되는 동안, 챔버 내부에는 제2 강유전체막(2FL)을 형성하기 위해 공급되는 소스 가스의 공급이 중단될 수 있다. 결정화 공정의 온도 및 시간은 제2 강유전체막(2FL)의 두께에 따라 조절될 수 있다. 이로써, 제1 강유전체막(1FL), 결정 조절막(CL) 및 제2 강유전체막(2FL)을 포함하는 데이터 저장막(DL)이 형성될 수 있다.
도 10h를 참조하면, 데이터 저장막(DL)이 형성된 수직 홀(HL)의 내부에 채널막(CHL) 및 코어 필라(CP)가 형성될 수 있다. 채널막(CHL)은 도전막으로 형성될 수 있다. 예를 들면, 채널막(CHL)은 실리콘 또는 폴리실리콘으로 형성될 수 있다. 채널막(CHL)은 도전막으로 형성되기 때문에 채널막(CHL)의 내부에는 불순물들이 포함될 수 있다. 예를 들면, 채널막(CHL)의 내부에는 보론(B), 인(P) 및 비소(As) 중에서 적어도 하나의 불순물들이 포함될 수 있으며, 이 외에도 반도체에서 사용될 수 있는 다양한 불순물들이 사용될 수 있다. 코어 필라(CP)는 절연막 또는 도전막으로 형성될 수 있다. 제1 및 제2 강유전체막들(1FL, 2FL)과 채널막(CHL)은 원통 형태로 형성될 수 있으며, 코어 필라(CP)는 채널막(CHL)의 내벽을 따라 원기둥 형태로 형성될 수 있다. 코어 필라(CP)는 절연막으로 형성될 수 있으나, 메모리 장치에 따라 도전막으로 형성될 수도 있다.
도 11은 본 발명의 제3 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.
도 11을 참조하면, 데이터 저장막(DL)은 제1 내지 제3 강유전체막들(1FL~3FL)과 결정 조절막(crystal control layer; CL)을 포함할 수 있다. 예를 들면, 결정 조절막(CL)은 제1 및 제2 강유전체막들(1FL, 2FL) 사이에 형성될 수 있고, 제3 강유전체막(3FL)은 제2 강유전체막(2FL)에 접할 수 있다. 예를 들면, 결정 조절막(CL)은 제1 강유전체막(1FL)이 형성된 후, 제1 강유전체막(1FL)의 내측면을 따라 형성될 수 있고, 제2 강유전체막(2FL)은 결정 조절막(CL)의 내측면을 따라 형성될 수 있으며, 제3 강유전체막(3FL)은 제2 강유전체막(2FL)의 내측면을 따라 형성될 수 있다. 결정 조절막(CL)은 제1 강유전체막(1FL)의 그레인들의 사이즈가 증가하는 것을 방지하기 위해 형성될 수 있다. 결정 조절막(CL)은 비정질(amorphous) 절연막으로 형성될 수 있다. 예를 들면, 결정 조절막(CL)은 비정질 실리콘 산화막(a-SiOy) 또는 비정질 알루미늄 산화막(a-AlOx)으로 형성될 수 있다. 여기서, x 및 y는 서로 동일하거나 서로 다른 양의 정수일 수 있다.
도 12a 내지 도 12j는 본 발명의 제3 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 12a를 참조하면, 층간 절연막들(ISL) 및 게이트 라인들(GL)이 교대로 적층된 적층 구조체(STK)가 제공될 수 있다. 도면에는 도시되지 아니하였으나, 적층 구조체(STK)는 기판(substrate) 또는 기판을 포함한 주변 회로 구조체의 상부에 형성될 수 있다. 층간 절연막들(ISL)은 게이트 라인들(GL) 사이에서 전기적인 연결을 차단하도록 구성될 수 있으며, 산화막 또는 실리콘산화막으로 형성될 수 있다. 게이트 라인들(GL)은 도전막 또는 금속막으로 형성될 수 있다. 예를 들면, 게이트 라인들(GL)은 텅스텐(W), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 실리콘(Si) 및 폴리실리콘(poly-Si) 중 어느 하나로 형성되거나 이들을 혼합하여 형성될 수 있다.
도 12b를 참조하면, 층간 절연막들(ISL) 및 게이트 라인들(GL)을 수직으로 관통하는 수직 홀(HL)을 형성하기 위한 식각 공정이 수행될 수 있다. 식각 공정은 건식 식각 공정으로 수행될 수 있다. 예를 들면, 식각 공정은 이방성 건식 식각 공정으로 수행될 수 있다. 수직 홀(HL)이 형성되면, 수직 홀(HL)의 측면을 통하여 층간 절연막들(ISL) 및 게이트 라인들(GL)의 일부가 노출될 수 있다.
도 12c를 참조하면, 수직 홀(HL)의 측면을 통해 노출된 층간 절연막들(ISL) 및 게이트 라인들(GL)에 데이터 저장막용 제1 강유전체막(1FL)을 형성하기 위한 증착 공정이 수행될 수 있다. 증착 공정은 원자층 증착(atomic layer deposition; ALD) 방식 또는 영역 선택적 증착(area selective deposition; ASD) 방식으로 수행될 수 있다. ALD 또는 ASD 방식에서는 챔버 내에 소스 가스(source gas)가 주입되는 시간으로 박막(thin film)의 두께가 결정될 수 있으므로, 제1 강유전체막(1FL)의 두께는 소스 가스가 챔버 내에 주입되는 시간에 따라 조절될 수 있다. 제1 강유전체막(1FL)은 소스 가스의 종류에 따라 PbZrTiO3(PSZ), SrBi2Ta2O9(STB), BiFeO3(BFO), HfO2, HfO2ZrO2(HZO) 및 HfSiO4(HSO) 중에서 적어도 하나의 물질로 형성될 수 있다. 제1 강유전체막(1FL)은 결정화가 가능한 물질로 형성될 수 있다. 제1 강유전체막(1FL)을 형성하기 위한 증착 공정 시, 소스 가스에 포함되는 불순물들(dopants)의 함량을 조절하여 제1 강유전체막(1FL)의 불순물 농도가 조절될 수도 있다.
도 12d를 참조하면, 제1 강유전체막(1FL)이 목표 두께를 가지도록 형성되면, 제1 강유전체막(1FL)의 내측면을 따라 결정 조절막(CL)을 형성하기 위한 증착 공정이 수행될 수 있다. 결정 조절막(CL)은 제1 강유전체막(1FL)의 그레인들의 사이즈가 증가하는 것을 방지하기 위해 형성될 수 있다. 결정 조절막(CL)은 비정질(amorphous) 절연막으로 형성될 수 있다. 예를 들면, 결정 조절막(CL)은 비정질 실리콘 산화막(a-SiOy) 또는 비정질 알루미늄 산화막(a-AlOx)으로 형성될 수 있다. 여기서, x 및 y는 서로 동일하거나 서로 다른 양의 정수일 수 있다.
도 12e를 참조하면, 제1 강유전체막(1FL)을 결정화시키기 위한 결정화 공정이 수행될 수 있다. 예를 들면, 결정화 공정(crystallization process)은 열처리 공정(annealing process)으로 수행될 수 있다. 결정화 공정이 수행되는 동안, 챔버 내부에는 제1 강유전체막(1FL)을 형성하기 위해 공급되는 소스 가스의 공급이 중단될 수 있다. 결정화 공정의 온도 및 시간은 제1 강유전체막(1FL)의 두께에 따라 조절될 수 있다. 결정화 공정 시, 제1 강유전체막(1FL)의 내측면에 비정질의 결정 조절막(CL)이 형성되어 있으므로, 결정 조절막(CL)에 의해 제1 강유전체막(1FL)의 그레인들의 사이즈가 증가되는 것이 억제될 수 있다.
도 12f를 참조하면, 결정 조절막(CL)의 내측면을 따라 제2 강유전체막(2FL)을 형성하기 위한 증착 공정이 수행될 수 있다. 예를 들면, 결정화 공정 시 공급이 중단된 소스 가스가 챔버 내부에 다시 공급되어 제2 강유전체막(2FL)이 형성될 수 있다. 제2 강유전체막(2FL)을 형성하기 위한 증착 공정은 ALD 또는 ASD 방식으로 수행될 수 있다. 제2 강유전체막(2FL)은 소스 가스가 챔버 내에 주입되는 시간에 따라 두께가 결정될 수 있다. 예를 들면, 제2 강유전체막(2FL)은 제1 강유전체막(1FL)과 동일한 물질로 형성되거나, PbZrTiO3(PSZ), SrBi2Ta2O9(STB), BiFeO3(BFO), HfO2, HfO2ZrO2(HZO) 및 HfSiO4(HSO) 중에서 적어도 하나의 물질로 형성될 수 있다.
도 12g를 참조하면, 제2 강유전체막(2FL)이 목표 두께를 가지도록 형성되면, 제2 강유전체막(2FL)을 결정화시키기 위한 결정화 공정이 수행될 수 있다. 예를 들면, 결정화 공정(crystallization process)은 열처리 공정(annealing process)으로 수행될 수 있다. 결정화 공정이 수행되는 동안, 챔버 내부에는 제2 강유전체막(2FL)을 형성하기 위해 공급되는 소스 가스의 공급이 중단될 수 있다. 결정화 공정의 온도 및 시간은 제2 강유전체막(2FL)의 두께에 따라 조절될 수 있다. 이로써, 제1 강유전체막(1FL), 결정 조절막(CL) 및 제2 강유전체막(2FL)을 포함하는 데이터 저장막(DL)이 형성될 수 있다.
도 12h를 참조하면, 제2 강유전체막(2FL)의 내측면을 따라 제3 강유전체막(3FL)을 형성하기 위한 증착 공정이 수행될 수 있다. 예를 들면, 결정화 공정 시 공급이 중단된 소스 가스가 챔버 내부에 다시 공급되어 제3 강유전체막(3FL)이 형성될 수 있다. 제3 강유전체막(3FL)을 형성하기 위한 증착 공정은 ALD 또는 ASD 방식으로 수행될 수 있다. 제3 강유전체막(3FL)은 소스 가스가 챔버 내에 주입되는 시간에 따라 두께가 결정될 수 있다. 예를 들면, 제3 강유전체막(3FL)은 제1 또는 제2 강유전체막(1FL 또는 2FL)과 동일한 물질로 형성되거나, PbZrTiO3(PSZ), SrBi2Ta2O9(STB), BiFeO3(BFO), HfO2, HfO2ZrO2(HZO) 및 HfSiO4(HSO) 중에서 적어도 하나의 물질로 형성될 수 있다.
도 12i를 참조하면, 제3 강유전체막(3FL)이 목표 두께를 가지도록 형성되면, 제3 강유전체막(3FL)을 결정화시키기 위한 결정화 공정이 수행될 수 있다. 예를 들면, 결정화 공정(crystallization process)은 열처리 공정(annealing process)으로 수행될 수 있다. 결정화 공정이 수행되는 동안, 챔버 내부에는 제3 강유전체막(3FL)을 형성하기 위해 공급되는 소스 가스의 공급이 중단될 수 있다. 결정화 공정의 온도 및 시간은 제3 강유전체막(3FL)의 두께에 따라 조절될 수 있다. 이로써, 제1 강유전체막(1FL), 결정 조절막(CL), 제2 강유전체막(2FL) 및 제3 강유전체막(3FL)을 포함하는 데이터 저장막(DL)이 형성될 수 있다.
도 12j를 참조하면, 데이터 저장막(DL)이 형성된 수직 홀(HL)의 내부에 채널막(CHL) 및 코어 필라(CP)가 형성될 수 있다. 채널막(CHL)은 도전막으로 형성될 수 있다. 예를 들면, 채널막(CHL)은 실리콘 또는 폴리실리콘으로 형성될 수 있다. 채널막(CHL)은 도전막으로 형성되기 때문에 채널막(CHL)의 내부에는 불순물들이 포함될 수 있다. 예를 들면, 채널막(CHL)의 내부에는 보론(B), 인(P) 및 비소(As) 중에서 적어도 하나의 불순물들이 포함될 수 있으며, 이 외에도 반도체에서 사용될 수 있는 다양한 불순물들이 사용될 수 있다. 코어 필라(CP)는 절연막 또는 도전막으로 형성될 수 있다. 제1 내지 제3 강유전체막들(1FL~3FL)과 채널막(CHL)은 원통 형태로 형성될 수 있으며, 코어 필라(CP)는 채널막(CHL)의 내벽을 따라 원기둥 형태로 형성될 수 있다. 코어 필라(CP)는 절연막으로 형성될 수 있으나, 메모리 장치에 따라 도전막으로 형성될 수도 있다.
도 13은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 13을 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함한다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호를 주고 받고, 전원 커넥터(4002)를 통해 전원을 공급받을 수 있다. SSD(4200)는 컨트롤러(4210), 복수의 강유전체 메모리 장치들(4221~422n), 보조 전원 공급 장치(4230) 및 버퍼 메모리(4240)를 포함한다.
본 발명의 실시 예에 따르면, 복수의 강유전체 메모리 장치들(4221~422n) 각각은 도 1을 참조하여 설명된 메모리 장치(1100)와 동일하게 구성될 수 있다.
컨트롤러(4210)는 호스트(4100)로부터 수신된 신호에 응답하여 복수의 강유전체 메모리 장치들(4221~422n)을 제어할 수 있다. 예시적으로, 신호는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC (embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어 (Firewire), UFS(universal flash storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 공급 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결될 수 있다. 보조 전원 공급 장치(4230)는 호스트(4100)로부터 전원 전압을 입력 받고, 전원 전압을 충전할 수 있다. 보조 전원 공급 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)에게 전원 전압을 제공할 수 있다. 예시적으로, 보조 전원 공급 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 공급 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 사용될 수 있다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터, 또는 복수의 강유전체 메모리 장치들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 강유전체 메모리 장치들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 14는 본 발명의 메모리 장치가 적용된 메모리 시스템을 보여주는 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 7000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(7000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 장치(1100)는 도 1에 도시된 메모리 장치(1100)와 동일하게 구성될 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 6000)의 프로토콜에 따라 호스트(6000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(6000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(7000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(6000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
ST: 포화 상태
RP: 잔류 분극
CF: 항전계
ISL: 층간 절연막
GL: 게이트 라인
DL: 데이터 저장막
FL: 강유전체막
CL: 결정 조절막
CHL: 채널막
CP: 코어 필라
RP: 잔류 분극
CF: 항전계
ISL: 층간 절연막
GL: 게이트 라인
DL: 데이터 저장막
FL: 강유전체막
CL: 결정 조절막
CHL: 채널막
CP: 코어 필라
Claims (19)
- 서로 교대로 적층된 층간 절연막들 및 게이트 라인들;
상기 층간 절연막들 및 상기 게이트 라인들을 수직으로 관통하고, 서로 구분되는 그레인들(grains)로 구성된 복수의 강유전체막들을 포함하는 데이터 저장막; 및
상기 데이터 저장막에 의해 둘러싸인 채널막을 포함하는 메모리 장치.
- 제1항에 있어서,
상기 복수의 강유전체막들은 PbZrTiO3(PSZ), SrBi2Ta2O9(STB), BiFeO3(BFO), HfO2, HfO2ZrO2(HZO) 및 HfSiO4(HSO) 중에서 적어도 하나의 물질로 형성되는 메모리 장치.
- 제1항에 있어서,
상기 복수의 강유전체막들은 상기 층간 절연막들 및 상기 게이트 라인들을 수직으로 관통하고, 원통 형태를 가지는 제1 강유전체막과, 상기 제1 강유전체막의 내벽을 따라 원통 형태로 순차적으로 형성된 제2 내지 제n 강유전체막들을 포함하는 메모리 장치.
- 제1항에 있어서,
상기 복수의 강유전체막들 사이의 일부에 형성된 결정 조절막을 더 포함하는 메모리 장치.
- 제4항에 있어서,
상기 결정 조절막은 비정질(amorphous) 절연막으로 형성된 메모리 장치.
- 제4항에 있어서,
상기 결정 조절막은 비정질 실리콘 산화막(a-SiOx) 또는 비정질 알루미늄 산화막(a-AlOy)으로 형성된 메모리 장치.
- 하부 구조체 상에 층간 절연막들 및 게이트 라인들을 교대로 적층하는 단계;
상기 층간 절연막들 및 상기 게이트 라인들을 관통하여, 상기 층간 절연막들 및 상기 게이트 라인들의 측면을 노출하는 수직 홀을 형성하는 단계;
상기 수직 홀을 통해 노출된 상기 층간 절연막들 및 상기 게이트 라인들의 측면을 따라 복수의 그레인들로 구성된 복수의 강유전체막들을 포함하는 데이터 저장막을 형성하는 단계; 및
상기 데이터 저장막의 측면을 따라 채널막을 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
- 제7항에 있어서,
상기 제1 강유전체막 및 상기 제N 강유전체막 각각은 PbZrTiO3(PSZ), SrBi2Ta2O9(STB), BiFeO3(BFO), HfO2, HfO2ZrO2(HZO) 및 HfSiO4(HSO) 중에서 적어도 하나의 물질로 형성되는 메모리 장치의 제조 방법.
- 제7항에 있어서,
상기 복수의 강유전체막들을 포함하는 상기 데이터 저장막을 형성하는 단계는,
상기 수직 홀을 통해 노출된 상기 층간 절연막들 및 상기 게이트 라인들의 측면을 따라 제1 강유전체막을 형성하는 단계;
상기 제1 강유전체막을 결정화하기 위한 제1 결정화 공정을 수행하는 단계;
결정화된 상기 제1 강유전체막의 측면을 따라 제N 강유전체막을 형성하는 단계; 및
상기 제N 강유전체막을 결정화 하기 위한 제N 결정화 공정을 수행하는 단계를 포함하는 메모리 장치의 제조 방법.
- 제9항에 있어서,
N은 1보다 큰 양의 정수인 메모리 장치의 제조 방법.
- 제9항에 있어서,
상기 제1 강유전체막 또는 상기 제N 강유전체막을 형성하는 단계는 원자층 증착(atomic layer deposition; ALD) 방식 또는 영역 선택적 증착(area selective deposition; ASD) 방식으로 수행되는 메모리 장치의 제조 방법.
- 제9항에 있어서,
상기 제1 및 제N 결정화 공정들은 열처리 공정으로 수행되는 메모리 장치의 제조 방법.
- 제7항에 있어서,
상기 제1 열처리 공정에 의해 상기 제1 강유전체막에 제1 그레인들이 형성되고,
상기 제N 열처리 공정에 의해 상기 제N 강유전체막에 제N 그레인들이 형성되는 메모리 장치의 제조 방법.
- 하부 구조체 상에 층간 절연막들 및 게이트 라인들을 교대로 적층하는 단계;
상기 층간 절연막들 및 상기 게이트 라인들을 관통하여, 상기 층간 절연막들 및 상기 게이트 라인들의 측면을 노출하는 수직 홀을 형성하는 단계;
상기 수직 홀을 통해 노출된 상기 층간 절연막들 및 상기 게이트 라인들의 측면을 따라 제1 강유전체막을 형성하는 단계;
상기 제1 강유전체막의 내측면을 따라 결정 조절막을 형성하는 단계;
상기 제1 강유전체막을 결정화 하기 위한 제1 결정화 공정을 수행하는 단계;
상기 결정 조절막의 내측면을 따라 제2 강유전체막을 형성하는 단계;
상기 제2 강유전체막을 결정화 하기 위한 제2 결정화 공정을 수행하는 단계; 및
결정화된 상기 제2 강유전체막으로 둘러싸인 영역에 채널막을 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
- 제14항에 있어서,
상기 결정 조절막은 비정질(amorphous) 절연막으로 형성되는 메모리 장치의 제조 방법.
- 제14항에 있어서,
상기 결정 조절막은 비정질 실리콘 산화막(a-SiOx) 또는 비정질 알루미늄 산화막(a-AlOy)으로 형성되는 메모리 장치의 제조 방법.
- 제14항에 있어서,
상기 제1 강유전체막 및 상기 제N 강유전체막 각각은 PbZrTiO3(PSZ), SrBi2Ta2O9(STB), BiFeO3(BFO), HfO2, HfO2ZrO2(HZO) 및 HfSiO4(HSO) 중에서 적어도 하나의 물질로 형성되는 메모리 장치의 제조 방법.
- 제14항에 있어서,
상기 결정화 공정은 열처리 공정으로 수행되는 메모리 장치의 제조 방법.
- 제14항에 있어서,
상기 제2 결정화 공정을 수행하는 단계 이후에,
결정화된 상기 제2 강유전체막의 내측면을 따라 제3 강유전체막을 형성하는 단계; 및
상기 제3 강유전체막을 결정화 하기 위한 제3 결정화 공정을 수행하는 단계를 더 포함하는 메모리 장치의 제조 방법.
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