CN117500277A - 存储器装置和该存储器装置的制造方法 - Google Patents

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Abstract

提供一种存储器装置和该存储器装置的制造方法。该存储器装置包括叠层结构，该叠层结构包括彼此交替层叠的层间绝缘层和栅极线。数据存储层可以被形成为垂直贯穿叠层结构。数据存储层可以包括多个铁电层。可以形成由数据存储层围绕的沟道层。

Description

存储器装置和该存储器装置的制造方法
技术领域
本公开总体上涉及一种存储器装置和该存储器装置的制造方法，更具体地，涉及一种包括铁电随机存取存储器单元的存储器装置和该存储器装置的制造方法。
背景技术
存储器装置可以分类为当电源中断时存储的数据消失的易失性存储器装置或者即使当电源中断时存储的数据仍被保留的非易失性存储器装置。
非易失性存储器装置可以是NAND闪存存储器、NOR闪存存储器、电阻式随机存取存储器、相变随机存取存储器、磁阻式随机存取存储器、铁电随机存取存储器、自旋转移力矩随机存取存储器等。
铁电随机存取存储器(FRAM)单元可以将具有铁电特性的材料用于数据存储层。例如，可以在数据存储层的晶粒(grain)中形成畴(domain)，并且可以在畴中发生自发极化。因此，当构成数据存储层的晶粒的尺寸改变时，畴的尺寸也可能改变。当畴的尺寸改变时，FRAM单元的阈值电压分布可能改变。
发明内容
实施方式提供一种存储器装置和该存储器装置的制造方法，其能够改善铁电随机存取存储器单元的阈值电压分布。
根据本公开的一个方面，提供一种存储器装置，该存储器装置包括叠层结构，其包括彼此交替层叠的层间绝缘层和栅极线。数据存储层可以垂直贯穿叠层结构的层间绝缘层和栅极线。数据存储层可以包括多个铁电层。沟道层可以由数据存储层围绕。
根据本公开的另一方面，提供一种制造存储器装置的方法。该方法可以包括在下部结构上交替层叠层间绝缘层和栅极线。该方法可以包括形成在贯穿层间绝缘层和栅极线的同时暴露层间绝缘层和栅极线的侧表面的垂直孔。该方法可以包括沿着层间绝缘层和栅极线的侧表面在垂直孔中形成包括多个铁电层的数据存储层。该方法还可以包括沿着数据存储层的内侧表面形成沟道层。
根据本公开的又一方面，提供一种制造存储器装置的方法。该方法可以包括在下部结构上交替层叠层间绝缘层和栅极线，并且形成在贯穿层间绝缘层和栅极线的同时暴露层间绝缘层和栅极线的侧表面的垂直孔。该方法可以包括沿着层间绝缘层和栅极线的暴露的侧表面形成第一铁电层。该方法还可以包括沿着第一铁电层的内侧表面形成晶体控制层，并且执行第一结晶工艺以用于使第一铁电层结晶。该方法可以包括沿着晶体控制层的内侧表面形成第二铁电层，并且执行第二结晶工艺以使第二铁电层结晶。该方法还可以包括在由结晶的第二铁电层围绕的区域中形成沟道层。
附图说明
现在将参照附图更全面地描述示例实施方式。然而，本公开不应当被解释为限于本文阐述的实施方式。相反，提供这些示例实施方式是为了有助于解释本公开，并且有助于向本领域技术人员传达本公开的范围。
在附图中，为了图示清楚，可能放大尺寸。应当理解，当一个元件被称为位于两个元件“之间”时，该一个元件可以是该两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。
图1是示出根据本公开的一个实施方式的示例存储器装置的图。
图2是示出根据本公开的第一实施方式的示例存储器装置的结构的视图。
图3A和图3B是示出根据本公开的示例实施方式的存储器单元的示例结构的平面图。
图4A和图4B是示出根据本公开的示例存储器单元的晶粒尺寸的图。
图5是示出根据本公开的示例存储器单元的阈值电压的图。
图6是示出根据本公开的示例存储器装置的滞后曲线的图。
图7是示出根据本公开的示例存储器装置的阈值电压分布的图。
图8A至图8H是示出根据本公开的一个实施方式的示例存储器装置的制造方法的视图。
图9是示出根据本公开的第二实施方式的示例存储器装置的结构的视图。
图10A至图10H是示出根据本公开的第二实施方式的示例存储器装置的制造方法的视图。
图11是示出根据本公开的第三实施方式的示例存储器装置的结构的视图。
图12A至图12J是示出根据本公开的第三实施方式的示例存储器装置的制造方法的视图。
图13是示出应用了本公开的示例存储器装置的固态驱动器(SSD)系统的图。
图14是示出应用了本公开的示例存储器装置的存储卡系统的图。
具体实施方式
本文公开的具体结构描述或功能描述仅为例示性的，以用于描述根据本公开的构思的实施方式的目的。根据本公开的构思的实施方式可以以各种形式实现，并且本公开不能被解释为限于本文阐述的实施方式。
图1是示出根据本公开的一个实施方式的示例存储器装置的图。
参照图1，存储器装置1100可以包括存储数据的存储器单元阵列110和能够执行编程操作、读取操作或擦除操作的外围电路120至170。
存储器单元阵列110可以包括存储数据的多个存储块。每个存储块可以包括铁电随机存取存储器(FRAM)单元。可以以其中FRAM单元在基板的上方沿垂直方向层叠的三维结构实现FRAM单元。FRAM单元可以通过使用根据施加到电极的电压而变化的极化来存储数据。即便电源可能中断，FRAM单元也可以通过自发极化特性来保留存储的数据。
外围电路120至170可以包括行解码器120、电压发生器130、感测缓冲器140、列解码器150、输入/输出电路160和控制逻辑电路170。
行解码器120可以根据行地址RADD选择例如存储器单元阵列110中的一个存储块，并且将操作电压Vop传输到所选择的存储块。在一些实施方式中，对于不同的操作，操作电压Vop可以具有不同的电压电平。
电压发生器130可以响应于操作代码OPCD而生成并输出各种操作所需的操作电压Vop。
感测缓冲器140可以具有通过位线连接到存储器单元阵列110的感测电路。感测电路可以响应于接收到感测信号SSIG而操作，以在编程操作或读取操作中临时存储数据。在读取操作或验证操作期间，感测电路可以感测位线的电压或电流，该电压或电流可以根据FRAM单元的阈值电压而变化。
列解码器150可以根据列地址CADD而在输入/输出电路160和感测缓冲器140之间传输数据DATA。
输入/输出电路160可以通过输入/输出线IO连接到外部装置。例如，外部装置可以是能够将命令CMD、地址ADD或数据DATA传输到存储器装置1100的控制器。输入/输出电路160可以通过输入/输出线IO输入/输出命令CMD、地址ADD和数据DATA。例如，输入/输出电路160可以通过输入/输出线IO从外部装置接收命令CMD、地址ADD和数据DATA。输入/输出电路160可以将命令CMD和地址ADD传输到控制逻辑电路170，并且可以将数据DATA传输到列解码器150以用于编程操作。对于读取操作，输入/输出电路160可以通过输入/输出线IO将从列解码器150接收的数据DATA输出到外部装置。
控制逻辑电路170可以响应于命令CMD和地址ADD而输出操作代码OPCD、行地址RADD、感测信号SSIG和列地址CADD。例如，控制逻辑电路170可以包括用于响应于命令CMD而执行算法的软件和/或硬件，以及用于输出地址ADD和各种控制信号的硬件。
图2是示出根据本公开的第一实施方式的示例存储器装置的结构的视图。
参照图2，存储器装置可以包括层间绝缘层ISL、栅极线GL、数据存储层DL、沟道层CHL和芯柱CP。层间绝缘层ISL和栅极线GL可以在下部结构LS的顶部上彼此交替层叠，并且数据存储层DL、沟道层CHL和芯柱CP可以被配置为垂直贯穿层间绝缘层ISL和栅极线GL。可以将层间绝缘层ISL和栅极线GL的叠层称为叠层结构。下部结构LS可以是例如基板、源极线、外围电路等。
层间绝缘层ISL可以由诸如氧化物层或氧化硅层的绝缘材料形成，并且栅极线GL可以由导电层或金属层形成。层间绝缘层ISL可以被配置为阻挡栅极线GL之间的电连接。每条栅极线GL可以是连接到数据存储层DL的电极，并且可以用作字线或选择线。栅极线GL可以由诸如钨(W)、钴(Co)、镍(Ni)、钼(Mo)、硅(Si)、多晶硅(poly-Si)等的导电材料中的任何一种或更多种形成。
数据存储层DL可以形成为垂直贯穿层间绝缘层ISL和栅极线GL的圆柱形形状。根据第一实施方式，数据存储层DL可以包括第一铁电层1FL至第n铁电层nFL(n是正整数)。第一铁电层1FL至第n铁电层nFL可以不通过连续的一次沉积工艺形成，而是可以通过多次沉积工艺和结晶工艺(crystallization process)形成。例如，在形成第一铁电层1FL之后，可以执行用于使第一铁电层1FL结晶的结晶工艺，可以在执行结晶工艺之后形成第二铁电层2FL，等等。在用于形成铁电层的沉积工艺中，可以将用于形成铁电层的气源(source gas)供应到腔室内部。在用于使铁电层结晶的结晶工艺中，可以暂停气源的供应，并且可以增加腔室内部的温度。也就是说，可以通过执行沉积工艺并且然后执行结晶工艺来形成第一铁电层1FL至第n铁电层nFL中的每一层。因为在第一铁电层1FL至第n铁电层nFL的每一个中形成晶粒，所以包括在数据存储层DL中的晶粒的数量可以随着铁电层的数量的增加而增加，并且每个晶粒的尺寸可以随着铁电层的厚度的减小而减小。从图3A和图3B可以看出这种效果。
第一铁电层1FL至第n铁电层nFL可以由通过外部电场电极化的材料形成，但是即使当没有施加外部电场时也能够保持极化。该特性可以称为自发极化特性。因此，包括层1FL至nFL的数据存储层DL可以通过适当极化第一铁电层1FL至第n铁电层nFL来存储数据。第一铁电层1FL至第n铁电层nFL可以由例如PbZrTiO3(PSZ)、SrBi2Ta2O9(STB)、BiFeO3(BFO)、HfO2、HfO2ZrO2(HZO)、HfSiO4(HSO)等的具有自发极化特性的一种或更多种材料形成。
可以沿着数据存储层DL的内侧表面形成沟道层CHL。沟道层CHL可以由导电层或金属层形成。例如，沟道层CHL可以由硅或多晶硅形成。尽管图中未示出，但是位线和源极线中的每一条都可以连接到沟道层CHL的上部和下部中的一个。例如，位线可以连接到沟道层CHL的上部，并且源极线可以连接到沟道层CHL的下部。可以通过利用施加到位线、源极线和栅极线GL的适当的相应电压而使数据存储层DL的适当部分极化来存储数据。
放大了图2的局部区域21。局部区域21示出包括第一铁电层1FL至第n铁电层nFL的数据存储层DL。第一铁电层1FL至第n铁电层nFL可以不通过连续的一次沉积工艺形成，而是可以通过多次沉积工艺形成。因此，在第一铁电层1FL至第n铁电层nFL中可以形成不同的晶粒，并且因此相对于数据存储层DL仅由一个铁电层形成的情况，每个晶粒的尺寸可以减小。因为极化发生在每个晶粒中，所以随着第一铁电层1FL至第n铁电层nFL的晶粒尺寸变的更小，能够更精细地控制FRAM单元的阈值电压分布，并且因此，能够提高自发极化特性。因此，FRAM单元的阈值电压分布的宽度可以变窄，并且可以提高保持特性。
图3A和图3B是示出根据本公开的示例实施方式的存储器单元的示例结构的平面图。分别在图3A和图3B中示出根据本公开的实施方式的存储器单元310和存储器单元320的结构。
参照图3A和图3B，当存储器单元310的数据存储层DL由沿1P至2P方向形成的第一铁电层1FL和第二铁电层2FL构成时，每个铁电层的晶粒可以具有第一尺寸1S。当存储器单元320的数据存储层DL由第一铁电层1FL至第四铁电层4FL构成时，第一铁电层1FL至第四铁电层4FL中的每一层的晶粒可以具有小于第一尺寸1S的第二尺寸2S。
在存储器单元310的数据存储层DL中，可以通过执行两次沉积工艺和两次结晶工艺来形成铁电层。因此，在沿垂直方向截取的截面(A-A’)上，在栅极线GL和沟道层CHL之间可以存在两个晶粒。例如，第一铁电层1FL中的晶粒和第二铁电层2FL中的晶粒可以彼此区分。
同时，在存储器单元320的数据存储层DL中，可以通过执行四次沉积工艺和四次结晶工艺而沿1P至2P方向形成第一铁电层1FL至第四铁电层4FL。因此，在沿垂直方向截取的截面(B-B’)上，在栅极线GL和沟道层CHL之间可以存在四个晶粒。例如，第一铁电层1FL至第四铁电层4FL的每一个中的晶粒可以彼此区分。形成多个铁电层的工艺通常是指顺序地形成铁电层。例如，对于存储器单元320，在形成第一铁电层1FL之后，可以认为第二铁电层2FL至第四铁电层4FL沿着第一铁电层1FL的内壁顺序形成。
因此，当假设存储器单元310的数据存储层DL和存储器单元320的数据存储层DL以相同的厚度形成时，存储器单元320的数据存储层DL中包括的每个晶粒的尺寸小于存储器单元310的数据存储层DL中包括的每个晶粒的尺寸。此外，存储器单元320的数据存储层DL中包括的晶粒的数量大于存储器单元310的数据存储层DL中包括的晶粒的数量。
图4A和图4B是示出根据本公开的示例存储器单元的晶粒尺寸的图。
参照图3A、图3B和图4A，晶粒可以位于存储器单元310的在栅极线GL和沟道层CHL之间的数据存储层DL中的第一铁电层1FL和第二铁电层2FL中的每一个中。通常，可以认为晶粒各自近似为第一尺寸1S。当假设第一铁电层1FL的晶粒具有第一尺寸1S时，第二铁电层2FL的晶粒可以具有等于或小于第一尺寸1S的尺寸。第一铁电层1FL中的晶粒可以不全部具有相同的尺寸，但是它们可以具有彼此大致相似的尺寸。类似地，第二铁电层2FL中的晶粒可以不全部具有相同的尺寸，但是它们可以具有彼此大致相似的尺寸。
参照图3A、图3B和图4B，可以认为位于存储器单元320的数据存储层DL中的在栅极线GL和沟道层CHL之间的第一铁电层1FL至第四铁电层4FL中的每一个中所形成的晶粒具有小于第一尺寸1S的第二尺寸2S。当假设第一铁电层1FL至第四铁电层4FL中的第一铁电层1FL的晶粒具有第二尺寸2S时，第二铁电层2FL至第四铁电层4FL的晶粒可以具有等于或小于第二尺寸2S的尺寸。
图5是示出根据本公开的示例存储器单元的阈值电压的图。
参照图3A、图3B和图5，因为与存储器单元320的数据存储层DL相比，存储器单元310的数据存储层DL具有相对更大的晶粒尺寸和相对更小的晶粒数量，所以与存储器单元320相比，存储器单元310的自发极化特性可以相对更小。
另选地，因为与存储器单元310的数据存储层DL相比，存储器单元320的数据存储层DL具有相对更小的晶粒尺寸和相对更大的数量，所以与存储器单元310相比，存储器单元320的自发极化特性可以保持相对更长的时间段。因此，如图5所示，当存储器单元320被编程时，即使在经过时间T之后，经编程的存储器单元320的自发极化特性也可以保持阈值电压Vth。这可以与其中在被编程之后阈值电压Vth随着时间流逝而降低的经编程的存储器单元310的自发极化特性进行比较。
图6是示出根据本公开的示例存储器装置的滞后曲线的图。
参照图3A、图3B和图6，滞后是这样的现象：其中当材料响应外部刺激时，材料不仅受外部刺激的强度的影响，还受材料的当前状态或过去外部刺激历史的影响。FRAM装置中的滞后曲线是磁化根据施加到电极的电压电平而变化的曲线。这也称为“自滞后曲线”。电压可以导致电场E。为了便于解释，电压和电场可以互换使用。
例如，在没有向FRAM施加电压的初始状态(即，E＝0)下，极化P变为0。当向极化P为0的FRAM施加正电压时，极化P可以增加，从而变得饱和。将由正电压引起的饱和状态定义为第一饱和状态1ST，并且在第一饱和状态1ST中可以发生自发极化。当施加到处于第一饱和状态1ST的FRAM的电压中止时，极化变低。极化P不会回到0，而是可以保持特定的非零值。当电压(或电场E)为零时的极化P被称为剩余极化。将在第一饱和状态1ST之后保持的剩余极化定义为第一剩余极化1RP。
当在第一剩余极化1RP状态下向FRAM施加负电压时，极化P变低。将极化P变为0时的电压称为矫顽场。将极化P变为零时的矫顽场定义为第一矫顽场1CF。当进一步向FRAM施加低于第一矫顽场的负电压时，极化P可以变低，并且FRAM可以处于第二饱和状态2ST。在第二饱和状态2ST中，自发极化可以处于与第一饱和状态1ST中的极化相反的方向上。
当施加到处于第二饱和状态2ST的FRAM的电压中止时，极化P变高。FRAM的极化P可以保持在第二剩余极化2RP状态。当向处于第二剩余极化2RP状态的FRAM施加正电压时，极化P可以变高。例如，随着FRAM的极化P变高，FRAM的极化P可以经由第二矫顽场2CF增加到第一饱和状态1ST。
如上所述，FRAM的极化P可以根据施加到电极的电压的电平而变化。当没有施加电压时，FRAM的极化P可以保持在恒定电平。因此，FRAM可以根据极化P的特性而存储数据。
在存储器单元310中，第一矫顽场1CF和第二矫顽场2CF之间的电压差是第一电压差1Ec。在存储器单元320中，第一矫顽场1CF和第二矫顽场2CF之间的电压差是大于第一电压差1Ec的第二电压差2Ec。电压差可能是由于数据存储层DL中的晶粒尺寸的差异而造成的。例如，随着晶粒尺寸变小，第一矫顽场1CF和第二矫顽场2CF之间的电压差可以增加。随着第一矫顽场1CF和第二矫顽场2CF之间的电压差增加，存储器单元的阈值电压分布的裕量可以改善为更大。因此，存储器单元320的阈值电压分布可以大于存储器单元310的阈值电压分布。
图7是示出根据本公开的示例存储器装置的阈值电压分布的图。
参照图3A、图3B和图7，由于数据存储层DL中晶粒的尺寸和数量的差异，可能会出现阈值电压分布的差异。在图7中，X轴表示阈值电压V，并且Y轴表示存储器单元的数量N。如前所述，存储器单元320的晶粒尺寸小于存储器单元310的晶粒尺寸，并且存储器单元320中的晶粒数量大于存储器单元310中的晶粒数量。因此，与存储器单元310相比，存储器单元320的数据存储层DL的自发极化特性得到改善。因此，当存储器单元310中不同阈值电压分布之间的裕量(margin)具有第一裕量M1时，存储器单元320中的不同阈值电压分布之间的裕量可以具有大于第一裕量M1的第二裕量M2。
例如，在使用其中能够将3位数据存储在一个存储器单元中的三级单元(TLC)的编程操作中，根据阈值电压分布，可以将存储器单元编程到擦除状态ER或者第一编程状态P1至第七编程状态P7中的任何状态。经编程的存储器单元的阈值电压分布将维持在初始状态。然而，阈值电压分布可能由于例如漏电而改变。因此，随着相邻擦除/编程状态之间(例如，擦除状态ER和第一编程状态P1之间)的裕量变小，在读取操作中将发生错误的概率可能更高。
因为存储器单元320中的相邻阈值电压之间的裕量大于存储器单元310中的相邻阈值电压分布之间的裕量，所以与存储器单元310相比，针对存储器单元320的编程操作和读取操作的可靠性提高。
图8A至图8H是示出根据本公开的第一实施方式的示例存储器装置的制造方法的视图。
参照图8A，可以设置其中层间绝缘层ISL和栅极线GL交替层叠的叠层结构STK。尽管图中未示出，但是叠层结构STK可以形成在基板或包括基板的外围电路结构的顶部上。层间绝缘层ISL可以被配置为阻挡栅极线GL之间的电连接，并且由诸如氧化物层或氧化硅层的绝缘材料形成。栅极线GL可以由导电层或金属层形成。栅极线GL可以由诸如钨(W)、钴(Co)、镍(Ni)、钼(Mo)、硅(Si)、多晶硅(poly-Si)等的导电材料中的任何一种或更多种形成。
参照图8B，可以执行用于形成垂直贯穿层间绝缘层ISL和栅极线GL的垂直孔HL的蚀刻工艺。蚀刻工艺可以是诸如各向异性干法蚀刻工艺的干法蚀刻工艺。当形成垂直孔HL时，层间绝缘层ISL和栅极线GL中的至少一些或全部可以通过垂直孔HL的侧表面暴露。
参照图8C，沉积工艺可以在层间绝缘层ISL和栅极线GL上形成用于数据存储层DL的第一铁电层1FL。沉积工艺可以是例如原子层沉积(ALD)工艺、区域选择性沉积(ASD)工艺等。在ALD或ASD工艺中，可以根据气源注入到腔室中多久来确定薄膜的厚度。因此，可以通过控制气源到腔室的注入来调节第一铁电层1FL的厚度。根据所使用的气源，第一铁电层1FL可以由诸如PbZrTiO3(PSZ)、SrBi2Ta2O9(STB)、BiFeO3(BFO)、HfO2、HfO2ZrO2(HZO)、HfSiO4(HSO)等的至少一种材料形成。第一铁电层1FL可以由能够结晶的材料形成。
在用于形成第一铁电层1FL的沉积工艺中，可以通过调节气源中包含的掺杂剂的含量来改变第一铁电层1FL的掺杂剂浓度。将描述第一铁电层1FL由HfSiO4(HSO)形成的情况作为示例。HfO气体和Si气体可以用作气源。可以将HfO气体供应到腔室中达一个周期，并且然后可以将Si气体供应到腔室中达一个周期。Si气体可以用于掺杂剂，并且因此，可以通过调节Si气体的供应量来改变第一铁电层1FL中包含的掺杂剂的含量。
参照图8D，当第一铁电层1FL形成至目标厚度时，可以执行用于使第一铁电层1FL结晶的结晶工艺。例如，结晶工艺可以是退火工艺。在执行结晶工艺的同时，可以中止气源的供应。可以根据第一铁电层1FL的厚度来调节结晶工艺的温度和持续时间。
参照图8E，可以执行用于沿着结晶的第一铁电层1FL的内侧表面形成第二铁电层2FL的沉积工艺。例如，为了结晶工艺而中止的气源可以再次供应到腔室中，从而可以形成第二铁电层2FL。用于形成第二铁电层2FL的沉积工艺可以是ALD或ASD工艺。可以根据气源注入到腔室中多久来确定第二铁电层2FL的厚度。第二铁电层2FL可以与第一铁电层1FL由相同的材料形成，或者可以由诸如PbZrTiO3(PSZ)、SrBi2Ta2O9(STB)、BiFeO3(BFO)、HfO2、HfO2ZrO2(HZO)、HfSiO4(HSO)等的至少一种材料形成。
参照图8F，当第二铁电层2FL形成至目标厚度时，可以执行用于使第二铁电层2FL结晶的结晶工艺。例如，结晶工艺可以是退火工艺。在执行结晶工艺的同时，可以中止气源的供应。可以根据第二铁电层2FL的厚度来调节结晶工艺的温度和持续时间。
参照图8G，第三铁电层3FL和第四铁电层4FL可以类似地沿着第二铁电层2FL的内侧表面形成。例如，可以通过在形成第二铁电层2FL之后重复如上所述的结晶工艺和沉积工艺来形成第三铁电层3FL和第四铁电层4FL。因此，第一铁电层1FL至第四铁电层4FL中的每一层可以包括结晶晶粒。虽然在图8G中示出了第一铁电层1FL至第四铁电层4FL构成数据存储层DL的情况，但是包括在数据存储层DL中的铁电层的数量可以改变。例如，数据存储层DL可以包括至少两个铁电层。
如上所述，重复执行第一至第四沉积工艺和结晶工艺，从而可以在第一铁电层1FL至第四铁电层4FL中的每一层中形成晶粒。
参照图8H，可以在形成有数据存储层DL的垂直孔HL的内部形成沟道层CHL和芯柱CP。沟道层CHL可以由导电层或金属层形成。例如，沟道层CHL可以由硅或多晶硅形成。因为沟道层CHL由导电层形成，所以掺杂剂可以被包含在沟道层CHL中。例如，诸如硼(B)、磷(P)、砷(As)等的至少一种掺杂剂可以被包含在沟道层CHL内部。此外，可以将可以用于半导体的各种其他掺杂剂用于沟道层CHL。芯柱CP可以由绝缘层或导电层形成。第一铁电层1FL至第四铁电层4FL和沟道层CHL可以形成为圆柱形形状，并且芯柱CP可以沿着沟道层CHL的内壁形成为圆柱形柱的形状。芯柱CP可以由绝缘层形成。然而，对于存储器装置的其他实施方式，芯柱CP可以由导电层形成。
图9是示出根据本公开的第二实施方式的示例存储器装置的结构的视图。
参照图9，数据存储层DL可以包括第一铁电层1FL和第二铁电层2FL以及晶体控制层CL。例如，可以在第一铁电层1FL和第二铁电层2FL之间形成晶体控制层CL，使得第一铁电层1FL和第二铁电层2FL中的每一个与晶体控制层CL相邻。可以沿着第一铁电层1FL的内侧表面形成晶体控制层CL，并且可以沿着晶体控制层CL的内侧表面形成第二铁电层2FL。可以形成晶体控制层CL以防止第一铁电层1FL的晶粒尺寸增加。晶体控制层CL可以由诸如非晶氧化硅层(a-SiOy)、非晶氧化铝层(a-AlOx)等的非晶绝缘层形成。这里，x和y可以是彼此相等或不同的正整数。
图10A至图10H是示出根据本公开的第二实施方式的示例存储器装置的制造方法的视图。
参照图10A，叠层结构STK可以设置有交替层叠的层间绝缘层ISL和栅极线GL。尽管图中未示出，但是叠层结构STK可以形成在基板或包括基板的外围电路结构的顶部上。层间绝缘层ISL可以被配置为阻挡栅极线GL之间的电连接，并且可以由诸如氧化物层或氧化硅层的绝缘材料形成。栅极线GL可以由导电层或金属层形成。栅极线GL可以由诸如钨(W)、钴(Co)、镍(Ni)、钼(Mo)、硅(Si)、多晶硅(poly-Si)等的导电材料中的任何一种或更多种形成。
参照图10B，可以执行蚀刻工艺以形成垂直贯穿层间绝缘层ISL和栅极线GL的垂直孔HL。蚀刻工艺可以是诸如各向异性干法蚀刻工艺的干法蚀刻工艺。当形成垂直孔HL时，层间绝缘层ISL和栅极线GL中的至少一些或全部可以通过垂直孔HL的侧表面暴露。
参照图10C，沉积工艺可以在层间绝缘层ISL和栅极线GL上形成用于数据存储层DL的第一铁电层1FL。沉积工艺可以是例如原子层沉积(ALD)工艺、区域选择性沉积(ASD)工艺等。在ALD或ASD工艺中，可以根据气源注入腔室多久来确定薄膜的厚度。因此，可以通过控制气源到腔室的注入来调节第一铁电层1FL的厚度。根据所使用的气源，第一铁电层1FL可以由诸如PbZrTiO3(PSZ)、SrBi2Ta2O9(STB)、BiFeO3(BFO)、HfO2、HfO2ZrO2(HZO)、HfSiO4(HSO)等的至少一种材料形成。第一铁电层1FL可以由能够结晶的材料形成。在用于形成第一铁电层1FL的沉积工艺中，可以通过调节气源中包含的掺杂剂的含量来改变第一铁电层1FL的掺杂剂浓度。
参照图10D，当第一铁电层1FL形成至目标厚度时，可以执行用于沿着第一铁电层1FL的内侧表面形成晶体控制层CL的沉积工艺。可以形成晶体控制层CL以防止第一铁电层1FL的晶粒尺寸在随后执行的结晶工艺中增加。晶体控制层CL可以由诸如非晶氧化硅层(a-SiOy)、非晶氧化铝层(a-AlOx)等的非晶绝缘层形成。这里，x和y可以是彼此相等或不同的正整数。
参照图10E，可以执行用于使第一铁电层1FL结晶的结晶工艺。例如，结晶工艺可以是退火工艺。在执行结晶工艺的同时，可以中止气源的供应。可以根据第一铁电层1FL的厚度来调节结晶工艺的温度和持续时间。在结晶工艺中，在第一铁电层1FL的内侧表面上形成非晶晶体控制层CL，并且因此可以通过晶体控制层CL防止第一铁电层1FL的晶粒尺寸生长得更大。
参照图10F，可以执行沉积工艺以沿着晶体控制层CL的内侧表面形成第二铁电层2FL。例如，在结晶工艺期间中止的气源可以再次供应到腔室中。用于形成第二铁电层2FL的沉积工艺可以是例如ALD或ASD工艺。可以根据气源注入腔室中多久来确定第二铁电层2FL的厚度。第二铁电层2FL可以与第一铁电层1FL由相同的材料形成，或者可以由诸如PbZrTiO3(PSZ)、SrBi2Ta2O9(STB)、BiFeO3(BFO)、HfO2、HfO2ZrO2(HZO)、HfSiO4(HSO)等的至少一种材料形成。
参照图10G，当第二铁电层2FL形成至目标厚度时，可以执行用于使第二铁电层2FL结晶的结晶工艺。例如，结晶工艺可以是退火工艺。在执行结晶工艺的同时，可以中止气源的供应。可以根据第二铁电层2FL的厚度来调节结晶工艺的温度和持续时间。因此，可以形成包括第一铁电层1FL、晶体控制层CL和第二铁电层2FL的数据存储层DL。
参照图10H，可以在垂直孔HL内部形成沟道层CHL和芯柱CP。沟道层CHL可以由导电层或金属层形成。例如，沟道层CHL可以由硅或多晶硅形成。因为沟道层CHL由导电层形成，所以掺杂剂可以被包含在沟道层CHL中。例如，诸如硼(B)、磷(P)、砷(As)等的至少一种掺杂剂可以被包含在沟道层CHL内部。此外，可以将可以用于半导体的各种其他掺杂剂用于沟道层CHL。芯柱CP可以由绝缘层或导电层形成。第一铁电层1FL和第二铁电层2FL以及沟道层CHL可以形成为圆柱形形状，并且芯柱CP可以沿着沟道层CHL的内壁形成为圆柱形柱的形状。芯柱CP可以由绝缘层形成。然而，对于存储器装置的其他实施方式，芯柱CP可以由导电层形成。
图11是示出根据本公开的第三实施方式的示例存储器装置的结构的视图。
参照图11，数据存储层DL可以包括第一铁电层1FL至第三铁电层3FL和晶体控制层CL。例如，可以在第一铁电层1FL和第二铁电层2FL之间形成晶体控制层CL，并且第三铁电层3FL可以与第二铁电层2FL接触。例如，可以沿着第一铁电层1FL的内侧表面形成晶体控制层CL，可以沿着晶体控制层的内侧表面形成第二铁电层2FL，并且可以沿着第二铁电层2FL的内侧表面形成第三铁电层3FL。可以形成晶体控制层CL以防止第一铁电层1FL的晶粒尺寸增加。晶体控制层CL可以由诸如非晶氧化硅层(a-SiOy)、非晶氧化铝层(a-AlOx)等的非晶绝缘层形成。这里，x和y可以是彼此相等或不同的正整数。
图12A至图12J是示出根据本公开的第三实施方式的示例存储器装置的制造方法的视图。
参照图12A，可以设置其中层间绝缘层ISL和栅极线GL交替层叠的叠层结构STK。尽管图中未示出，但是叠层结构STK可以形成在基板或包括基板的外围电路结构的顶部上。层间绝缘层ISL可以被配置为阻挡栅极线GL之间的电连接，并且由诸如氧化物层或氧化硅层的绝缘材料形成。栅极线GL可以由导电层或金属层形成。栅极线GL可以由诸如钨(W)、钴(Co)、镍(Ni)、钼(Mo)、硅(Si)、多晶硅(poly-Si)等的导电材料中的任何一种或更多种形成。
参照图12B，可以执行用于形成垂直贯穿层间绝缘层ISL和栅极线GL的垂直孔HL的蚀刻工艺。蚀刻工艺可以是诸如各向异性干法蚀刻工艺的干法蚀刻工艺。在形成垂直孔HL时，层间绝缘层ISL和栅极线GL中的至少一些或全部可以通过垂直孔HL的侧表面暴露。
参照图12C，可以执行沉积工艺，以在层间绝缘层ISL和栅极线GL上形成用于数据存储层DL的第一铁电层1FL。沉积工艺可以是例如原子层沉积(ALD)工艺、区域选择性沉积(ASD)工艺等。在ALD或ASD工艺中，可以根据气源注入腔室中多久来确定层的厚度，并且因此，可以通过控制气源到腔室的注入来调节第一铁电层1FL的厚度。根据所使用的气源，第一铁电层1FL可以由诸如PbZrTiO3(PSZ)、SrBi2Ta2O9(STB)、BiFeO3(BFO)、HfO2、HfO2ZrO2(HZO)、HfSiO4(HSO)等的至少一种材料形成。第一铁电层1FL可以由能够结晶的材料形成。在用于形成第一铁电层1FL的沉积工艺中，可以通过调节气源中包含的掺杂剂的含量来调节第一铁电层1FL的掺杂剂浓度。
参照图12D，当第一铁电层1FL形成至目标厚度时，沉积工艺可以沿着第一铁电层1FL的内侧表面形成晶体控制层CL。可以形成晶体控制层CL以防止第一铁电层1FL的晶粒尺寸增加。晶体控制层CL可以由诸如非晶氧化硅层(a-SiOy)、非晶氧化铝层(a-AlOx)等的非晶绝缘层形成。这里，x和y可以是彼此相等或不同的正整数。
参照图12E，可以执行用于使第一铁电层1FL结晶的结晶工艺。例如，结晶工艺可以是退火工艺。在执行结晶工艺的同时，可以中止气源的供应。可以根据第一铁电层1FL的厚度来调节结晶工艺的温度和持续时间。在结晶工艺中，在第一铁电层1FL的内侧表面上形成非晶晶体控制层CL，并且因此可以通过晶体控制层CL抑制第一铁电层1FL的晶粒尺寸的增加。
参照图12F，可以执行沉积工艺以沿着晶体控制层CL的内侧表面形成第二铁电层2FL。例如，在结晶工艺期间中止的气源可以再次供应到腔室中。用于形成第二铁电层2FL的沉积工艺可以是例如ALD或ASD工艺。可以根据气源注入腔室多久来确定第二铁电层2FL的厚度。第二铁电层2FL可以与第一铁电层1FL由相同的材料形成，或者可以由诸如PbZrTiO3(PSZ)、SrBi2Ta2O9(STB)、BiFeO3(BFO)、HfO2、HfO2ZrO2(HZO)、HfSiO4(HSO)等的至少一种材料形成。
参照图12G，当第二铁电层2FL形成至目标厚度时，可以执行用于使第二铁电层2FL结晶的结晶工艺。例如，结晶工艺可以是退火工艺。在执行结晶工艺的同时，可以中止用于形成第二铁电层2FL的气源的供应。可以根据第二铁电层2FL的厚度来调节结晶工艺的温度和持续时间。
参照图12H，可以执行沉积工艺，以沿着第二铁电层2FL的内侧表面形成第三铁电层3FL。例如，在结晶工艺期间中止的气源可以再次供应到腔室中。用于形成第三铁电层3FL的沉积工艺可以是例如ALD或ASD工艺。可以根据气源注入腔室多久来确定第三铁电层3FL的厚度。例如，第三铁电层3FL可以与第一铁电层1FL或第二铁电层2FL由相同的材料形成，或者可以由诸如PbZrTiO3(PSZ)、SrBi2Ta2O9(STB)、BiFeO3(BFO)、HfO2、HfO2ZrO2(HZO)、HfSiO4(HSO)等的至少一种材料形成。
参照图12I，当第三铁电层3FL形成至目标厚度时，可以执行用于使第三铁电层3FL结晶的结晶工艺。例如，结晶工艺可以是退火工艺。在执行结晶工艺的同时，可以中止用于形成第三铁电层3FL的气源的供应。可以根据第三铁电层3FL的厚度来调节结晶工艺的温度和持续时间。因此，可以形成包括第一铁电层1FL、晶体控制层CL、第二铁电层2FL和第三铁电层3FL的数据存储层DL。
参照图12J，沟道层CHL和芯柱CP可以形成在其中形成有数据存储层DL的垂直孔HL的内部。沟道层CHL可以由导电层或金属层形成。例如，沟道层CHL可以由硅或多晶硅形成。因为沟道层CHL由导电层形成，所以掺杂剂可以被包含在沟道层CHL中。例如，诸如硼(B)、磷(P)、砷(As)等的至少一种掺杂剂可以被包含在沟道层CHL内部。此外，可以将可以用于半导体的各种其他掺杂剂用于沟道层CHL。芯柱CP可以由绝缘层或导电层形成。第一铁电层1FL至第三铁电层3FL和沟道层CHL可以形成为圆柱形形状，并且芯柱CP可以沿着沟道层CHL的内壁形成为圆柱形柱的形状。芯柱CP可以由绝缘层形成。然而，对于存储器装置的其他实施方式，芯柱CP可以由导电层形成。
图13是示出应用了本公开的示例存储器装置的固态驱动器(SSD)系统的图。
参照图13，SSD系统4000包括主机4100和SSD 4200。SSD 4200可以通过信号连接器4001与主机4100交换信号，并且通过电源连接器4002被供电。SSD 4200包括控制器4210、多个FRAM装置4221至422n、辅助电源4230和缓冲存储器4240。
根据本公开的一个实施方式，FRAM装置4221至422n中的每一个可以类似于参照图1描述的存储器装置1100进行配置。
控制器4210可以响应于从主机4100接收的信号而控制FRAM装置4221至422n。信号可以经由主机4100和SSD 4200之间的接口传输。接口可以是例如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、快速PCI(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子装置(IDE)、火线、通用闪存存储(UFS)、WI-FI、蓝牙、NVMe等的各种接口中的至少一种。
辅助电源4230可以通过电源连接器4002连接到主机4100。辅助电源4230可以从主机4100接收电力，以用于包括对辅助电源4230充电的操作。当来自主机4100的电力不在规格内时，辅助电源4230可以为SSD 4200供电。辅助电源4230可以位于SSD 4200中或SSD4200外部。例如，辅助电源4230可以位于主板上，并且向SSD4200提供辅助电力。
缓冲存储器4240可以用作SSD 4200的缓冲存储器。例如，缓冲存储器4240可以临时存储从主机4100接收的数据或者从多个FRAM装置4221至422n接收的数据，或者临时存储FRAM装置4221至422n的元数据(例如，映射表)。缓冲存储器4240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM、GRAM等的易失性存储器，或者诸如FRAM、ReRAM、STT-MRAM、PRAM等的非易失性存储器。
图14是示出应用了本公开的示例存储器装置的存储卡系统的图。
参照图14，存储卡系统7000可以实现为存储卡或智能卡。存储卡系统7000可以包括存储器装置7300、控制器7200和卡接口7100。
存储器装置7300可类似于图1中所示的存储器装置1100进行配置。
控制器7200可以控制存储器装置7300和卡接口7100之间的数据交换。在一些实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是本公开不限于此。
卡接口7100可以根据主机6000的协议进行对接以用于在主机6000和控制器7200之间进行数据交换。在一些实施方式中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可以使用硬件电路和/或软件来支持主机6000使用的协议。
当存储卡系统7000连接到主机6000的主机接口6200时(其中主机可以是例如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件、数字机顶盒等的装置)，主机接口6200可以在微处理器(μP)6100的控制下通过卡接口7100和控制器7200执行与存储器装置7300的数据通信。微处理器6100可以是能够执行软件的装置。
根据本公开，可以改善具有FRAM单元的存储器装置的阈值电压分布。
虽然已经参照某些实施方式示出和描述了本公开，但是本领域技术人员应理解，在不脱离如说明书和附图中所解释和例示并且由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以在形式和细节上对本公开进行各种改变。因此，本公开的范围不应仅限于上述实施方式和/或所列权利要求。
在上述实施方式中，可以如所描述的那样执行所有步骤，或者可以省略部分步骤或者可以增加附加步骤。例如，在层间绝缘层ISL和栅极线GL之间可以存在附加层(无论是否是虚设层)。在一个实施方式中，这些步骤不一定需要按照所描述的顺序来执行，并且这些步骤可以重新排列。在另一示例中，一个实施方式可以包括第一基板上的第一叠层结构、第一叠层结构上的第二基板以及第二基板上的第二叠层结构。本说明书和附图中公开的实施方式仅是用于帮助理解本公开的示例并且本公开不限于此。也就是说，对于本领域技术人员来说显而易见的是，可以基于本公开的技术范围进行各种修改。
已经在附图和说明书中描述了本公开的实施方式。本公开不限于上述实施方式。在本公开的精神和范围内，可以进行多种变型。对于本领域技术人员来说显而易见的是，除了本文公开的实施方式之外，还可以基于本公开的技术范围进行各种修改。
相关申请的交叉引用
本申请要求2022年8月1日于韩国知识产权局提交的韩国专利申请No.10-2022-0095614的优先权，其全部公开内容通过引用结合于此。

Claims (20)

1.一种存储器装置，所述存储器装置包括：
叠层结构，所述叠层结构包括彼此交替层叠的层间绝缘层和栅极线；
数据存储层，所述数据存储层垂直贯穿所述叠层结构，所述数据存储层包括多个铁电层；以及
沟道层，所述沟道层由所述数据存储层围绕。
2.根据权利要求1所述的存储器装置，其中，所述多个铁电层由PbZrTiO3、SrBi2Ta2O9、BiFeO3、HfO2、HfO2ZrO2和HfSiO4中的至少一种材料形成。
3.根据权利要求1所述的存储器装置，其中，所述多个铁电层包括：
第一铁电层，所述第一铁电层垂直贯穿所述叠层结构并且具有圆柱形形状；以及
一个或更多个铁电层，所述一个或更多个铁电层沿着所述第一铁电层的内壁顺序地形成为圆柱形形状。
4.根据权利要求1所述的存储器装置，所述存储器装置还包括形成在所述多个铁电层中的两个铁电层之间的晶体控制层。
5.根据权利要求4所述的存储器装置，其中，所述晶体控制层由非晶绝缘层形成。
6.根据权利要求4所述的存储器装置，其中，所述晶体控制层由非晶氧化硅层或非晶氧化铝层形成。
7.一种制造存储器装置的方法，所述方法包括以下步骤：
在下部结构上交替层叠层间绝缘层和栅极线；
形成贯穿所述层间绝缘层和所述栅极线的垂直孔，其中，所述层间绝缘层和所述栅极线的侧表面被暴露；
沿着所述层间绝缘层和所述栅极线的所述侧表面在所述垂直孔中形成包括多个铁电层的数据存储层；以及
沿着所述数据存储层的内侧表面形成沟道层。
8.根据权利要求7所述的方法，其中，所述多个铁电层中的每一个由PbZrTiO3、SrBi2Ta2O9、BiFeO3、HfO2、HfO2ZrO2和HfSiO4中的至少一种材料形成。
9.根据权利要求7所述的方法，其中，形成包括所述多个铁电层的所述数据存储层的步骤包括以下步骤：
沿着所述层间绝缘层和所述栅极线的所述侧表面形成第一铁电层；
执行第一结晶工艺以使所述第一铁电层结晶；
沿着结晶的所述第一铁电层的侧表面形成第二铁电层；以及
执行第二结晶工艺以使所述第二铁电层结晶。
10.根据权利要求9所述的方法，其中，所述形成包括所述多个铁电层的所述数据存储层的步骤还包括在所述第二铁电层上顺序地形成一个或更多个铁电层的步骤。
11.根据权利要求9所述的方法，其中，通过原子层沉积ALD工艺或区域选择性沉积ASD工艺来执行形成所述第一铁电层和所述第二铁电层中的一个的步骤或形成所述第一铁电层和所述第二铁电层两者的步骤。
12.根据权利要求9所述的方法，其中，所述第一结晶工艺和所述第二结晶工艺中的一个或两个作为退火工艺执行。
13.根据权利要求12所述的方法，其中，
通过所述第一结晶工艺在所述第一铁电层中形成第一晶粒，并且
通过所述第二结晶工艺在所述第二铁电层中形成第二晶粒。
14.一种制造存储器装置的方法，所述方法包括以下步骤：
在下部结构上交替层叠层间绝缘层和栅极线；
形成在贯穿所述层间绝缘层和所述栅极线的同时暴露所述层间绝缘层和所述栅极线的侧表面的垂直孔；
沿着所述层间绝缘层和所述栅极线的暴露的所述侧表面形成第一铁电层；
沿着所述第一铁电层的内侧表面形成晶体控制层；
执行第一结晶工艺以使所述第一铁电层结晶；
沿着所述晶体控制层的内侧表面形成第二铁电层；
执行第二结晶工艺以使所述第二铁电层结晶；以及
在由结晶的所述第二铁电层围绕的区域中形成沟道层。
15.根据权利要求14所述的方法，其中，所述晶体控制层由非晶绝缘层形成。
16.根据权利要求14所述的方法，其中，所述晶体控制层由非晶氧化硅层或非晶氧化铝层形成。
17.根据权利要求14所述的方法，其中，所述第一铁电层和所述第二铁电层中的每一个由PbZrTiO3、SrBi2Ta2O9、BiFeO3、HfO2、HfO2ZrO2和HfSiO4中的至少一种材料形成。
18.根据权利要求14所述的方法，其中，所述第一结晶工艺和所述第二结晶工艺中的一个或两个作为退火工艺执行。
19.根据权利要求14所述的方法，所述方法还包括以下步骤：
在执行所述第二结晶工艺之后，
沿着结晶的所述第二铁电层的内侧表面形成第三铁电层；以及
执行用于使所述第三铁电层结晶的第三结晶工艺。
20.根据权利要求14所述的方法，所述方法还包括沿着所述沟道层的内侧表面形成芯柱的步骤。
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