CN105374385A - 半导体存储器装置 - Google Patents

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Abstract

一种半导体存储器装置，包括写入驱动器、数据感测部以及编程控制部。所述写入驱动器响应于写入信号将输入数据写入存储器单元。所述数据感测部响应于验证读取信号而通过对输出自存储器单元的输出数据与参考电压进行比较来生成比较标记信号。所述编程控制部响应于写入命令而生成针对初始写入操作的写入信号和验证读取信号，并且一旦比较标记信号处于预定的电平就生成针对接下来的写入操作的写入信号。

Description

半导体存储器装置
相关申请的交叉引用
本申请要求2014年08月28日提交于韩国知识产权局的申请号为10-2014-0113435的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施方式大体上涉及一种半导体装置，并且更具体地涉及一种半导体存储器装置的编程操作。
背景技术
DRAM(动态随机存取存储器)由于其迅捷地访问目标存储器单元并且使得存储和读取数据更为容易，因此主要用作电子设备的存储器。然而，包括在DRAM单元中的电容器具有渗漏特性。DRAM为易失性存储器，并且当电源供给被切断时丢失存储的数据。
为了克服DRAM的缺点，代之以使用非易失性存储器器件从而即使在电源供给被切断时也能保持所存储的数据。非易失性存储器器件的例子有闪存存储器、相变随机存取存储器(PCRAM)、电阻随机存取存储器(ReRAM)、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)，以及自旋转移力矩随机存取存储器(STTRAM)。非易失性半导体存储器装置的存储器单元通过即使在电源供给被切断的情况下也保持所存储的数据而具有非易失的特性。
将数据存储进非易失半导体存储器装置的存储器单元中的操作通常被称为写入操作或是编程操作。在非易失半导体存储器装置中执行验证读取操作用以验证所预期的数据是否存储在存储器单元中。根据验证读取操作的结果，写入操作或是编程操作结束或是再次执行。相较于DRAM，用于存储数据的编程操作和验证读取操作的重复降低了非易失半导体存储器装置的整体操作速度。
发明内容
在一个实施方式中，一种半导体存储器装置包括写入驱动器，配置为响应于写入信号而将输入数据写入存储器单元；数据感测部，配置为响应于验证读取信号而通过将输出自存储器单元的输出数据与参考电压进行比较来生成比较标记信号。该半导体存储器装置可以进一步包括编程控制部，配置为响应于写入命令而生成针对初始写入操作的写入信号和验证读取信号，并且一旦比较标记信号处于预定的电平就生成针对接下来的写入操作的写入信号。
在一个实施方式中，一种半导体存储器装置包括写入驱动器，配置为响应于写入信号而将输入数据写入存储器单元；以及数据感测部，配置为响应于验证读取信号而通过将输出自存储器单元的输出数据与参考电压进行比较来生成比较标记信号。该半导体存储器装置可以包括编程控制部，配置为响应于写入命令而生成针对初始写入操作的写入信号和验证读取信号，并且一旦比较标记信号处于预定的电平就生成针对接下来的写入操作的写入信号。所述编程控制部可以基于用于生成比较标记信号的时间来调整写入信号的脉冲持续时间。
在一个实施方式中，一种半导体存储器装置包括存储器单元并且配置为：响应于接收到写入命令并且生成写入信号而将输入数据写入到存储器单元中，并且当将输出自存储器单元的输出数据与参考电压进行比较之后，一旦比较标记信号处于预定的电平就生成接下来的写入信号。
附图说明
图1是描述了根据一个实施方式的半导体装置的表示的框图；
图2是描述了图1所描述的数据感测部的表示的电路图；
图3是描述了根据包括在半导体装置中的存储器单元的电阻值的输出数据的电压分布和参考电压的表示的图；
图4是描述了图1所描述的编程控制部的表示的框图；
图5是描述了图4所描述的初始写入脉冲生成单元的表示的框图；
图6是描述了图4所描述的写入信号生成单元的表示的框图；
图7是描述了图4所描述的验证读取控制单元的表示的框图；
图8是描述了图4所描述的验证读取信号生成单元的表示的框图；
图9是描述了根据一个实施方式的半导体存储器装置的操作的表示的时序图；
图10是描述了根据一个实施方式的半导体存储器装置的操作的表示的操作时间顺序；
图11是描述了根据一个实施方式的半导体存储器装置的操作的表示的操作时间顺序；
图12是描述了图1所描述的编程控制部的表示的电路图；
图13是描述了图12所描述的写入信号生成单元的表示的框图；
图14是描述了图12所描述的验证读取信号生成单元的表示的框图；
图15描述了采用根据参照图1-14所描述的实施方式的半导体存储器装置的系统的表示的例子的框图。
具体实施方式
接下来，将参考附图对半导体装置的各种实施方式进行描述。
针对一旦验证读取操作完成就能够执行接下来的编程操作的半导体存储器装置而提供了各种实施方式。
进一步，针对能够基于验证读取操作的操作时间调整接下来的写入操作的操作时间的半导体存储器装置提供了各种实施方式。
参照图1，根据本公开一个实施方式的半导体存储器装置1包括存储器单元110、写入驱动器120、以及数据感测部130。半导体存储器装置1包括编程控制部140。半导体存储器装置1可以是非易失存储器装置。存储器单元110可以是用于存储数据的存储器件，以及非易失存储器单元。存储器单元110可以是闪存存储器单元、PCRAM单元、ReRAM单元、FeRAM单元、MRAM单元以及STTRAM单元中的至少一种，其并不限制本公开的范围。当特定的位线以及特定的字线被选择时，存储器单元110可以被存取。存储器单元110可以是串行耦接到每个列开关和行开关的晶体管。当特定的位线BL和特定的字线WL电气耦接到存储器单元110时，列开关以及行开关导通并且存储器单元110可以电气耦接到写入驱动器120或是数据感测部130。虽然没有在图1中示出，半导体存储器装置1可以包括包含有多个存储器单元的存储器阵列，多个位线以及多个字线。存储器单元110可以电气耦接到接地电压VSS端子。
写入驱动器120可以响应于写入信号WT将输入数据DIN写入到存储器单元110中。写入驱动器120可以包括用于接收和存储在写入操作中包括的输入数据DIN的锁存器。写入操作可以执行无数次。
数据感测部130可以响应于验证读取信号VRD读取存储在存储器单元110中的数据。数据感测部130可以通过差分放大参考电压VREF和存储在存储器单元110中的数据来生成比较标记(flag)信号COMPF。参考电压VREF的电平可以根据存储在存储器单元110中的数据的电平而变化。关于参考电压VREF的电平在电位上根据存储在存储器单元110中的数据的电平而发生变化的这个理念将在后面进行描述。
数据感测部130可以包括感测放大器131以及感测完成探测单元132。感测放大器131可以生成输出信号OUT和OUTB。可以通过响应于验证读取信号VRD而差分放大参考电压VREF和存储在存储器单元110中的数据来生成输出信号OUT和OUTB。存储在存储器单元110中的数据可以作为输出数据DOUT输出到感测放大器131。输出数据DOUT可以是根据存储器单元110的电阻值而改变的电压和电流中的一个，并且可以具有对应于存储在存储器单元110中的数据的电压电平。输出信号OUT和OUTB可以作为一对信号输出。感测完成探测单元132可以生成比较标记信号COMPF。比较标记信号COMPF可以通过探测输出信号OUT和OUTB的电平的改变来生成。一旦感测完成探测单元132探测到输出信号OUT和OUTB的电平变化，感测完成探测单元132就会使能比较标记信号COMPF。当感测放大器131探测到输出数据DOUT和参考电压VREF之间的电平差时，输出信号OUT和OUTB的电平可以改变，并且一旦感测完成探测单元132探测到输出信号OUT和OUTB的电平变化，感测完成探测单元132就会使能比较标记信号COMPF。
半导体存储器装置1可以执行将数据写入存储器单元110中的编程操作。写入操作和验证读取操作可以针对编程操作交替执行。例如，当半导体存储器装置将位于特定电平的数据写入存储器单元110，半导体存储器装置1可以通过写入驱动器120执行用于将位于特定电平的数据写入存储器单元110的第一写入操作。当第一写入操作完成，半导体存储器装置1可以执行第一验证读取操作。执行第一验证读取操作包括数据感测部130读取存储在存储器单元110中的数据并且确定输出数据DOUT是否对应于输入数据DIN。当输出数据DOUT不对应于输入数据DIN，半导体存储器装置1可以执行第二写入操作。半导体存储器装置1可以在第二写入操作结束时执行第二验证读取操作。半导体存储器装置1可以重复执行写入操作和验证读取操作直到数据感测部130确定输出数据DOUT对应于输入数据DIN或是实质上对应于输入数据DIN。当输出数据DOUT实质上对应于输入数据DIN时，半导体存储器装置1可以结束用于将处于特定电平的数据存储进存储器单元110中的编程操作。
编程控制部140可以响应于写入命令WTCOM而生成针对初始写入操作的写入信号WT。同样，编程控制部140可以生成验证读取信号VRD。编程控制部140可以响应于写入信号WT的禁止而使能验证读取信号VRD。编程控制部140可以响应于比较标记信号COMPF而生成针对接下来的写入操作的写入信号WT。一旦比较标记信号COMPF为使能，编程控制部140可以生成针对接下来的写入操作的写入信号WT。由于一旦比较标记信号COMPF为使能则编程控制部140就针对接下来的写入操作生成写入信号WT，因此验证读取操作完成的时间和验证读取操作完成后接下来的写入操作开始的时延可以降低。
图2是描述了图1所描述的数据感测部130的表示的电路图。参照图2，感测放大器131可以包括差分放大器。感测放大器131可以包括第一到第三晶体管201到205。第一晶体管201的栅极可以接收验证读取信号VRD。第二晶体管203的栅极可以接收输出数据DOUT。第三晶体管205的栅极可以接收参考电压VREF。当验证读取信号VRD为使能时，第一晶体管201可以导通并且可以形成用于差分放大器的电流路径。第二和第三晶体管203和205的漏极的电压电平可以根据输出数据DOUT和参考电压VREF的电平相对地改变。例如，当输出数据DOUT的电平高于参考电压VERF的电平，第二晶体管203的漏极的电压电平可以相对地低于第三晶体管205的漏极的电压电平并且第二和第三晶体管203和205可以分别输出具有低电平的输出信号OUTB和具有高电平的输出信号OUT。当输出数据DOUT的电平低于参考电压VERF的电平，第二晶体管203的漏极的电压电平可以相对地高于第三晶体管205的漏极的电压电平并且第二和第三晶体管203和205可以分别输出具有高电平的输出信号OUTB和具有低电平的输出信号OUT。输出信号OUT和OUTB的电平改变所需要的时间可以取决于第二和第三晶体管203和205的导通程度。也就是说，输出信号OUT和OUTB的电平可以随着输出数据DOUT和参考电压VREF之间的电平差变得较大而迅速地改变，并且随着输出数据DOUT和参考电压VREF之间的电平差变得较小而缓慢地改变。
参照图2，感测完成探测单元132可以包括例如但不限于“异OR”(异或)门207。异OR门207可以接收输出信号OUT和OUTB并且生成比较标记信号COMPF。当输出信号OUT和OUTB的电平彼此不同时感测完成探测单元132可以使能比较标记信号COMPF。比较标记信号COMPF在输出数据DOUT和参考电压VREF之间的电平差大时，可以相对较快地被使能，并且当输出数据DOUT和参考电压VREF之间的电平差小时，可以相对较慢地被使能。如图2所示，电压电源VDD端子可以耦接到第二晶体管203和第三晶体管205两者。第一电阻R1可以如图2所示耦接在电压电源VDD端子和第二晶体管203之间。第二电阻R2可以如图2所示耦接在电压电源VDD端子和第三晶体管205之间.
图3是描述了根据存储器单元110的电阻值的输出数据DOUT的电压分布和参考电压VREF的表示的图。参照图3，x轴代表电压电平v，并且分布代表着根据存储器单元110的电阻值的输出数据DOUT的电压电平。存储器单元110可以是能够存储多电平数据的多电平单元。具有数据‘0,0’的存储器单元110可能具有最低的电压分布，具有数据‘1,1’的存储器单元110可能具有最高的电压分布。当通过写入操作将数据‘0,1’写入存储器单元110中时，可以利用具有在具有数据‘0,1’的存储器单元110的电压分布中降落的电压电平的参考电压VREF来执行验证读取操作。因此，用于验证读取操作的参考电压VREF的电压电平可以根据通过写入操作而存储在存储器单元110中的输入数据DIN而改变。
当存储器单元110的电压电平通过第一次写入操作成为如图3所示的“A”时，输出数据DOUT和参考电压VREF之间的电平差可以为大并且比较标记信号COMPF可以通过验证读取操作而迅速地使能。一旦比较标记信号COMPF被使能，编程控制部140可以生成针对第二次写入操作的写入信号WT并且写入驱动器120可以将数据‘0,1’再次写入存储器单元110。当输出数据DOUT和参考电压VREF之间的电平差为大时，将会迅速地判断出写入存储器单元110的数据与输入数据DIN或是目标电平不相同。因此，编程控制部140允许第二写入操作在第一验证读取操作完成之后被迅速地执行。
当存储器单元110的电压电平通过第二次写入操作成为如图3所示的“B”时，输出数据DOUT和参考电压VREF之间的电平差可能小于根据第一次写入操作的输出数据DOUT和参考电压VREF之间的电平差。经过第二次验证读取操作完成和第三次写入操作后，存储器单元110的电压电平可能是如图3所描述的“C”。当通过第三次验证读取操作判断出输出数据DOUT达到目标电平，用于将数据‘0,1’存储进存储器单元110的编程操作完成。这样，根据本公开的一个实施方式，当通过写入操作存储在存储器单元110中的数据与预期的数据不相同时，半导体存储器装置1可以通过迅速执行验证读取操作和接下来的写入操作来降低用于编程操作的整体操作时间。
图4是描述了图1所描述的编程控制部140的表示的框图。参照图4，编程控制部140可以包括初始写入脉冲生成单元410、写入信号生成单元420以及验证读取控制单元430。编程控制部140可以包括验证读取信号生成单元440。初始写入脉冲生成单元410可以生成初始写入脉冲WTINT。初始写入脉冲WTINT可以响应于写入命令WTCOM和内部时钟信号ICLK而生成。写入命令WTCOM可以从半导体存储器装置1的外部的设备输入。例如，写入命令WTCOM可以从用于半导体存储器装置1的编程操作的外部设备输入。外部设备可以是半导体存储器装置1的主机设备，并且可以是处理器、存储器控制器、测试设备等中的一个或多个。内部时钟ICLK可以基于从外部设备传输的时钟信号而生成。例如，内部时钟信号ICLK可以通过对从外部设备传输的时钟信号进行缓冲或是分割而生成。
写入信号生成单元420可以响应于初始写入脉冲WTINT、输入数据DIN、输出数据DOUT以及验证读取信号VRD而生成写入信号WT。写入信号生成单元420可以基于初始写入脉冲WTINT而生成针对第一次写入操作的写入信号WT。当验证读取信号VRD被禁止时写入信号生成单元420可以生成针对第二次写入操作的写入信号WT。此时，写入信号生成单元420可以基于输入数据DIN和输出数据DOUT来判断生成写入信号WT。换句话说，当输入数据DIN与输出数据DOUT相同(其为验证读取操作的结果)时，写入信号生成单元420可以不生成针对下一次写入操作的写入信号WT。当输入数据DIN与输出数据DOUT不相同其(为验证读取操作的结果)时，写入信号生成单元420可以生成针对下一次写入操作的写入信号WT。
验证读取控制单元430可以响应于写入信号WT和比较标记信号COMPF生成验证读取终止信号VRDOFF。当写入信号WT为禁止时，验证读取控制单元430可以禁止验证读取终止信号VRDOFF。当比较标记信号COMPF为使能时，验证读取控制单元430可以使能验证读取终止信号VRDOFF。
验证读取信号生成单元440可以响应于初始写入脉冲WTINT和验证读取终止信号VRDOFF而生成验证读取信号VRD。当初始写入脉冲WTINT为使能时，验证读取信号生成单元440可以禁止验证读取信号VRD，并且当初始写入脉冲WTINT为禁止时，验证读取信号生成单元440可以使能验证读取信号VRD。当验证读取终止信号VRDOFF为禁止时，验证读取信号生成单元440可以使能验证读取信号VRD。当验证读取终止信号VRDOFF为使能时，验证读取信号生成单元440可以禁止验证读取信号VRD。
图5是描述了图4所描述的初始写入脉冲生成单元410的表示的框图。参照图5，初始写入脉冲生成单元410可以包括逻辑门以及脉冲生成器503。逻辑门可以是例如但不限于“AND门”(“与门”)501。AND门501可以接收内部时钟信号ICLK以及写入命令WTCOM。脉冲生成器503可以基于AND门501的输出生成初始写入脉冲WTINT。当在具有高电平的内部时钟信号ICLK期间写入命令WTCOM具有高电平时，AND门501可以输出具有高电平的信号并且脉冲生成器503可以生成具有被使能为高电平的脉冲的初始写入脉冲WTINT。
图6是描述了图4所描述的写入信号生成单元420的表示的框图。参照图6，写入信号生成单元420可以包括写入使能脉冲生成部分610和写入信号输出部分620。写入使能脉冲生成部分610可以包括多个脉冲生成器611、615以及617。写入使能脉冲生成部分610可以包括SR锁存器613以及逻辑门。逻辑门可以例如是但不限于“OR门”(“或门”)619。第一脉冲生成器611可以接收验证读取信号VRD并且生成当验证读取信号VRD为禁止时被使能为低电平的脉冲。当第一脉冲生成器611的输出为使能时，SR锁存器613可以输出具有高电平的信号并且第二脉冲生成器615可以生成具有因SR锁存器613的输出而使能为高电平的下一个写入脉冲WTNEX。下一个写入脉冲WTNEX被输入第三脉冲生成器617，并且第三脉冲生成器617可以生成具有使能为低电平的脉冲信号。SR锁存器613可以接收到第三脉冲生成器617的输出并且生成具有低电平的信号。OR门619可以接收初始写入脉冲WTINT以及下一个写入脉冲WTNEX，并且输出写入使能脉冲WTEN。OR门619可以基于初始写入脉冲WTINT而生成针对初始写入操作的写入使能脉冲WTEN。OR门619可以基于响应于验证读取信号VRD而生成的下一个写入脉冲WTNEX而生成针对接下来的写入操作的写入使能脉冲WTEN。
写入信号输出部分620可以生成写入信号WT。写入信号WT可以响应于写入使能脉冲WTEN、输入数据DIN以及输出数据DOUT而生成。写入信号输出部分620可以包括数据比较器621和信号组合器622。数据比较器621可以对输入数据DIN和输出数据DOUT进行比较。信号组合器622可以基于数据比较器621的比较结果而将写入使能脉冲WTEN输出作为写入信号WT。
数据比较器621可以包括逻辑门。例如，数据比较器621可以包括异或(EXCLUSIVEOR)门。EXCLUSIVEOR门可以在输入数据DIN和输出数据DOUT的电平彼此不同时输出具有使能为高电平的信号。信号组合器622可以包括逻辑门。例如，信号组合器622可以包括AND门。AND门可以通过接收数据比较器621的输出以及写入使能脉冲WTEN而输出写入信号WT。
图7是描述了图4所描述的验证读取控制单元430的表示的框图。参照图7，验证读取控制单元430可以包括反相器701、脉冲生成器703以及SR锁存器705。反相器701可以对比较标记信号COMPF进行反相。脉冲生成器703可以接收写入信号WT并且当写入信号WT为禁止时可以生成具有使能为低电平的脉冲。SR锁存器705可以在比较标记信号COMPF为使能时通过接收反相器701的输出而将验证读取终止信号VRDOFF高-使能。SR锁存器705可以在脉冲生成器703的输出具有被使能的低电平时将验证读取终止信号VRDOFF低-禁止。
图8是描述了图4所描述的验证读取信号生成单元440的表示的框图。参照图8，验证读取信号生成单元440可以包括多个脉冲生成器801、803以及809。验证读取信号生成单元440可以包括多个逻辑门，例如但不限于OR门805和811。验证读取信号生成单元440可以包括SR锁存器807。第一脉冲生成器801可以接收初始写入脉冲WTINT，并且可以生成当初始写入脉冲WTINT为禁止时被使能的脉冲。第二脉冲生成器803可以接收验证读取终止信号VRDOFF，并且当初始写入脉冲WTINT为禁止时生成使能的脉冲。第一OR门805可以通过接收第一脉冲生成器801和第二脉冲生成器803的输出而生成设置脉冲SET。SR锁存器807可以响应于第一OR门805的输出而高-使能验证读取信号VRD。因此，当初始写入脉冲WTINT为禁止或是验证读取终止信号VRDOFF为禁止时，验证读取信号生成单元440可以生成设置脉冲SET并且使能验证读取信号VRD。第三脉冲生成器809可以接收验证读取终止信号VRDOFF、并且当验证读取终止信号VRDOFF为使能时可以生成使能的脉冲。第二OR门811可以接收第三脉冲生成器809的输出以及初始写入脉冲WTINT。SR锁存器807可以响应于第二OR门811的输出而低-禁止验证读取信号VRD。因此，当初始写入脉冲WTINT为使能或是验证读取终止信号VRDOFF为使能的时，验证读取信号生成单元440可以生成重置脉冲RESET并且禁止验证读取信号VRD。
图9是描述了根据本公开一个实施方式的半导体存储器装置1的操作的表示的时序图。以下将参照图1-图9来描述根据本公开的实施方式的半导体存储器装置1的操作。当针对半导体存储器装置1的编程操作输入写入命令WTCOM时，在内部时钟信号ICLK的基础上生成初始写入脉冲WTINT。响应于初始写入脉冲WTINT，写入信号生成单元420可以针对初始写入操作而使能写入信号WT并且写入驱动器120可以将输入数据DIN写入存储器单元110。当写入信号WT为禁止时，验证读取信号生成单元440可以使能验证读取信号VRD。当验证读取信号VRD为使能时，数据感测部130可以通过对输出数据DOUT和参考电压VREF进行比较而生成比较标记信号COMPF。此时，如参照图3所描述的，当参考电压VREF和存储在存储器单元110中的数据之间的电压电平差大时(即，图3中所示出的“A”情况)，比较标记信号COMPF通过验证读取操作而被迅速地使能。当比较标记信号COMPF为使能时，验证读取控制单元430可以使能验证读取终止信号VRDOFF。当验证读取终止信号VRDOFF为使能时，重置脉冲RESET可以为使能并且验证读取信号VRD可以为禁止。当验证读取信号VRD为禁止时，写入信号生成单元420的写入使能脉冲生成部分610可基于下一个写入脉冲WTNEX而使能写入使能脉冲WTEN并且写入信号输出部分620可以使能写入信号WT。
当写入信号WT为使能，可以执行第二写入操作。写入驱动器120可以响应于写入信号WT而将输入数据DIN写入存储器单元110。当针对第二写入操作的写入信号WT为禁止时，验证读取控制单元430可以禁止验证读取终止信号VRDOFF并且设置脉冲SET可以为使能。当设置脉冲SET为使能，验证读取信号生成单元440可以使能验证读取信号VRD并且半导体存储器装置1可以通过数据感测部130执行第二验证读取操作。如上所描述的，写入和验证读取操作可以重复执行直到写入存储器单元110的输入数据DIN与从存储器单元110读取的输出数据DOUT实质上彼此相同，并且当写入存储器单元110中的输入数据DIN与从存储器单元110读取的输出数据DOUT实质上彼此相同时，用于将输入数据DIN写入存储器单元110的编程操作完成。
图10是描述了根据本公开一个实施方式的半导体存储器装置1的操作的表示的操作时间顺序。参照图10，可以执行第一写入操作WT1并接着执行第一验证读取操作VRD1。此时，当对应于将被写入存储器单元110的数据的电压电平和对应于从存储器单元110读取的数据的电压电平之间的差较大时，数据感测部130可以迅速地使能比较标记信号COMPF，第一验证读取操作VRD1可以迅速结束、并且一旦第一验证读取操作VRD1结束则可以执行第二写入操作WT2。数据可以通过第二和第三写入操作WT2和WT3而被再次写入存储器单元110。随着数据被在次写入存储器单元110，对应于将被写入存储器单元110的数据的电压电平和对应于从存储器单元110读取的数据的电压电平之间的差可以降低，并且因此第二验证读取操作VRD2和第三验证读取操作VRD3所需要的时间比第一验证读取操作VRD1所需要的时间长。当对应于将被写入存储器单元110的数据的电压电平和对应于从存储器单元110读取的数据的电压电平之间的差较大时，根据本公开一个实施方式的半导体存储器装置1可以迅速地结束验证读取操作并且迅速地执行接下来的写入操作，从而降低了用于将特定数据写入存储器单元的编程操作的整体操作时间。
图11是描述了根据本公开一个实施方式的半导体存储器装置1的操作的表示的操作时间顺序。参照图11，当第一验证读取操作VRD1迅速完成时，第二验证读取操作VRD2所需要的时间会增加。在这个例子中，通过确保用于将数据写入到存储器单元中的时间来执行精确并且稳定的写入操作。半导体存储器装置1可以随着验证读取操作所需要的时间变短而增加接下来的写入操作所需要的时间。因此，即使将特定数据写入存储器单元所需要的整体编程操作时间可能会比图10所描述的情况长，由于数据被精确而稳定地写入存储器单元因此多个附加的写入操作和验证读取操作可以被最小化。
图12是描述了图1所描述的编程控制部140的表示的电路图。编程控制部140可以控制半导体存储器装置1来执行上面参照图11所描述的编程操作。参照图12，编程控制部140可以包括初始写入信号控制单元1210、写入信号生成单元1220以及验证读取信号生成单元1230。初始写入信号控制单元1210实质上与上面参照图4所描述的初始写入脉冲生成单元410相同，并且响应于写入命令WTCOM和内部时钟信号ICLK而生成初始写入脉冲WTINT。
写入信号生成单元1220响应于初始写入脉冲WTINT、验证读取信号VRD、比较标记信号COMPF以及内部时钟信号ICLK而生成写入信号WT。写入信号生成单元1220可以基于初始写入脉冲WTINT而生成针对第一次写入操作的写入信号WT。当由验证读取信号生成单元1230生成的验证读取信号VRD为禁止时，写入信号生成单元1220可以生成针对第二次写入操作的写入信号WT。此时，写入信号生成单元1220可以根据验证读取操作的操作时间而调整写入信号WT的脉冲持续时间。换句话说，写入信号生成单元1220可以根据直到生成比较标记信号COMPF所消耗的时间来调整写入信号WT的脉冲持续时间。写入信号生成单元1220可以从验证读取信号VRD的使能开始一直到比较标记信号COMPF的使能来对内部时钟信号ICLK进行计数，并且可以基于计数的结果来调整写入信号WT的脉冲持续时间。
验证读取信号生成单元1230可以生成验证读取信号VRD。验证读取信号VRD可以响应于写入信号WT和比较标记信号COMPF来生成。当写入信号WT为禁止，验证读取信号生成单元1230可以使能验证读取信号VRD。当比较标记信号COMPF为使能，验证读取信号生成单元1230可以禁止验证读取信号VRD。
图13是描述了图12所描述的写入信号生成单元1220的表示的框图。参照图13，写入信号生成单元1220可以包括写入使能脉冲生成部分1310和写入信号输出部分1320。写入使能脉冲生成部分1310可以包括逻辑门。例如，写入使能脉冲生成部分1310可以包括EXCLUSIVEOR门1311、AND门1312以及OR门1316。写入使能脉冲生成部分1310可以包括计数器1313、解码器1314以及可变脉冲生成器1315。EXCLUSIVEOR门1311可以接收验证读取信号VRD和比较标记信号COMPF。当验证读取信号VRD和比较标记信号COMPF的电平彼此不同时，EXCLUSIVEOR门1311可以生成具有高电平的输出信号。AND门1312可以接收验证读取信号VRD和EXCLUSIVEOR门1311的输出。当验证读取信号VRD为使能时，EXCLUSIVEOR门1311和AND门1312可以生成具有高电平的信号。当比较标记信号COMPF为使能时，EXCLUSIVEOR门1311和AND门1312可以生成具有低电平的信号。
计数器1313可以接收内部时钟信号ICLK以及AND门1312的输出。计数器1313可以从AND门1312的输出具有高电平时开始一直到AND门1312的输出具有低电平时来对内部时钟信号ICLK进行计数。因此，计数器1313可以从验证读取信号VRD被使能时开始一直到比较标记信号COMPF被使能时来对内部时钟信号ICLK进行计数。计数器1313可以对内部时钟信号ICLK进行计数从而对从验证读取操作的开始到比较标记信号COMPF的生成的时间进行计数。
解码器1314可以对计数器1313的输出进行解码。根据解码器1314的输出，可变脉冲生成器1315可以通过选择特定的脉冲持续时间来针对第一写入操作之后的接下来的写入操作生成下一个写入脉冲WTNEX。可变脉冲生成器1315可以包括用于生成具有脉冲持续时间的下一个写入脉冲WTNEX的查找表。脉冲持续时间可以根据解码器1314的输出而改变。例如，当从验证读取操作的开始到比较标记信号COMPF为使能时的时间相对较短时，可变脉冲生成器1315可以生成具有相对较长的脉冲持续时间的下一个写入脉冲WTNEX，并且当从验证读取操作的开始到比较标记信号COMPF为使能时的时间相对较长时，可变脉冲生成器1315可以生成具有相对较短的脉冲持续时间的下一个写入脉冲WTNEX。OR门1316可以接收初始写入脉冲WTINT和下一个写入脉冲WTNEX并且可以输出写入使能脉冲WTEN。
写入信号输出部分1320可以包括数据比较器1321和信号组合器1322。数据比较器1321可以包括逻辑门。例如，数据比较器1321可以包括EXCLUSIVEOR门。数据比较器1321可以比较输入数据DIN和输出数据DOUT的电平。当输入数据DIN和输出数据DOUT的电平彼此不同时，数据比较器1321可以输出具有高电平的信号。信号组合器1322可以包括逻辑门。例如，信号组合器1322可以包括AND门。信号组合器1322通过接收数据比较器1321的输出以及写入使能脉冲WTEN而输出写入信号WT。仅当输入数据DIN和输出数据DOUT的电平彼此不同时，数据比较器1321和信号组合器1322可以从写入使能脉冲WTEN生成写入信号WT。
图14是描述了图12所描述的验证读取信号生成单元1230的表示的框图。参照图14，验证读取信号生成单元1230可以包括多个脉冲生成器1401和1403以及SR锁存器1405。第一脉冲生成器1401可以接收写入信号WT。当写入信号WT为禁止时第一脉冲生成器1401可以生成使能的脉冲。第二脉冲生成器1403可以接收比较标记信号COMPF。当比较标记信号COMPF为使能时，第二脉冲生成器1403可以生成使能的脉冲。SR锁存器1405可以在输出自第一脉冲生成器1401的脉冲为使能时使能验证读取信号VRD。SR锁存器1405可以在输出自第一脉冲生成器1401的脉冲为使能时禁止验证读取信号VRD。因此，验证读取信号生成单元1230可以使能验证读取信号VRD一直到写入操作完成后比较标记信号COMPF为使能时。
上面所讨论的半导体存储器装置特别适用于存储器件、处理器和计算系统的设计。例如，参照图15，描述了采用根据实施方式的半导体存储器装置的系统的框图并且其由参考标号1000来指示。系统1000可以包括一个或多个处理器或是中央处理单元(“CPU”)1100。CPU1100可以单独使用或是与其他CPU一同使用。虽然主要用单数形式提及CPU1100，然而对于本领域的技术人员来说可以实施具有任何数目的物理或逻辑的CPU的系统。
芯片组1150可操作地耦接到CPU1100。芯片组1150用作CPU1100和系统1000的其他组件之间的信号的通信路径，系统的其他组件可能包括存储器控制器1200、输入/输出(“I/O”)总线1250以及盘驱动控制器1300。取决于系统的配置，多个不同的信号中的任何一个可以通过芯片组1150来传输，并且本领域的技术人员将会认识到通过系统1000的信号的路由可以轻易地加以调整而无需改变系统的底层属性。
如上所述，存储器控制器1200可操作地耦接到芯片组1150。存储器控制器1200可以包括至少一个如上面参照图1-图14所讨论的半导体存储器装置。这样，存储器控制器1200可以通过芯片组1150接收从CPU1100提供的请求。在替代的实施方式中，存储器控制器1200可以集成到芯片组1150上。存储器控制器1200可操作地耦接到一个或多个存储器件1350。在一个实施方式中，存储器件1350可以包括至少一个如上面参照图1-图14所讨论的半导体存储器装置，存储器件1350可以包括多个字线和多个位线用于限定多个存储器单元。存储器件1350可以是多种业内标准存储器类型中的任一种，包括但不限于单内联存储器模块(“SIMM”)以及双列直插式存储器模块(“DIMM”)。此外，存储器件1350通过存储指示以及数据而有助于将外部数据存储设备安全移除。
芯片组1150还可以耦接到I/O总线1250。I/O总线1250可以用作用于从芯片组1150到I/O设备1410、1420以及1430的信号的通信路径。I/O设备1410、1420以及1430可以包括鼠标1410、视频播放器1420或是键盘1430。I/O总线1250可以采用多种通信协议中的任一种从而与I/O设备1410、1420以及1430进行通信。此外，I/O总线1250可以集成到芯片组1150中。
盘驱动控制器1300(亦即，内部盘驱动)也可以可操作地耦接到芯片组1150。盘驱动控制器1300可以用作芯片组1150和一个或多个内部盘驱动1450之间的通信路径。内部盘驱动1450通过存储指示以及数据而有助于将外部数据存储设备断开。盘驱动控制器1300和内部盘驱动器1450可以利用包括上面关于I/O总线所提及的所有通信协议中的几乎任一类型来彼此或是与芯片组1150进行通信。
应当注意到上面参照图15所描述的系统1000仅仅作为采用了参照图1-图14所讨论的半导体存储器装置的系统的一个例子。在替代的实施方式中，例如蜂窝电话或是数字相机中，组件可以与图15所描述的实施方式有所不同。
虽然上面描述了特定的实施方式，然而本领域的技术人员可以理解的是实施方式仅作为例子而描述。相应地，半导体存储器装置不应当基于所描述的实施方式而受限。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体存储器装置，包括：
写入驱动器，配置为响应于写入信号而将输入数据写入存储器单元；
数据感测部，配置为响应于验证读取信号而通过将输出自存储器单元的输出数据与参考电压进行比较来生成比较标记信号；以及
编程控制部，配置为响应于写入命令而生成针对初始写入操作的写入信号和验证读取信号，并且一旦比较标记信号处于预定的电平就生成针对接下来的写入操作的写入信号。
技术方案2.根据技术方案1所述的半导体存储器装置，其中所述数据感测部包括：
感测放大器，配置为响应于验证读取信号而通过差分放大所述输出数据和所述参考电压来生成输出信号；以及
感测完成探测单元，配置为通过感测输出信号的电平变化而生成所述比较标记信号。
技术方案3.根据技术方案1所述的半导体存储器装置，其中所述编程控制部包括：
初始写入脉冲生成单元，配置为响应于所述写入命令和内部时钟信号而生成初始写入脉冲；
写入信号生成单元，配置为响应于初始写入脉冲、验证读取信号、输入数据以及输出数据而生成所述写入信号；
验证读取控制单元，配置为响应于写入信号和比较标记信号而生成验证读取终止信号；
验证读取信号生成单元，配置为响应于初始写入脉冲和验证读取终止信号而生成所述验证读取信号。
技术方案4.根据技术方案3所述的半导体存储器装置，其中所述初始写入脉冲生成单元包括：
逻辑门，用于接收内部时钟信号以及写入命令；
脉冲生成器，用于接收逻辑门的输出并且生成所述初始写入脉冲。
技术方案5.根据技术方案3所述的半导体存储器装置，其中所述写入信号生成单元包括：
写入使能脉冲生成部分，配置为基于下一个写入脉冲以及初始写入脉冲而生成写入使能脉冲；以及
写入信号输出部分，配置为基于输入数据、输出数据以及写入使能脉冲而生成所述写入信号；
其中当验证读取信号为禁止时所述下一个写入脉冲为使能。
技术方案6.根据技术方案5所述的半导体存储器装置，其中当输出数据和输入数据的电平彼此不同时，所述写入信号输出部分基于写入使能脉冲而生成所述写入信号。
技术方案7.根据技术方案5所述的半导体存储器装置，其中所述写入信号输出部分包括：
数据比较器，配置为对输入数据与输出数据的电平进行比较；以及
信号组合器，配置为基于由数据比较器对输入数据与输出数据的电平进行比较而生成的比较结果来将所述写入使能脉冲提供作为所述写入信号。
技术方案8.根据技术方案3所述的半导体存储器装置，其中当写入信号为禁止时，所述验证读取控制单元禁止所述验证读取终止信号，并且当比较标记信号处于预定电平时，所述验证读取控制单元使能所述验证读取终止信号。
技术方案9.根据技术方案8所述的半导体存储器装置，其中所述验证读取信号生成单元基于初始写入脉冲的禁止和验证读取终止信号的禁止而使能所述验证读取信号，并且基于初始写入脉冲的使能和验证读取终止信号的使能而禁止所述验证读取信号。
技术方案10.一种半导体存储器装置，包括：
写入驱动器，配置为响应于写入信号而将输入数据写入存储器单元；
数据感测部，配置为响应于验证读取信号而通过将输出自存储器单元的输出数据与参考电压进行比较来生成比较标记信号；以及
编程控制部，配置为响应于写入命令而生成针对初始写入操作的写入信号和验证读取信号，并且一旦比较标记信号处于预定的电平就生成针对接下来的写入操作的写入信号，
其中所述编程控制部基于用于生成比较标记信号的时间来调整写入信号的脉冲持续时间。
技术方案11.根据技术方案10所述的半导体存储器装置，其中所述数据感测部包括：
感测放大器，配置为通过响应于验证读取信号而差分放大输出数据和参考电压从而生成输出信号；以及
感测完成探测单元，配置为通过感测到输出信号的电平变化而生成比较标记信号。
技术方案12.根据技术方案10所述的半导体存储器装置，其中所述编程控制部包括：
初始写入信号控制单元，配置为响应于写入命令和内部时钟信号而生成初始写入脉冲；
写入信号生成单元，配置为响应于初始写入脉冲、验证读取信号、比较标记信号以及内部时钟信号而生成所述写入信号；以及
验证读取信号生成单元，配置为响应于写入信号和比较标记信号而生成所述验证读取信号。
技术方案13.根据技术方案12所述的半导体存储器装置，其中所述写入信号生成单元包括：
写入使能脉冲生成部分，配置为：生成具有其脉冲持续时间根据从验证读取信号被使能时开始一直到比较标记信号被使能时的时间而改变的下一个写入脉冲，并且基于初始写入脉冲和下一个写入脉冲而生成写入使能脉冲；以及
写入信号输出部分，配置为基于输入数据、输出数据和写入使能脉冲而生成所述写入信号。
技术方案14.根据技术方案13所述的半导体存储器装置，其中所述写入使能脉冲生成部分包括：
计数器，配置为通过内部时钟信号来对从验证读取信号被使能时开始一直到比较标记信号被使能时的时间进行计数；以及
可变脉冲生成器，配置为基于计数器的输出而对下一个写入脉冲的脉冲持续时间进行调整。
技术方案15.根据技术方案14所述的半导体存储器装置，其中所述可变脉冲生成器配置为随着所述时间增大而减小下一个写入脉冲的脉冲持续时间，并且随着所述时间减小而增大下一个写入脉冲的脉冲持续时间。
技术方案16.根据技术方案12所述的半导体存储器装置，其中当输出数据和输入数据的电平彼此不同时，所述写入信号输出部分基于写入使能脉冲而生成所述写入信号。
技术方案17.根据技术方案13所述的半导体存储器装置，其中所述写入信号输出部分包括：
数据比较器，配置为将输入数据与输出数据的电平进行比较；以及
信号组合器，配置为基于由数据比较器将输入数据与输出数据的电平进行比较而生成的比较结果来将所述写入使能脉冲提供作为所述写入信号。
技术方案18.根据技术方案12所述的半导体存储器装置，其中当写入信号为禁止时，所述验证读取信号生成单元使能验证读取信号，并且当比较标记信号处于预定电平时，所述验证读取信号生成单元禁止验证读取信号。
技术方案19.一种半导体存储器装置，包括存储器单元并且配置为：响应于接收到写入命令并且生成写入信号而将输入数据写入到存储器单元中，并且当将输出自存储器单元的输出数据与参考电压进行比较之后，一旦比较标记信号处于预定的电平就生成接下来的写入信号。
技术方案20.根据技术方案19所述的半导体存储器装置，其中响应于验证读取信号的使能以及写入信号的禁止而将输出自存储器单元的输出数据与参考电压进行比较。

Claims (10)

1.一种半导体存储器装置，包括：
写入驱动器，配置为响应于写入信号而将输入数据写入存储器单元；
数据感测部，配置为响应于验证读取信号而通过将输出自存储器单元的输出数据与参考电压进行比较来生成比较标记信号；以及
编程控制部，配置为响应于写入命令而生成针对初始写入操作的写入信号和验证读取信号，并且一旦比较标记信号处于预定的电平就生成针对接下来的写入操作的写入信号。
2.根据权利要求1所述的半导体存储器装置，其中所述数据感测部包括：
感测放大器，配置为响应于验证读取信号而通过差分放大所述输出数据和所述参考电压来生成输出信号；以及
感测完成探测单元，配置为通过感测输出信号的电平变化而生成所述比较标记信号。
3.根据权利要求1所述的半导体存储器装置，其中所述编程控制部包括：
初始写入脉冲生成单元，配置为响应于所述写入命令和内部时钟信号而生成初始写入脉冲；
写入信号生成单元，配置为响应于初始写入脉冲、验证读取信号、输入数据以及输出数据而生成所述写入信号；
验证读取控制单元，配置为响应于写入信号和比较标记信号而生成验证读取终止信号；
验证读取信号生成单元，配置为响应于初始写入脉冲和验证读取终止信号而生成所述验证读取信号。
4.根据权利要求3所述的半导体存储器装置，其中所述初始写入脉冲生成单元包括：
逻辑门，用于接收内部时钟信号以及写入命令；
脉冲生成器，用于接收逻辑门的输出并且生成所述初始写入脉冲。
5.根据权利要求3所述的半导体存储器装置，其中所述写入信号生成单元包括：
写入使能脉冲生成部分，配置为基于下一个写入脉冲以及初始写入脉冲而生成写入使能脉冲；以及
写入信号输出部分，配置为基于输入数据、输出数据以及写入使能脉冲而生成所述写入信号；
其中当验证读取信号为禁止时所述下一个写入脉冲为使能。
6.根据权利要求5所述的半导体存储器装置，其中当输出数据和输入数据的电平彼此不同时，所述写入信号输出部分基于写入使能脉冲而生成所述写入信号。
7.根据权利要求5所述的半导体存储器装置，其中所述写入信号输出部分包括：
数据比较器，配置为对输入数据与输出数据的电平进行比较；以及
信号组合器，配置为基于由数据比较器对输入数据与输出数据的电平进行比较而生成的比较结果来将所述写入使能脉冲提供作为所述写入信号。
8.根据权利要求3所述的半导体存储器装置，其中当写入信号为禁止时，所述验证读取控制单元禁止所述验证读取终止信号，并且当比较标记信号处于预定电平时，所述验证读取控制单元使能所述验证读取终止信号。
9.一种半导体存储器装置，包括：
写入驱动器，配置为响应于写入信号而将输入数据写入存储器单元；
数据感测部，配置为响应于验证读取信号而通过将输出自存储器单元的输出数据与参考电压进行比较来生成比较标记信号；以及
编程控制部，配置为响应于写入命令而生成针对初始写入操作的写入信号和验证读取信号，并且一旦比较标记信号处于预定的电平就生成针对接下来的写入操作的写入信号，
其中所述编程控制部基于用于生成比较标记信号的时间来调整写入信号的脉冲持续时间。
10.一种半导体存储器装置，包括存储器单元并且配置为：响应于接收到写入命令并且生成写入信号而将输入数据写入到存储器单元中，并且当将输出自存储器单元的输出数据与参考电压进行比较之后，一旦比较标记信号处于预定的电平就生成接下来的写入信号。
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