CN117119804A - 存储器装置和制造存储器装置的方法 - Google Patents

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CN117119804A CN202310084232.9A CN202310084232A CN117119804A CN 117119804 A CN117119804 A CN 117119804A CN 202310084232 A CN202310084232 A CN 202310084232A CN 117119804 A CN117119804 A CN 117119804A
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Abstract

本公开涉及一种存储器装置和制造存储器装置的方法。根据一个实施方式的存储器装置包括：层叠结构，其包括彼此分离并且层叠在彼此顶部上的栅极线；主插塞，其沿层叠结构的垂直方向形成；插塞分离图案，其将主插塞分成第一子插塞和第二子插塞；间隙，其形成在插塞分离图案中；以及分离层，其围绕间隙。

Description

存储器装置和制造存储器装置的方法
技术领域
本公开的各种实施方式总体上涉及一种存储器装置和制造存储器装置的方法，更具体地，涉及一种三维存储器装置和制造三维存储器装置的方法。
背景技术
存储器装置可以分为当电源被阻断时丢失存储的数据的易失性存储器装置和即使当电源被阻断时仍保留存储的数据的非易失性存储器装置。
非易失性存储器装置可以包括NAND闪存存储器、NOR闪存存储器、电阻随机存取存储器(ReRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)和自旋转移力矩随机存取存储器(STT-RAM)。
NAND闪存存储器系统可以包括被配置为存储数据的存储器装置和被配置为控制存储器装置的控制器。存储器装置可以包括存储数据的存储器单元阵列以及被配置为响应于从控制器传输的命令而执行编程操作、读取操作或擦除操作的外围电路。
存储器单元阵列可以包括多个存储块。每个存储块可以包括多个存储器单元。
随着存储器装置的集成密度增加，正需要能够存储大容量数据的存储器装置，并且需要简化的制造工艺。
发明内容
根据一个实施方式，一种存储器装置可以包括：层叠结构，其包括栅极线，其中，栅极线在垂直方向上层叠，并且其中，栅极线彼此分离；主插塞，其包括在层叠结构中，主插塞在层叠结构的垂直方向上延伸；插塞分离图案，其将主插塞分离成第一子插塞和第二子插塞；间隙，其包括在插塞分离图案中；以及分离层，其围绕间隙。
根据一个实施方式，一种制造存储器装置的方法可以包括：形成层叠结构，其中第一材料层和第二材料层在下部结构上交替层叠；形成主插塞，主插塞彼此间隔开并且沿层叠结构的垂直方向布置；形成穿过层叠结构的狭缝孔和用于分离主插塞的分离孔；在分离孔中的每一个的内侧表面上形成第一分离层；在第一分离层的内侧表面上形成第二分离层；在第二分离层的内侧表面上形成第三分离层；以及在第三分离层中形成间隙。
附图说明
图1是示出根据本公开的一个实施方式的存储器装置的图；
图2是示出存储器单元阵列和外围电路的布置的图；
图3是示出存储器单元阵列的结构的图；
图4是示出根据本公开的一个实施方式的存储器装置的布局的图；
图5是示出根据本公开的一个实施方式的插塞区域41的结构的布局图；
图6是示出根据本公开的一个实施方式的单个插塞区域42的结构的截面图；
图7是示出根据本公开的一个实施方式的插塞分离图案区域43的结构的截面图；
图8是示出根据本公开的一个实施方式的邻接源极线的插塞区域61的结构的布局图；
图9是示出根据本公开的一个实施方式的狭缝和存储块的结构的立体图；
图10A、图10B、图10C、图10D、图10E、图10F、图10G、图10H、图10I、图10J、图10K、图10L、图10M、图10N、图10O、图10P和图10Q是示出根据本公开的一个实施方式的制造存储器装置的方法的布局图；
图11A、图11B、图11C、图11D、图11E、图11F、图11G、图11H、图11I、图11J、图11K、图11L、图11M、图11N、图11O、图11P和图11Q是示出根据本公开的一个实施方式的制造存储器装置的方法的截面图；
图12是示出应用根据本公开的存储器装置的固态驱动器(SSD)的图；以及
图13是示出应用根据本公开的一个实施方式的存储器装置的存储卡系统的图。
具体实施方式
示出根据本说明书中公开的构思的实施方式的示例的具体的结构描述或功能描述仅用于描述根据构思的实施方式的示例，并且根据构思的实施方式的示例可以通过各种形式实现，但是描述不限于本说明书中描述的实施方式的示例。
各种实施方式涉及能够提高存储器装置的可靠性的存储器装置和制造存储器装置的方法。
图1是示出根据本公开的一个实施方式的存储器装置100的图。
参照图1，存储器装置100可以包括外围电路190和存储器单元阵列110。
外围电路190可以执行用于将数据存储在存储器单元阵列110中的编程操作和验证操作，用于输出存储在存储器单元阵列110中的数据的读取操作，或者用于擦除存储在存储器单元阵列110中的数据的擦除操作。外围电路190可以包括电压发生器130、行解码器120、源极线驱动器140、控制电路150、页缓冲器160、列解码器170和输入/输出电路180。
存储器单元阵列110可以包括存储数据的多个存储器单元。根据一个实施方式，存储器单元阵列110可以包括三维存储器单元阵列。根据编程方法，多个存储器单元可以存储一位数据或由两个或更多个位组成的多位数据。多个存储器单元可以形成多个串。包括在每个串中的存储器单元可以通过沟道彼此电联接。包括在串中的沟道可以通过位线BL联接到页缓冲器160。
电压发生器130可以响应于操作信号OP_S而产生用于编程操作、读取操作或擦除操作的各种操作电压Vop。例如，电压发生器130可以选择性地产生和输出包括编程电压、验证电压、通过电压、读取电压和擦除电压的各种操作电压Vop。
行解码器120可以通过多条漏极选择线DSL、多条字线WL和多条源极选择线SSL联接到存储器单元阵列110。行解码器120可以响应于行地址RADD而将操作电压Vop传输到多条漏极选择线DSL、多条字线WL和多条源极选择线SSL。
源极线驱动器140可以响应于源极线信号SL_S而将源极电压Vsl传输到存储器单元阵列110。例如，源极电压Vsl可以传输到与存储器单元阵列联接的源极线。
控制电路150可以响应于命令CMD和地址ADD而输出操作信号OP_S、行地址RADD、源极线控制信号SL_S、页缓冲器控制信号PB_S和列地址CADD。
页缓冲器160可以通过位线BL联接到存储器单元阵列110。页缓冲器160可以响应于页缓冲器控制信号PB_S而存储通过多条位线BL接收的数据DATA。页缓冲器160可以在读取操作期间感测多条位线BL中的电压或电流。
响应于列地址CADD，列解码器170可以将从输入/输出电路180输入的数据DATA传输到页缓冲器160，或者可以将存储在页缓冲器160中的数据DATA传输到输入/输出电路180。列解码器170可以通过列线CLL与输入/输出电路180交换数据DATA，并且可以通过数据线DTL与页缓冲器160交换数据DATA。
输入/输出电路180可以将从联接到存储器装置100的外部装置(例如，控制器)传输的命令CMD和地址ADD传输到控制电路150，并且可以将从列解码器170接收的数据DATA输出到外部装置。
图2是示出存储器单元阵列110和外围电路190的布置的图。
参照图2，存储器单元阵列110可以层叠在外围电路190上方。例如，当在X-Y平面中形成基板时，外围电路190可以从基板沿Z方向层叠，并且存储器单元阵列110可以层叠在外围电路190上方。
图3是示出存储器单元阵列110的结构的图。
参照图3，存储器单元阵列110可以包括第一存储块BLK1至第i存储块BLKi，其中i是正整数。第一存储块BLK1至第i存储块BLKi可以在Y方向上彼此间隔开，并且共同联接到第一位线BL1至第j位线BLj。例如，第一位线BL1至第j位线BLj可以在Y方向上延伸，并且在X方向上彼此间隔开。第一存储块BLK1至第i存储块BLKi可以通过狭缝SLT彼此分离。
图4是示出根据本公开的一个实施方式的存储器装置的布局的图。
参照图4，包括在存储器装置中的第(n-1)存储块BLK(n-1)、第n存储块BLKn和第(n+1)存储块BLK(n+1)可以在Y方向上彼此间隔开。第(n-1)存储块BLK(n-1)、第n存储块BLKn和第(n+1)存储块BLK(n+1)可以具有相同的配置，并且可以通过狭缝SLT彼此分离。每个狭缝SLT可以包括狭缝隔离层IS和源极接触部SC。狭缝隔离层IS可以将存储块彼此电阻断。源极接触部SC可以接触形成在存储块下方的源极线(未示出)，并且可以将由电压发生器130产生的源极线电压传输到源极线。
由于第(n-1)存储块BLK(n-1)、第n存储块BLKn和第(n+1)存储块BLK(n+1)可以具有相同的配置，因此下面描述第n存储块BLKn作为示例。
第n存储块BLKn可以包括多个主插塞Pm。主插塞Pm可以包括通过插塞分离图案SP分离的第一子插塞1Ps和第二子插塞2Ps。第一子插塞1Ps和第二子插塞2Ps中的每一个可以包括多个存储器单元。图4示出了两个主插塞Pm中的每一个通过一个插塞分离图案SP分离成第一子插塞1Ps和第二子插塞2Ps。然而，通过一个插塞分离图案SP分离的主插塞Pm的数量不限于图4所示的数量。例如，一个主插塞Pm可以通过一个插塞分离图案SP分离成第一子插塞1Ps和第二子插塞2Ps。三个主插塞Pm中的每一个可以通过一个插塞分离图案SP分离成第一子插塞1Ps和第二子插塞2Ps。在下文中，将描述两个主插塞Pm中的每一个通过一个插塞分离图案SP分离成第一子插塞1Ps和第二子插塞2Ps的实施方式。
由于不同的位线BL联接到第一子插塞1Ps和第二子插塞2Ps，所以包括在第一子插塞1Ps和第二子插塞2Ps中的存储器单元可以形成不同的串。例如，第一子插塞1Ps可以通过位线接触部BLC联接到第一位线BL1，并且第二子插塞2Ps可以通过位线接触部BLC联接到第二位线BL2。
第n存储块BLKn可以包括层叠在彼此顶部上的源极选择线、字线和漏极选择线。例如，可以在源极选择线上方形成字线，并且可以在字线上方形成漏极选择线。
由于第(n-1)存储块BLK(n-1)至第(n+1)存储块BLK(n+1)通过狭缝SLT分离，所以包括在不同存储块中的栅极线可以通过狭缝SLT彼此分离。例如，包括在第(n-1)存储块BLK(n-1)中的栅极线和包括在第n存储块BLKn中的栅极线可以通过狭缝SLT彼此分离。
根据本公开的一个实施方式，插塞分离图案SP可以在Y轴方向上以预定间隔与狭缝SLT分离。此外，插塞分离图案SP可以在Y轴方向上以与狭缝SLT的间隔相同的间隔彼此间隔开。例如，插塞分离图案SP可以在Y轴方向上以第一间隔T1与狭缝SLT分离。本文使用的关于参数的词语“预定”(例如，预定间隔)表示在参数用于过程或算法之前确定参数的值。对于一些实施方式，在过程或算法开始之前确定参数的值。在其他实施方式中，在过程或算法期间但是在参数在过程或算法中使用之前，确定参数的值。
每个插塞分离图案SP可以包括阻挡图案PP、气隙(未示出)和分离层SM。阻挡图案可以在气隙上方被分离层围绕。分离层SM和阻挡图案PP可以阻止气隙与外部交换材料。因此，可以在Z轴方向上在阻挡图案PP下方形成气隙。下面将参照图6描述分离层SM和气隙。分离层SM可以具有各种形状，并且不限于图4所示的形状。例如，分离层SM可以具有椭圆形形状、圆形形状、矩形形状等。
下面将描述包括存储器单元的插塞区域41。
图5是示出根据本公开的一个实施方式的插塞区域41的结构的布局图。
参照图5，第一主插塞1Pm和第二主插塞2Pm以及插塞分离图案SP可以包括在插塞区域41中。第一主插塞1Pm和第二主插塞2Pm可以在X轴方向上彼此间隔开，并在Y轴方向上延伸。插塞分离图案SP可以在X轴方向上延伸，以在Y轴方向上分离第一主插塞1Pm和第二主插塞2Pm。
第一主插塞1Pm可以包括通过插塞分离图案SP分离的第一子插塞1Ps和第二子插塞2Ps。第二主插塞2Pm可以包括通过插塞分离图案SP分离的第三子插塞3Ps和第四子插塞4Ps。第三子插塞3Ps可以具有与第一子插塞1Ps相同的结构。第四子插塞4Ps可以具有与第二子插塞2Ps相同的结构。基于插塞分离图案SP，第一子插塞1Ps的结构可以与第二子插塞2Ps的结构对称。基于插塞分离图案SP，第三子插塞3Ps的结构可以与第四子插塞4Ps的结构对称。
由于第一子插塞1Ps至第四子插塞4Ps具有相似的结构，因此下面将描述第一子插塞1Ps的结构作为示例。
第一子插塞1Ps可以包括封盖层CAP、沟道层CH、隧道隔离层TO、电荷俘获层CT和阻挡层BX。封盖层CAP可以布置在从基板沿垂直方向延伸的第一子插塞1Ps的顶部，并且在一个实施方式中，可以设置为改善漏极选择晶体管的电特性。例如，封盖层CAP可以包括导电材料。例如，封盖层CAP可以包括掺杂多晶硅层。尽管在图5中未示出，但是可以在封盖层CAP下方形成芯柱CP。例如，芯柱CP可以包括绝缘材料或导电材料。沟道层CH可以围绕封盖层CAP和芯柱CP，并且可以包括导电材料。例如，沟道层CH可以包括多晶硅层。隧道隔离层TO可以围绕沟道层CH并且包括绝缘材料。例如，隧道隔离层TO可以包括氧化物层或氧化硅层。电荷俘获层CT可以围绕隧道隔离层TO的表面，并且可以包括能够俘获电荷的材料。例如，电荷俘获层CT可以包括氮化物层。阻挡层BX可以围绕电荷俘获层CT并且包括绝缘材料。例如，阻挡层BX可以包括氧化物层或氧化硅层。
尽管在图5中未示出，但是第一子插塞1Ps至第四子插塞4Ps可以通过不同的位线接触部电联接到不同的位线。例如，第一子插塞1Ps的沟道层CH可以通过位线接触部联接到第一位线，第二子插塞2Ps的沟道层CH可以通过位线接触部联接到第二位线，第三子插塞3Ps的沟道层CH可以通过位线接触部联接到第三位线，并且第四子插塞的沟道层CH可以通过位线接触部BLC联接到第四位线。
尽管在图5中未示出，但是气隙可以在阻挡图案PP的Z轴方向上延伸。插塞分离图案SP可以包括阻挡图案PP、气隙以及围绕气隙和阻挡图案PP的分离层SM。分离层SM可以包括与分离层SM的接触第一子插塞1Ps至第四子插塞4Ps的部分相对应的子分离区域SMs。类似地，对于具有相似配置的第一子插塞1Ps至第四子插塞4Ps，分别接触第一子插塞1Ps至第四子插塞4Ps的子分离区域SMs可以具有相似配置。此外，类似于关于插塞分离图案SP对称的第一子插塞1Ps至第四子插塞4Ps，分别接触第一子插塞1Ps至第四子插塞4Ps的子分离区域SMs中的每一个可以关于插塞分离图案SP对称。
分离层SM可以包括第一分离层1SM至第三分离层3SM。第一分离层1SM可以围绕分离层SM的最外边缘。可以在第一分离层1SM的内壁上形成第二分离层2SM。可以沿第二分离层2SM的内壁形成第三分离层3SM。第一分离层1SM可以包括绝缘材料，例如氧化物层或氧化硅层。在一个实施方式中，第一分离层1SM可以保护通过图11E中的分离孔SH的侧表面暴露的层，并且可以在形成完整的分离层SM之前将第二分离层2SM和第一子插塞1Ps至第四子插塞4Ps彼此电阻断。此外，在一个实施方式中，第一分离层1SM可以在后续工艺中待执行的源极线形成工艺期间阻止源极线导电材料被引入存储器单元中。
第二分离层2SM可以包括低k材料。低k材料是指相对于二氧化硅(SiO2)具有较小相对介电常数(k)的材料。例如，第二分离层2SM可以包括SiCN层。为了控制存储器单元的电容，当形成第二分离层2SM时，可以调整碳(C)含量。在一个实施方式中，可以设置第二分离层2SM以减少彼此面对并且使分离层SM插置其间的存储器单元之间的干扰。例如，第二分离层2SM的电容可以与包括在第二分离层2SM中的碳(C)的浓度成比例。此外，在一个实施方式中，第二分离层2SM可以与第一分离层1SM一起在后续工艺中待执行的源极线形成工艺期间阻止源极线导电材料被引入存储器单元中。第三分离层3SM可以围绕阻挡图案PP。第三分离层3SM可以包括绝缘材料，例如氮化硅层或氧化物层。
此外，第三分离层3SM可以与第一分离层1SM和第二分离层2SM一起在后续工艺中待执行的源极线形成工艺期间阻止源极线导电材料被引入存储器单元中。如图5所示，分离层SM可以包括第三分离层3SM、第二分离层2SM和第一分离层1SM。然而，分离层SM可以具有另一配置。例如，子分离区域SMs可以包括第一分离层1SM和第二分离层2SM。此外，如图5所示，第三分离层3SM、第二分离层2SM和第一分离层1SM可以具有相同的厚度。然而，本公开可以不限于此。例如，当分离层SM包括第一分离层1SM和第二分离层2SM时，第二分离层2SM可以比第一分离层1SM具有更大的厚度。
将参照图6描述第一子插塞1Ps和第二子插塞2Ps以及插塞分离图案SP的结构。
图6是示出根据本公开的一个实施方式的单个插塞区域42的结构的布局图。
图6示出沿A1-A2方向截取的图5的第一子插塞1Ps和第二子插塞2Ps的截面。
第一子插塞1Ps和第二子插塞2Ps以及插塞分离图案SP可以在垂直于源极线SL的方向上延伸。插塞分离图案SP可以包括气隙AG、阻挡图案PP和分离层SM。插塞分离图案SP的分离层SM的下表面可以接触源极线SL。可以在气隙AG的顶部上形成阻挡图案PP。此外，阻挡图案PP的下表面可以具有与气隙AG的顶部相同的宽度。阻挡图案PP可以阻止气隙AG与外部交换材料。在一个实施方式中，气隙AG可以是填充有气体的间隙，气体不限于空气。例如，气隙AG可以包含气体或气体和空气的组合。
插塞分离图案SP可以穿过芯柱CP、沟道层CH、隧道隔离层TO、电荷俘获层CT和阻挡层BX。主插塞Pm可以通过插塞分离图案SP而分成第一子插塞1Ps和第二子插塞2Ps。栅极线GL可以围绕第一子插塞1Ps和第二子插塞2Ps以及插塞分离图案SP，并且在Z轴方向上彼此间隔开。沟道层CH的下部可以接触源极线SL，并且沟道层CH的上部可以接触位线接触部BLC。
在栅极线GL中，形成在字线WL下方的线可以用作源极选择线SSL。字线WL上方的线可以用作漏极选择线DSL。字线WL可以联接到存储器单元MC的栅极。源极选择线SSL可以联接到源极选择晶体管SST的栅极。漏极选择线DSL可以联接到漏极选择晶体管DST的栅极。源极选择晶体管SST可以被配置为将源极线SL电联接到串中的沟道层CH或将源极线SL与串中的沟道层CH电阻断。漏极选择晶体管DST可以被配置为将位线电联接到串中的沟道层CH或将位线与串中的沟道层CH电阻断。
可以在第一子插塞1Ps的沟道层CH上形成位线接触部BLC。可以在位线接触部BLC上方形成位线BL。
图7是示出根据本公开的一个实施方式的插塞分离图案区域43的结构的截面图。
图7示出沿B1-B2方向截取的图5所示的插塞分离图案SP的截面。插塞分离图案SP可以包括阻挡图案PP、气隙AG和分离层SM。可以在气隙AG的顶部上形成阻挡图案PP。分离层SM的底表面可以接触源极线SL。在除了接触源极线SL的插塞区域61之外的插塞分离图案区域43中，分离层SM可以包括第一分离层1SM、第二分离层2SM和第三分离层3SM。然而，在插塞区域61中的与分离层SM的接触插塞的部分相对应的子分离区域(未示出)可以包括第一分离层1SM、第二分离层2SM和第三分离层3SM。分离层SM的其它部分可以包括第二分离层2SM和第三分离层3SM。
下面将描述接触源极线SL的插塞区域61的结构。
图8是示出根据本公开的一个实施方式的与源极线SL接触的插塞区域61的结构的布局图。
参照图5和图8，第一主插塞1Pm和第二主插塞2Pm以及插塞分离图案SP可以位于接触源极线SL的插塞区域61中。插塞分离图案SP可以包括气隙AG和分离层SM。分离层SM可以包括接触第一子插塞1Ps至第四子插塞4Ps的子分离区域SMs。子分离区域SMs可以包括第三分离层3SM、第二分离层2SM和第一分离层1SM。第二分离层2SM和第三分离层3SM可以包括在分离层SM的除了子分离区域SMs的区域中。然而，这仅限于接触源极线SL的插塞区域61。例如，在接触源极线SL的插塞区域中，除了子分离区域SMs之外的分离层SM可以包括除了第一分离层1SM之外的第二分离层2SM和第三分离层3SM两者。在其他区域中，分离层SM可以包括全部第一分离层1SM、第二分离层2SM和第三分离层3SM。换句话说，在子分离区域SMs中，第一分离层1SM与第一子插塞1Ps和第二子插塞2Ps交叠。
图9是示出根据本公开的一个实施方式的狭缝和存储块的结构的立体图。
参照图9，具有三维结构的第n存储块BLKn可以包括在垂直方向上延伸到基板(未示出)的多个子插塞1Ps至4Ps。例如，第一子插塞1Ps和第二子插塞2Ps可以通过插塞分离图案SP彼此分离，并且第三子插塞3Ps和第四子插塞4Ps也可以通过插塞分离图案SP彼此分离。
形成在存储块之间的狭缝SLT可以在垂直于基板(未示出)的方向上延伸，并且在X方向上延伸。狭缝SLT可以包括源极接触部SC和狭缝隔离层IS。
图10A至图10Q是示出根据本公开的一个实施方式的制造存储器装置的方法的布局图。图11A至图11Q是示出根据本公开的一个实施方式的制造存储器装置的方法的截面图。
图11A至图11Q是分别示出沿图10A至图10Q的C1-C2线截取的截面的布局图。
参照图10A和图11A，第一源极层1S、牺牲层SF和第二源极层2S可以层叠在下部结构(未示出)上。下部结构(未示出)可以包括基板或外围电路。第一源极层1S可以用作源极线，并且包括导电材料。第二源极层2S可以与第一源极层1S具有相同的材料。例如，第一源极层1S和第二源极层2S可以包括诸如多晶硅、钨或镍的导电材料。牺牲层SF可以包括相对于第一源极层1S具有蚀刻选择性的材料。可以在牺牲层SF的一部分中形成蚀刻停止层ST。在用于在狭缝区域中形成狭缝孔SLH的蚀刻工艺期间，可以设置蚀刻停止层ST以防止或减轻过蚀刻。蚀刻停止层ST可以包括诸如钨的导电材料。在后续工艺期间，为了保护第一源极层1S和第二源极层2S，可以在第一源极层1S和牺牲层SF之间以及第二源极层2S和牺牲层SF之间进一步形成缓冲层。例如，缓冲层可以包括氧化物层。
参照图10B和图11B，第一材料层1M和第二材料层2M可以在第二源极层2S上方交替层叠。例如，当在第二源极层2S上方形成第一材料层1M时，可以在第一材料层1M上方形成第二材料层2M，并且可以在第二材料层2M上方形成第一材料层1M。第一材料层1M可以包括绝缘材料。例如，第一材料层1M可以包括氧化物层或氧化硅层。第二材料层2M可以包括在后续工艺期间可去除的材料。因此，第二材料层2M可以包括与第一材料层1M具有不同的蚀刻选择性的材料。例如，第二材料层2M可以包括氮化物层。可以在其中第一材料层1M和第二材料层2M层叠的结构的顶部和底部两者上形成第一材料层1M。
参照图10C和图11C，可以在存储块的单元区域中形成垂直孔VH，通过垂直孔VH暴露第一源极层1S。例如，可以执行蚀刻工艺以去除第一材料层1M的一部分、第二材料层2M的一部分、第二源极层2S的一部分、牺牲层SF的一部分和第一源极层1S的一部分。作为蚀刻工艺，可以执行干法蚀刻工艺，从而可以在垂直于基板的方向上形成垂直孔VH。可以在用于形成主插塞的区域中形成垂直孔VH。垂直孔VH的长轴可以代表Y方向并且其短轴可以代表X方向。当用于形成垂直孔VH的蚀刻工艺终止时，可以通过垂直孔VH的下表面暴露第一源极层1S，并且可以通过垂直孔VH的侧表面暴露第一材料层1M和第二材料层2M、第二源极层2S和牺牲层SF。
参照图10D和图11D，可以在垂直孔VH中形成主插塞Pm。主插塞Pm可以包括阻挡层BX、电荷俘获层CT、隧道隔离层TO、沟道层CH、芯柱CP和封盖层CAP。例如，可以沿具有圆柱形形状的垂直孔VH的内表面形成阻挡层BX。可以将阻挡层BX的圆柱形形状限定为填充垂直孔VH的内部的一部分。电荷俘获层CT可以沿阻挡层BX的内表面具有圆柱形形状。隧道隔离层TO可以沿电荷俘获层CT的内表面具有圆柱形形状。沟道层CH可以沿隧道隔离层TO的内表面具有圆柱形形状。芯柱CP可以填充由沟道层CH围绕的内部。在形成芯柱CP之后，可以执行蚀刻工艺以去除芯柱CP的上部区域的一部分。可以在去除了芯柱CP的区域中形成封盖层CAP。
参照图10E和图11E，可以形成用于在Y轴方向上分离主插塞Pm的分离孔SH。可以通过用于去除主插塞Pm的一部分的蚀刻工艺来形成分离孔SH。可以执行蚀刻工艺，直到暴露单元区域中的第一源极层1S，从而可以分离包括在主插塞Pm中的沟道层CH。当用于形成分离孔SH的蚀刻工艺终止时，可以通过分离孔SH的底表面暴露第一源极层1S，并且可以通过分离孔SH的侧表面暴露阻挡层BX、电荷俘获层CT、隧道隔离层TO、沟道层CH、芯柱CP和封盖层CAP。作为蚀刻工艺，可以执行干法蚀刻工艺，从而可以在垂直于基板的方向上形成分离孔SH。主插塞Pm可以通过分离孔SH分成第一子插塞1Ps和第二子插塞2Ps。
图10F至图10H和图11F至图11H是示出根据本公开的一个实施方式的制造分离层SM的方法的布局图和截面图。
参照图10F和图11F，可以在分离孔SH中形成第一分离层1SM。第一分离层1SM可以具有弯曲(curved)侧壁。第一分离层1SM可以沿分离孔SH的内壁具有不填充分离孔SH的圆柱形形状。第一分离层1SM可以包括绝缘材料，例如氧化物层或氧化硅层。在一个实施方式中，第一分离层1SM可以保护通过分离孔SH的侧表面暴露的层，并且可以将第二分离层2SM和第一子插塞1Ps至第四子插塞4Ps彼此电阻断。此外，在一个实施方式中，第一分离层1SM可以在后续工艺中待执行的源极线形成工艺期间阻止源极线导电材料被引入存储器单元中。
参照图10G和图11G，可以沿形成有第一分离层1SM的分离孔SH的内壁形成第二分离层2SM。第二分离层2SM可以包括低k材料，例如SiCN层。为了控制存储器单元的电容，可以调整第二分离层2SM的碳(C)含量。例如，第二分离层2SM的电容可以与包括在第二分离层2SM中的碳(C)的浓度成比例。在一个实施方式中，可以设置第二分离层2SM以减少彼此相对并且使分离层SM插置其间的存储器单元之间的干扰。在一个实施方式中，第二分离层2SM可以与第一分离层1SM一起在后续工艺中待执行的源极线形成工艺期间阻止源极线导电材料被引入存储器单元中。
参照图10H和图11H，可以在形成有第二分离层2SM的分离孔SH中形成第三分离层3SM。第三分离层3SM可以具有弯曲侧壁。第三分离层3SM可以沿第二分离层2SM的内壁具有不填充分离孔SH的圆柱形形状。第三分离层3SM可以包括绝缘材料。例如，第三分离层3SM可以包括氧化硅层或氧化物层。在一个实施方式中，第三分离层3SM可以与第一分离层1SM和第二分离层2SM一起在后续工艺中待执行的源极线形成工艺期间阻止源极线导电材料被引入存储器单元中。
参照图10I和图11I，可以在整个结构上方形成阻挡图案PP。阻挡图案PP可以包括具有高阶梯覆盖率的材料，以在填充有第三分离层3SM的分离孔SH和狭缝孔SLH的内部被填充之前覆盖狭缝孔SLH的顶部和第三分离层3SM的顶部。阻挡图案PP可以具有阶梯覆盖率高于第一材料层1M的氧化物层。由于具有高阶梯覆盖率的材料比普通材料具有更快的沉积速度，所以可以在诸如狭缝孔SLH和分离孔SH的深孔被填充之前封闭填充有第三分离层3SM的分离孔SH的顶部开口部分和狭缝孔SLH的顶部开口部分。
参照图10J和图11J，可以执行蚀刻工艺，以使得可以在去除形成在其它区域中的阻挡图案PP的同时，在填充有第三分离层3SM的分离孔SH的顶部部分中保留阻挡图案PP。例如，可以执行平坦化工艺，直到暴露出第一材料层1M或封盖层CAP。当执行平坦化工艺时，可以从狭缝孔SLH的顶部、第一材料层1M的顶部以及第一子插塞1Ps的顶部和第二子插塞2Ps的顶部去除阻挡图案PP，并且可以在填充有第三分离层3SM的分离孔SH中保留阻挡图案PP。结果，可以通过狭缝孔SLH暴露蚀刻停止层ST以及第一材料层1M和第二材料层2M。
参照图10K和图11K，可以执行蚀刻工艺以去除通过狭缝孔SLH暴露的蚀刻停止层ST。由于在去除蚀刻停止层ST之后牺牲层SF通过狭缝孔SLH暴露，所以可以执行蚀刻工艺来去除牺牲层SF。当去除了牺牲层SF时，可以在第一源极层1S和第二源极层2S之间暴露阻挡层BX。当暴露了阻挡层BX时，可以执行湿法蚀刻工艺以去除在狭缝孔SLH第一源极层1S和第二源极层2S之间暴露的阻挡层BX、电荷俘获层CT和隧道隔离层TO。可以执行用于去除电荷俘获层CT和隧道隔离层TO的蚀刻工艺，直到去除沟道层CH。因为执行了湿法蚀刻工艺，所以可以与阻挡层BX一起去除在第一源极层1S和第二源极层2S之间暴露的第一分离层1SM。然而，由于第一分离层1SM受到第一子插塞1Ps至第四子插塞4Ps的保护，所以可以不去除子分离区域SMs中的第一分离层1SM。
参照图10L和图11L，可以在去除了通过狭缝孔SLH暴露的牺牲层SF、电荷俘获层CT、隧道隔离层TO和第一分离层1SM的区域中形成第三源极层3S。第三源极层3S可以在主插塞Pm的底表面处接触沟道层CH。第三源极层3S可以与第一源极层1S或第二源极层2S包括相同的材料。例如，第三源极层3S可以包括诸如多晶硅、钨或镍的导电材料。因此，可以形成由第一源极层1S至第三源极层3S组成的源极线SL。第一分离层1SM至第三分离层3SM可以用于阻止源极线导电材料被引入存储器单元中。
参照图10M和图11M，可以执行蚀刻工艺以通过狭缝孔SLH去除第二材料层2M。作为蚀刻工艺，可以执行使用用于选择性去除的蚀刻剂的湿法蚀刻工艺，以使得可以保留第一材料层1M，同时去除第二材料层2M。
参照图10N和图11N，可以在去除了第二材料层2M的区域中形成第三材料层3M。由于第三材料层3M用作栅极线GL，所以第三材料层3M可以包括导电材料。例如，第三材料层3M可以包括钨(W)、钴(Co)、镍(Ni)、钼(Mo)、硅(Si)和多晶硅(Poly-Si)。当在第一材料层1M之间形成第三材料层3M时，可以形成包括第一材料层1M和第三材料层3M的层叠结构。当在第一材料层1M之间形成第三材料层3M时，还可以在狭缝孔SLH的表面上形成第三材料层3M。
参照图10O和图11O，可以执行蚀刻工艺以去除形成在狭缝孔SLH的表面上的第三材料层3M。可以执行蚀刻工艺以从狭缝孔SLH的表面去除第三材料层3M。然而也可以去除在第一材料层1M之间的与狭缝孔SLH相邻的第三材料层3M的一部分。
参照图10P和图11P，可以在狭缝孔SHL的表面上形成狭缝隔离层IS。狭缝隔离层IS可以包括氧化物层或氧化硅层。狭缝隔离层IS可以形成为覆盖通过狭缝孔SLH的侧表面暴露的整个第三材料层3M。可以在狭缝孔SLH的底表面处形成狭缝隔离层IS。在形成狭缝隔离层IS之后，可以执行蚀刻工艺以通过狭缝孔SLH的底表面暴露第三源极层3S。作为蚀刻工艺，可以执行干法蚀刻工艺，以使得可以保留形成在狭缝孔SLH的侧表面上的狭缝隔离层IS，并且可以选择性地去除形成在狭缝孔SLH的底表面处的狭缝隔离层IS。
参照图10Q和图11Q，可以执行沉积工艺以在狭缝孔SLH中形成源极接触部SC。源极接触部SC可以包括导电材料。例如，源极接触部SC可以包括掺杂多晶硅或钨。可以在用于栅极线GL的第三材料层3M和源极接触部SC之间形成狭缝隔离层IS。因此，包括在第(n-1)存储块BLK(n-1)和第n存储块BLKn中的栅极线GL可以彼此分离。
图12是示出应用根据本公开的一个实施方式的存储器装置的固态驱动器(SSD)系统4000的框图。
参照图12，SSD系统4000可以包括主机4100和SSD 4200。SSD 4200可以通过信号连接器4001与主机4100交换信号，并且可以通过电源连接器4002接收电力。SSD 4200可以包括控制器4210、多个闪存存储器4221至422n、辅助电源4230和缓冲存储器4240。
控制器4210可以响应于从主机4100接收的信号而控制多个闪存存储器4221至422n。在一个实施方式中，信号可以基于主机4100和SSD 4200的接口。例如，可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、快速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存存储(UFS)、WiFi、蓝牙和非易失性存储器快速(NVMe)接口的各种接口中的至少一种来限定信号。
辅助电源4230可以通过电源连接器4002联接到主机4100。辅助电源4230可以被提供有或充入有来自主机4100的电力。当不能从主机4100平稳地供应电力时，辅助电源4230可以供应SSD 4200的电力。在一个实施方式中，辅助电源4230可以位于SSD 4200的内部或外部。例如，辅助电源4230可以设置在主板中，并向SSD 4200提供辅助电力。
缓冲存储器4240可以用作SSD 4200的缓冲存储器。例如，缓冲存储器4240可以临时存储从主机4100接收的数据或者从多个闪存存储器4221至422n接收的数据，或者可以存储闪存存储器4221至422n的元数据(例如，映射表)。缓冲存储器4240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器，或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图13是示出应用根据本公开的一个实施方式的存储器装置的存储器系统70000的图。
参照图13，存储器系统70000可以包括存储卡或智能卡。存储器系统70000可以包括存储器装置1100、控制器1200和卡接口7100。
存储器装置1100可以以与如上面图1所示的存储器装置100相同的方式配置。
控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。根据一个实施方式，卡接口7100可以是但不限于安全数字(SD)卡接口或多媒体卡(MMC)接口。
卡接口7100可以根据主机60000的协议对主机60000和控制器1200之间的数据交换进行接口连接。根据一个实施方式，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可以指能够支持主机60000使用的协议的硬件、安装在硬件中的软件或信号传输方法。
当存储器系统70000连接到主机60000(例如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒)的主机接口6200时，主机接口6200可以响应于微处理器6100的控制而通过卡接口7100和控制器1200执行与存储器装置1100的数据通信。
根据一个实施方式，可以提高存储器装置的可靠性。
对于本领域技术人员来说显而易见的是，在不脱离本公开的精神或范围的情况下，可以对实施方式的上述示例进行各种变型。因此，本公开旨在覆盖所有这些变型，只要它们落入所附权利要求及其等同物的范围内。
相关申请的交叉引用
本申请要求2022年5月24日在韩国知识产权局提交的韩国专利申请No.10-2022-0063382的优先权，其全部公开内容通过引用结合于此。

Claims (26)

1.一种存储器装置，所述存储器装置包括：
层叠结构，所述层叠结构包括栅极线，其中，所述栅极线在垂直方向上层叠，并且其中，所述栅极线彼此分离；
主插塞，所述主插塞被包括在所述层叠结构中，所述主插塞在所述层叠结构的垂直方向上延伸；
插塞分离图案，所述插塞分离图案将所述主插塞分离成第一子插塞和第二子插塞；
间隙，所述间隙被包括在所述插塞分离图案中；以及
分离层，所述分离层围绕所述间隙。
2.根据权利要求1所述的存储器装置，其中，所述分离层包括第一分离层、第二分离层和第三分离层。
3.根据权利要求2所述的存储器装置，其中，所述间隙被所述第三分离层围绕，所述第三分离层具有弯曲侧壁，
所述第二分离层围绕所述第三分离层的所述弯曲侧壁以具有弯曲侧壁，并且
所述第一分离层围绕所述第二分离层的所述弯曲侧壁。
4.根据权利要求2所述的存储器装置，其中，所述第一分离层和所述第三分离层中的每一个包括绝缘材料。
5.根据权利要求2所述的存储器装置，其中，所述第二分离层包括低k材料。
6.根据权利要求5所述的存储器装置，其中，所述低k材料包括SiCN。
7.根据权利要求6所述的存储器装置，其中，通过被包括在所述SiCN中的碳C的浓度来控制所述第二分离层的电容。
8.根据权利要求1所述的存储器装置，其中，所述主插塞包括在所述层叠结构中延伸的芯柱、沟道层、隧道隔离层、电荷俘获层和阻挡层。
9.根据权利要求1所述的存储器装置，其中，所述第一子插塞和所述第二子插塞关于所述插塞分离图案彼此对称。
10.根据权利要求1所述的存储器装置，其中，所述插塞分离图案在所述主插塞和所述层叠结构中延伸。
11.根据权利要求2所述的存储器装置，其中，所述间隙和所述第一分离层至所述第三分离层形成在所述插塞分离图案中，以在所述主插塞和所述层叠结构中延伸。
12.根据权利要求1所述的存储器装置，其中，所述插塞分离图案包括在所述间隙上方被所述分离层围绕的阻挡图案。
13.根据权利要求2所述的存储器装置，其中，所述分离层包括接触所述第一子插塞和所述第二子插塞的子分离区域。
14.根据权利要求13所述的存储器装置，其中，除了所述子分离区域之外，所述第二分离层直接接触源极线。
15.根据权利要求14所述的存储器装置，其中，所述第一分离层与所述第一子插塞和所述第二子插塞交叠。
16.根据权利要求1所述的存储器装置，其中，所述间隙构成气隙。
17.根据权利要求1所述的存储器装置，其中，所述间隙包括气体。
18.一种制造存储器装置的方法，所述方法包括以下步骤：
形成层叠结构，在所述层叠结构中，第一材料层和第二材料层在下部结构上方沿垂直方向交替层叠；
形成包括在所述层叠结构中的主插塞，所述主插塞彼此间隔开并且沿所述层叠结构的所述垂直方向布置；
形成穿过所述层叠结构的狭缝孔和用于分离所述主插塞的分离孔；
在所述分离孔中的每一个的内侧表面上形成第一分离层；
在所述第一分离层的内侧表面上形成第二分离层；
在所述第二分离层的内侧表面上形成第三分离层；以及
在所述第三分离层中形成间隙。
19.根据权利要求18所述的方法，所述方法还包括以下步骤：
去除通过所述狭缝孔暴露的牺牲层；
用第三材料层填充去除了所述牺牲层的部分；
去除通过所述狭缝孔暴露的所述第二材料层；
在去除了所述第二材料层的部分中形成导电层；
在所述狭缝孔的侧面上形成绝缘层；以及
在形成有所述绝缘层的所述狭缝孔中形成源极接触部。
20.根据权利要求18所述的方法，其中，形成所述间隙的步骤包括以下步骤：
在所述层叠结构的整个顶部上方形成阻挡图案；以及
去除除了形成在所述第三分离层上方的阻挡图案之外的阻挡图案。
21.根据权利要求18所述的方法，其中，所述第一材料层包括氧化物层，并且
所述第二材料层包括氧化物层。
22.根据权利要求18所述的方法，其中，形成所述主插塞的步骤包括以下步骤：
形成穿过所述第一材料层和所述第二材料层的垂直孔；以及
沿所述垂直孔中的每一个的内壁形成阻挡层、电荷俘获层、隧道隔离层、沟道层和芯柱。
23.根据权利要求18所述的方法，其中，所述第一分离层和所述第三分离层中的每一个包括绝缘材料。
24.根据权利要求18所述的方法，其中，所述第二分离层包括低k材料。
25.根据权利要求24所述的方法，其中，所述低k材料包括SiCN。
26.根据权利要求25所述的方法，其中，通过被包括在所述SiCN中的碳C的浓度来控制所述第二分离层的电容。
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