KR20230163735A - 메모리 장치 및 이의 제조 방법 - Google Patents

메모리 장치 및 이의 제조 방법 Download PDF

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KR20230163735A
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이병인
권은미
박인수
양형준
이상헌
정성재
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Abstract

본 기술은 서로 이격되어 적층된 게이트 라인들을 포함하는 적층 구조체; 상기 적층 구조체를 관통하는 메인 플러그; 상기 메인 플러그를 제1 및 제2 서브 플러그들로 분리시키는 플러그 분리 패턴; 상기 플러그 분리 패턴의 내부에 형성되는 에어갭; 및 상기 에어갭을 둘러싸는 분리막을 포함하는 메모리 장치 및 이의 제조 방법을 포함한다.

Description

메모리 장치 및 이의 제조 방법{MEMORY DEVICE AND MANUFACTURING METHOD OF THE MEMORY DEVICE}
본 발명은 메모리 장치 및 이의 제조 방법에 관한 것으로, 보다 구체적으로는 3차원 메모리 장치 및 이의 제조 방법에 관한 것이다.
메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device)와, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다.
비휘발성 메모리 장치는 낸드 플래시 메모리(NAND flash memory), 노아 플래시 메모리(NOR flash memory), 저항 메모리(resistive random access memory: ReRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM) 및 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등을 포함할 수 있다.
이 중에서 낸드 플래시 메모리 시스템은 데이터를 저장하도록 구성된 메모리 장치와, 메모리 장치를 제어하도록 구성된 컨트롤러를 포함할 수 있다. 메모리 장치는 데이터를 저장하는 메모리 셀 어레이와, 컨트롤러로부터 전송된 커맨드에 응답하여 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 주변 회로들을 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함하며, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다.
메모리 장치의 집적도가 증가함에 따라, 대용량의 데이터를 저장할 수 있는 메모리 장치가 요구되고 있으며, 제조 비용 감소를 위하여 제조 공정의 단순화가 요구되고 있다.
본 발명의 실시예는 신뢰성을 개선할 수 있는 메모리 장치 및 메모리 장치의 제조 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 서로 이격되어 적층된 게이트 라인들을 포함하는 적층 구조체; 상기 적층 구조체를 관통하는 메인 플러그; 상기 메인 플러그를 제1 및 제2 서브 플러그들로 분리시키는 플러그 분리 패턴; 상기 플러그 분리 패턴의 내부에 형성되는 에어갭; 및 상기 에어갭을 둘러싸는 분리막을 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 제조 방법은, 하부 구조체 상에 제1 및 제2 물질막들을 교대로 적층한 적층 구조체, 상기 적층 구조체를 관통하는 메인 플러그들을 형성하는 단계; 적층 구조체를 관통하는 슬릿 홀들 및 상기 메인 플러그들을 분리하는 분리 홀들을 형성하는 단계; 상기 분리 홀의 내부 측면을 따라 제1 분리막을 형성하는 단계; 상기 제1 분리막의 내부 측면을 따라 제2 분리막을 형성하는 단계; 상기 제2 분리막의 내부 측면을 따라 제3 분리막을 형성하는 단계; 및 상기 제3 분리막의 내부에 에어갭을 형성하는 단계를 포함한다.
본 기술에 따르면, 메모리 장치의 신뢰성을 높일 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 메모리 셀 어레이와 주변 회로의 배치 구조를 설명하기 위한 도면이다.
도 3은 메모리 셀 어레이의 구조를 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 장치의 레이아웃을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 플러그(plug) 영역의 구조를 설명하기 위한 레이아웃이다.
도 6은 본 발명의 실시 예에 따른 플러그 영역(42)의 구조를 설명하기 위한 단면도이다.
도 7은 본 발명의 실시 예에 따른 플러그 분리 패턴 영역(43)의 구조를 설명하기 위한 단면도이다.
도 8은 본 발명의 실시 예에 따른 소스 라인과 접하는 플러그 영역(61)의 구조를 설명하기 위한 레이아웃이다.
도 9는 본 발명의 실시 예에 따른 슬릿(slit) 및 메모리 블록들의 구조를 설명하기 위한 사시도이다.
도 10a 내지 10q는 본 발명의 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 레이아웃들이다.
도 11a 내지 11q는 본 발명의 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 13은 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(100)는 주변 회로(190) 및 메모리 셀 어레이(110)를 포함할 수 있다.
주변 회로(190)는 메모리 셀 어레이(110)에 데이터를 저장하기 위한 프로그램 동작(program operation) 및 검증 동작(verify operation)을 수행하거나, 메모리 셀 어레이(110)에 저장된 데이터를 출력하기 위한 리드 동작(read operation)을 수행하거나, 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 주변 회로(190)는 전압 생성 회로(voltage generate circuit; 130), 로우 디코더(row decoder; 120), 소스 라인 드라이버(140), 컨트롤 회로(control circuit; 150), 페이지 버퍼(pager buffer; 160), 컬럼 디코더(column decoder; 170) 및 입출력 회로(input-output circuit; 180)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 일 실시 예로서, 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있다. 복수의 메모리 셀들은 프로그램 방식에 따라 싱글 비트(single bit) 또는 2비트 이상의 멀티 비트(multi bit)의 데이터를 저장할 수 있다. 복수의 메모리 셀들은 복수의 스트링들(strings)을 구성할 수 있다. 스트링들 각각에 포함된 메모리 셀들은 채널(channel)을 통해 전기적으로 서로 연결될 수 있다. 스트링들에 포함된 채널들은 비트 라인들(BL)을 통해 페이지 버퍼(160)에 연결될 수 있다.
전압 생성 회로(130)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(130)는 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 등을 포함하는 동작 전압들(Vop)을 선택적으로 생성하고 출력하도록 구성될 수 있다.
로우 디코더(120)는 복수의 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 복수의 소스 선택 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 로우 디코더(120)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 복수의 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 복수의 소스 선택 라인들(SSL)에 전달할 수 있다.
소스 라인 드라이버(140)는 소스 라인 신호(SL_S)에 응답하여 소스 전압(Vsl)을 메모리 셀 어레이(110)에 전송할 수 있다. 예를 들면, 소스 전압(Vsl)은 메모리 셀 어레이에 연결된 소스 라인(source line)에 전달될 수 있다.
컨트롤 회로(150)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스 라인 컨트롤 신호(SL_S), 페이지 버퍼 컨트롤 신호(PB_S) 및 컬럼 어드레스(CADD)를 출력할 수 있다.
페이지 버퍼(160)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼(160)는 페이지 버퍼 컨트롤 신호(PB_S)에 응답하여 복수의 비트 라인들(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼(160)는 리드 동작 시 복수의 비트 라인들(BL)의 전압 또는 전류를 센싱할 수 있다.
컬럼 디코더(170)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(180)로부터 입력된 데이터(DATA)를 페이지 버퍼(160)에 전송하거나, 페이지 버퍼(160)에 저장된 데이터(DATA)를 입출력 회로(180)에 전송할 수 있다. 컬럼 디코더(170)는 컬럼 라인들(CLL)을 통해 입출력 회로(180)와 데이터(DATA)를 주고받을 수 있고, 데이터 라인들(DTL)을 통해 페이지 버퍼(160)와 데이터(DATA)를 주고받을 수 있다.
입출력 회로(180)는 메모리 장치(100)에 연결된 외부 장치(예를 들면, 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 컨트롤 회로(150)에 전달할 수 있고, 컬럼 디코더(170)로부터 수신된 데이터를 외부 장치로 출력할 수 있다.
도 2는 메모리 셀 어레이와 주변 회로의 배치 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 주변 회로(190)의 상부에 적층될 수 있다. 예를 들면, 기판(substrate)이 X-Y 평면을 따라 형성된 경우, 주변 회로(190)는 기판으로부터 Z 방향으로 적층될 수 있고, 메모리 셀 어레이(110)는 주변 회로(190)의 상부에 적층될 수 있다.
도 3은 메모리 셀 어레이의 구조를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 제1 내지 제i 메모리 블록들(BLK1~BLKi; i는 양의 정수)을 포함할 수 있다. 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 Y 방향을 따라 서로 이격되어 배열될 수 있으며, 제1 내지 제j 비트 라인들(BL1~BLj)에 공통으로 연결될 수 있다. 예를 들면, 제1 내지 제j 비트 라인들(BL1~BLj)은 Y 방향을 따라 연장되며, X 방향을 따라 서로 이격되어 배치될 수 있다. 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 슬릿들(SLT)에 의해 서로 구분될 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 장치의 레이아웃을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 장치에 포함된 제(n-1) 메모리 블록(BLK(n-1)), 제n 메모리 블록(BLKn) 및 제(n+1) 메모리 블록(BLK(n+1))은 Y 방향으로 서로 이격되어 배치될 수 있다. 제(n-1) 메모리 블록(BLK(n-1)), 제n 메모리 블록(BLKn) 및 제(n+1) 메모리 블록(BLK(n+1))은 서로 동일하게 구성될 수 있으며, 슬릿들(SLT)에 의해 서로 구분될 수 있다. 슬릿들(SLT) 각각은 슬릿 절연막(slit isolation layer; IS) 및 소스 콘택(source contact; SC)을 포함할 수 있다. 슬릿 절연막(IS)은 메모리 블록들을 전기적으로 차단시킬 수 있다. 소스 콘택(SC)은 메모리 블록들 하부에 형성된 소스 라인(source line; 미도시)에 접할 수 있으며, 전압 생성 회로에서 생성된 소스 라인 전압을 소스 라인에게 전달할 수 있다.
제(n-1) 메모리 블록(BLK(n-1)), 제n 메모리 블록(BLKn) 및 제(n+1) 메모리 블록(BLK(n+1))이 서로 동일하게 구성될 수 있으므로, 이 중에서 제n 메모리 블록(BLKn)을 예를 들어 설명하면 다음과 같다.
제n 메모리 블록(BLKn)은 복수의 메인 플러그들(Pm)을 포함할 수 있다. 메인 플러그(Pm)는 플러그 분리 패턴(SP)에 의해 분리된 제1 및 제2 서브 플러그들(1Ps, 2Ps)을 포함할 수 있으며, 제1 및 제2 서브 플러그들(1Ps, 2Ps) 각각은 복수의 메모리 셀들을 포함할 수 있다. 도 4에서는 두 개의 메인 플러그들(Pm)이 하나의 플러그 분리 패턴(SP)에 의해 제1 및 제2 서브 플러그들(1Ps, 2Ps)로 분리된 구조가 도시되었으나, 하나의 플러그 분리 패턴(SP)에 의해 분리되는 메인 플러그(Pm)의 개수는 도면에 도시된 개수로 제한되지 않는다. 예를 들면, 하나의 플러그 분리 패턴(SP)에 의해 하나의 메인 플러그(Pm)가 제1 및 제2 서브 플러그들(1Ps, 2Ps)로 분리될 수 있고, 하나의 플러그 분리 패턴(SP)에 의해 세 개의 메인 플러그들(Pm)이 각각 제1 및 제2 서브 플러그들(1Ps, 2Ps)로 분리될 수도 있다. 이하 설명되는 실시예에서는 두 개의 메인 플러그들(Pm)이 하나의 플러그 분리 패턴(SP)에 의해 각각 제1 및 제2 서브 플러그들(1Ps, 2Ps)로 분리된 구조가 설명된다.
제1 및 제2 서브 플러그들(1Ps, 2Ps)에는 서로 다른 비트 라인들(BL)이 연결되므로, 제1 및 제2 서브 플러그들(1Ps, 2Ps)에 포함된 메모리 셀들은 서로 다른 스트링(string)들을 구성할 수 있다. 예를 들면, 제1 서브 플러그(1Ps)는 비트 라인 콘택(BLC)을 통해 제1 비트 라인(BL1)에 연결될 수 있고, 제2 서브 플러그(2Ps)는 비트 라인 콘택(BLC)을 통해 제2 비트 라인(BL2)에 연결될 수 있다.
제n 메모리 블록(BLKn)은 적층된 소스 선택 라인들(source selection lines; 미도시), 워드 라인들(word lines; 미도시) 및 드레인 선택 라인들(drain selection lines; 미도시)을 포함할 수 있다. 예를 들면, 워드 라인들은 소스 선택 라인들의 상부에 형성될 수 있고, 드레인 선택 라인들은 워드 라인들의 상부에 형성될 수 있다.
제(n-1) 내지 제(n+1) 메모리 블록들(BLK(n-1)~BLK(n+1))은 슬릿들(SLT)에 의해 서로 구분되므로, 서로 다른 메모리 블록들에 포함된 게이트 라인들은 슬릿들(SLT)에 의해 서로 분리될 수 있다. 예를 들면, 제(n-1) 메모리 블록(BLK(n-1))에 포함된 게이트 라인들과 제n 메모리 블록(BLKn)에 포함된 게이트 라인들은 슬릿(SLT)을 통해 서로 분리될 수 있다.
본 실시 예에 따른 플러그 분리 패턴들(SP)은 슬릿(SLT)과 일정한 간격을 두고 Y축 방향으로 이격될 수 있다. 또한, 플러그 분리 패턴들(SP)은 슬릿(SLT)과 이격된 간격만큼 Y축 방향으로 서로 이격될 수 있다. 예를 들어, 플러그 분리 패턴들(SP)은 슬릿(SLT)에 대해 제1 간격(T1)만큼 Y축 방향으로 이격되어 배치될 수 있다. 또한, 플러그 분리 패턴들(SP)은 제1 간격(T1)만큼 Y축 방향으로 서로 이격되어 배치될 수 있다.
플러그 분리 패턴들(SP)은 각각 차단 패턴(PP), 에어갭(미도시) 및 분리막(SM)을 포함할 수 있다. 분리막(SM) 및 차단 패턴(PP)은 에어갭의 외부와의 물질 교환을 차단하는 역할을 하므로, 차단 패턴(PP)의 하부에 z축 방향으로 에어갭을 형성할 수 있으며, 분리막(SM)의 내부에 에어갭을 형성할 수 있다. 에어갭이 분리막(SM) 내부에 형성된 구조는 도 6을 참조하여 후술된다. 분리막(SM)은 다양한 모양으로 구성할 수 있고, 도 4에 개시된 모양에 제한되지 않는다. 예를 들면, 분리막(SM)은 타원형 또는 원형, 직사각형 등의 모양으로 형성될 수 있다.
메모리 셀들이 포함되는 플러그 영역(41)을 구체적으로 설명하면 다음과 같다.
도 5는 본 발명의 실시 예에 따른 플러그(plug) 영역(41)의 구조를 설명하기 위한 레이아웃이다.
도 5를 참조하면, 플러그 영역(41)에는 제1 및 제2 메인 플러그들(1Pm, 2Pm) 및 플러그 분리 패턴(SP)이 포함될 수 있다. 제1 및 제2 메인 플러그들(1Pm, 2Pm)은 X축 방향을 따라 서로 이격되도록 배열되고, Y축 방향을 따라 각각 연장되도록 구성될 수 있다. 플러그 분리 패턴(SP)은 X축 방향을 따라 연장되어 제1 및 제2 메인 플러그들(1Pm, 2Pm)을 각각 Y축 방향으로 분리할 수 있다.
제1 메인 플러그(1Pm)는 플러그 분리 패턴(SP)에 의해 분리된 제1 및 제2 서브 플러그들(1Ps, 2Ps)을 포함할 수 있고, 제2 메인 플러그(2Pm)는 플러그 분리 패턴(SP)에 의해 분리된 제3 및 제4 서브 플러그들(3Ps, 4Ps)을 포함할 수 있다. 제3 서브 플러그(3Ps)는 제1 서브 플러그(1Ps)와 동일한 구조로 형성될 수 있고, 제4 서브 플러그(4Ps)는 제2 서브 플러그(2Ps)와 동일한 구조로 형성될 수 있다. 제1 서브 플러그(1Ps)의 구조는 플러그 분리 패턴(SP)을 기준으로 제2 서브 플러그(2Ps)의 구조와 대칭일 수 있으며, 제3 서브 플러그(3Ps)의 구조는 플러그 분리 패턴(SP)을 기준으로 제4 서브 플러그(4Ps)의 구조와 대칭일 수 있다.
제1 내지 제4 서브 플러그들(1Ps~4Ps)은 서로 유사하게 구성되므로, 이 중에서 제1 서브 플러그(1Ps)의 구조를 예를 들어 설명하면 다음과 같다.
제1 서브 플러그(1Ps)는 캡핑막(CAP), 채널막(CH), 터널 절연막(TO), 전하 트랩막(CT) 및 블로킹막(BX)을 포함할 수 있다. 캡핑막(CAP)은 기판으로부터 수직 방향으로 형성된 제1 서브 플러그(1Ps)의 상단에 형성될 수 있으며, 드레인 선택 트랜지스터들의 전기적인 특성을 향상시키기 위해 사용될 수 있다. 예를 들면, 캡핑막(CAP)은 도전 물질로 형성될 수 있다. 예를 들면, 캡핑막(CAP)은 도프트 폴리실리콘막(doped poly-silicon layer)으로 형성될 수 있다. 도 5에는 도시되지 아니하였으나, 캡핑막(CAP)의 하부에는 코어 필라(core pillar)가 형성될 수 있다. 예를 들면, 코어 필라는 절연 물질 또는 도전 물질로 형성될 수 있다. 채널막(CH)은 캡핑막(CAP) 및 코어 필라를 둘러싸도록 형성될 수 있으며, 도전 물질로 형성될 수 있다. 예를 들면, 채널막(CH)은 폴리실리콘막으로 형성될 수 있다. 터널 절연막(TO)은 채널막(CH)을 둘러싸도록 형성될 수 있으며, 절연 물질로 형성될 수 있다. 예를 들면, 터널 절연막(TO)은 산화막 또는 실리콘 산화막으로 형성될 수 있다. 전하 트랩막(CT)은 터널 절연막(TO)을 둘러싸도록 형성될 수 있으며, 전자를 트랩(trap)할 수 있는 물질로 형성될 수 있다. 예를 들면, 전하 트랩막(CT)은 질화막으로 형성될 수 있다. 블로킹막(BX)은 전하 트랩막(CT)을 둘러싸도록 형성될 수 있으며, 절연 물질로 형성될 수 있다. 예를 들면, 블로킹막(BX)은 산화막 또는 실리콘 산화막으로 형성될 수 있다.
도면에 도시되지는 아니하였으나, 제1 내지 제4 서브 플러그들(1Ps~4Ps)은 서로 다른 비트 라인 콘택들을 통해 서로 다른 비트 라인들에 전기적으로 연결될 수 있다. 예를 들면, 제1 서브 플러그(1Ps)의 채널막(CH)은 비트 라인 콘택을 통해 제1 비트 라인에 연결될 수 있고, 제2 서브 플러그(2Ps)의 채널막(CH)은 비트 라인 콘택을 통해 제2 비트 라인에 연결될 수 있고, 제3 서브 플러그(3Ps)의 채널막(CH)은 비트 라인 콘택을 통해 제3 비트 라인에 연결될 수 있으며, 제4 서브 플러그(4Ps)의 채널막(CH)은 비트 라인 콘택을 통해 제4 비트 라인에 연결될 수 있다.
도면에 도시되지는 아니하였으나, 차단 패턴(PP)의 Z축 방향으로 에어갭이 형성될 수 있다. 플러그 분리 패턴들(SP)은 차단 패턴(PP), 에어갭 및 에어갭과 차단 패턴(PP)을 둘러싸는 분리막(SM)을 포함할 수 있다. 분리막(SM)은 제1 내지 제4 서브 플러그(1Ps - 4Ps)와 접하는 분리막(SM) 부분인 서브 분리 영역(SMs)을 포함할 수 있다. 제1 내지 제4 서브 플러그(1Ps - 4Ps)이 유사하게 구성되는 것과 마찬가지로, 제1 내지 제4 서브 플러그(1Ps - 4Ps)와 접하는 각각의 서브 분리 영역(SMs) 또한 유사하게 구성될 수 있다. 또한 제1 내지 제4 서브 플러그(1Ps - 4Ps)가 플러그 분리 패턴(SP)에 대칭되는 것과 마찬가지로, 제1 내지 제4 서브 플러그(1Ps - 4Ps)과 접하는 각각의 서브 분리 영역(SMs) 또한 플러그 분리 패턴(SP)에 대칭되도록 형성될 수 있다.
분리막(SM)은 제1 내지 제3 분리막들(1SM~3SM)을 포함할 수 있다. 제1 분리막(1SM)은 분리막(SM)의 최외각을 둘러싸는 구조로 형성될 수 있고, 제2 분리막(2SM)은 제1 분리막(1SM)의 내측벽을 따라 형성될 수 있으며, 제3 분리막(3SM)은 제2 분리막(2SM)의 내측벽을 따라 형성될 수 있다. 제1 분리막(1SM)은 절연 물질로 형성될 수 있으며, 예를 들면 산화막 또는 실리콘 산화막으로 형성될 수 있다. 제1 분리막(1SM)은 분리막(SM)을 형성하기 이전에 분리 홀(도 11e의 SH)의 측면을 통해 노출된 막들을 보호하고, 제2 분리막(2SM)과 제1 내지 제4 서브 플러그들(1Ps~4Ps) 사이를 전기적으로 차단하는데 사용될 수 있다. 또한, 제1 분리막(1SM)은 후속 수행되는 소스 라인 형성 단계에서, 소스 라인용 도전 물질이 메모리 셀들로 유입되는 것을 차단하는데 사용될 수 있다. 제2 분리막(2SM)은 저유전 물질(low-k material)로 형성될 수 있으며, 예를 들면 SiCN막으로 형성될 수 있다. 메모리 셀의 정전용량(capacitance)을 조절하기 위해, 제2 분리막(2SM)을 형성하는 단계에서 탄소(C)의 비율이 조절될 수 있다. 예를 들면, 분리막(SM)을 사이에 두고 서로 마주보는 메모리 셀들 사이의 간섭을 감소시키기 위하여, 제2 분리막(2SM)이 사용될 수 있다. 예를 들면, 제2 분리막(2SM)의 정전용량은 제2 분리막(2SM)에 포함되는 탄소(C)의 농도에 비례할 수 있다. 또한, 제2 분리막(2SM)은 후속 수행되는 소스 라인 형성 단계에서, 제1 분리막(1SM)과 함께 소스 라인용 도전 물질이 메모리 셀들로 유입되는 것을 차단하는데 사용될 수 있다. 제3 분리막(3SM)은 차단 패턴(PP)을 감싸는 구조로 형성할 수 있다. 제3 분리막(3SM)은 절연 물질로 형성될 수 있으며, 예를 들면 실리콘 산화막 또는 산화막으로 형성될 수 있다. 또한, 제3 분리막(3SM)은 후속 수행되는 소스 라인 형성 단계에서, 제1 및 제2 분리막들(1SM, 2SM)과 함께 소스 라인용 도전 물질이 메모리 셀들로 유입되는 것을 차단하는데 사용될 수 있다. 도 5에서는 분리막(SM)을 제3 분리막(3SM), 제2 분리막(2SM) 및 제1 분리막(1SM)의 구성으로 도시하였으나, 구성을 달리하여 분리막(SM)을 형성할 수 있다. 예를 들어, 서브 분리 영역(SMs)을 제1 분리막(1SM) 및 제2 분리막(2SM)으로 형성할 수 있다. 또한, 도 5에서는 제3 분리막(3SM), 제2 분리막(2SM) 및 제1 분리막(1SM)의 두께를 동일하게 도시하였으나, 두께를 달리하여 형성할 수 있다. 예를 들어, 분리막(SM)을 제1 분리막(1SM) 및 제2 분리막(2SM)으로 구성할 경우, 제2 분리막(2SM)을 제1 분리막(1SM)보다 두껍게 형성할 수 있다.
서브 플러그들(1Ps, 2Ps) 및 플러그 분리 패턴(SP)의 구조는 도 6을 통해 구체적으로 설명된다.
도 6은 본 발명의 실시 예에 따른 플러그 영역(42)의 구조를 설명하기 위한 단면도이다.
도 6에는 도 5의 제1 및 제2 서브 플러그들(1Ps, 2Ps)을 A1-A2 방향으로 절단한 단면이 도시된다.
제1 및 제2 서브 플러그들(1Ps, 2Ps)과 플러그 분리 패턴(SP)은 소스 라인(SL) 상에 수직 방향으로 형성될 수 있다. 플러그 분리 패턴(SP)에는 에어갭(AG), 차단 패턴(PP) 및 분리막(SM)이 포함될 수 있다. 플러그 분리 패턴(SP)의 에어갭(AG) 및 분리막(SM)의 저면은 소스 라인(SL)과 접촉할 수 있다. 차단 패턴(PP)은 에어갭(AG)의 상부에 형성될 수 있다. 또한, 차단 패턴(PP)의 저면은 에어갭(AG)을 덮을 수 있도록 에어갭(AG)의 상부와 동일한 폭으로 형성될 수 있다. 차단 패턴(PP)에 의해 에어갭(AG)의 외부와의 물질 교환을 차단할 수 있다.
플러그 분리 패턴(SP)은 메인 플러그(Pm)에 포함된 코어 필라(CP), 채널막(CH), 터널 절연막(TO), 전하 트랩막(CT) 및 블로킹막(BX)을 관통하며 형성된다. 플러그 분리 패턴(SP)에 의해 메인 플러그(Pm)은 제1 및 제2 서브 플러그들(1Ps, 2Ps)로 분리된다. 게이트 라인들(GL)은 제1 및 제2 서브 플러그들(1Ps, 2Ps)과 플러그 분리 패턴(SP)을 둘러싸고, Z 방향으로 서로 이격되어 배치될 수 있다. 채널막(CH)의 하부는 소스 라인(SL)에 접하고, 채널막(CH)의 상부는 비트 라인 콘택(BLC)에 접할 수 있다.
게이트 라인들(GL) 중 워드 라인(word line; WL)의 하부에 형성된 라인들은 소스 선택 라인(source selection line; SSL)으로 사용될 수 있고, 워드 라인(WL)의 상부에 형성된 라인들은 드레인 선택 라인(drain selection line; DSL)으로 사용될 수 있다. 워드 라인(WL)은 메모리 셀(MC)의 게이트에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터(SST)의 게이트에 연결되고, 드레인 선택 라인(DSL)은 드레인 선택 트랜지스터(DST)의 게이트에 연결될 수 있다. 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 스트링 내의 채널막(CH)을 전기적으로 연결 또는 차단하도록 구성될 수 있고, 드레인 선택 트랜지스터(DST)는 비트 라인과 스트링 내의 채널막(CH)을 전기적으로 연결 또는 차단하도록 구성될 수 있다.
제1 서브 플러그(1Ps)의 채널막(CH) 상에는 비트 라인 콘택(BLC)이 형성될 수 있으며, 비트 라인 콘택(BLC)의 상부에는 비트 라인(BL)이 형성될 수 있다.
도 7은 본 발명의 실시 예에 따른 플러그 분리 패턴 영역(43)의 구조를 설명하기 위한 단면도이다.
도 7에는 도 5의 플러그 분리 패턴(SP)을 B1-B2 방향으로 절단한 단면이 도시된다. 플러그 분리 패턴(SP)은 차단 패턴(PP), 에어갭(AG) 및 분리막(SM)을 포함할 수 있고, 차단 패턴(PP)은 에어갭(AG)의 상부에 형성될 수 있고, 분리막(SM)의 저면은 소스 라인(SL)에 접할 수 있다. 소스 라인(SL)과 접하는 플러그 분리 패턴 영역(61)을 제외한 플러그 분리 패턴 영역에서 분리막(SM)은 제1 분리막(1SM), 제2 분리막(2SM) 및 제3 분리막(3SM)으로 형성된다. 그러나, 소스 라인(SL)과 접하는 플러그 분리 패턴 영역(61)에서 플러그와 접하는 분리막(SM) 부분인 서브 분리 영역(미도시)은 제1 분리막(1SM), 제2 분리막(2SM) 및 제3 분리막(3SM)으로, 그 외의 분리막(SM) 부분은 제2 분리막(2SM) 및 제3 분리막(3SM)으로 형성될 수 있다.
소스 라인(SL)과 접하는 플러그 영역(61)의 구조를 구체적으로 설명하면 다음과 같다.
도 8은 본 발명의 실시 예에 따른 소스 라인과 접하는 플러그 영역(61)의 구조를 설명하기 위한 레이아웃이다.
도 5 및 8을 참조하면, 소스 라인(SL)과 접하는 플러그 영역(61)에 제1 및 제2 메인 플러그들(1Pm, 2Pm) 및 플러그 분리 패턴(SP)이 형성될 수 있다. 플러그 분리 패턴(SP)은 에어갭(AG) 및 분리막(SM)을 포함할 수 있다. 분리막(SM)은 제1 내지 제4 서브 플러그(1Ps - 4Ps)와 접하는 서브 분리 영역(SMs)을 포함할 수 있다. 이 때, 서브 분리 영역(SMs)에는 제3 분리막(3SM), 제2 분리막(2SM) 및 제1 분리막(1SM)이 포함될 수 있다. 분리막(SM)에서, 서브 분리 영역(SMs)을 제외한 나머지 영역에는 제2 분리막(2SM) 및 제3 분리막(3SM)이 포함될 수 있다. 다만 이는 소스 라인(SL)과 접하는 플러그 영역(61)에 국한된다. 예를 들면, 소스 라인(SL)과 접하는 플러그 영역에서 서브 분리 영역(SMs)를 제외한 분리막(SM) 부분은 제1 분리막(1SM)을 제외한 제2 분리막(2SM) 및 제3 분리막(3SM)만을 포함할 수 있다. 그 외 영역의 경우 분리막(SM)은 제1 분리막(1SM), 제2 분리막(2SM) 및 제3 분리막(3SM)을 모두 포함할 수 있다.
도 9는 본 발명의 실시 예에 따른 슬릿 및 메모리 블록들의 구조를 설명하기 위한 사시도이다.
도 9를 참조하면, 3차원 구조로 형성된 제n 메모리 블록들(BLKn)은 기판(미도시)으로부터 수직 방향으로 형성된 복수의 서브 플러그들(1Ps~4Ps)을 포함할 수 있다. 예를 들면, 제1 및 제2 서브 플러그들(1Ps, 2Ps)은 분리 패턴(SP)에 의해 서로 분리될 수 있고, 제3 및 제4 서브 플러그들(3Ps, 4Ps)도 분리 패턴(SP)에 의해 서로 분리될 수 있다.
메모리 블록들 사이에 형성된 슬릿(SLT)은 기판(미도시)으로부터 수직 방향으로 형성되고, X 방향을 따라 연장될 수 있다. 슬릿(SLT)은 소스 콘택(SC)과, 소스 콘택(SC)을 감싸는 절연막(IS)을 포함할 수 있다.
도 10a 내지 10q는 본 발명의 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 레이아웃들이며, 도 11a 내지 11q은 본 발명의 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11a 내지 11q은 도 10a 내지 10q의 C1-C2 절단면의 레이아웃 구조를 보여준다.
도 10a 및 11a를 참조하면, 하부 구조체(미도시) 상에 제1 소스막(1S), 희생막(SF) 및 제2 소스막(2S)이 적층될 수 있다. 하부 구조체(미도시)는 기판(substrate) 또는 주변 회로들을 포함하는 구조체일 수 있다. 제1 소스막(1S) 소스 라인(source line)으로 사용되는 막이므로, 도전 물질로 형성될 수 있다. 제2 소스막(2S)은 제1 소스막(1S)과 동일한 물질로 형성될 수 있다. 예를 들면, 제1 소스막(1S) 및 제2 소스막(2S)은 폴리실리콘, 텅스텐 또는 니켈 등의 도전 물질로 형성될 수 있다. 희생막(SF)은 제1 소스막(1S)과 식각 선택비를 가지는 물질로 형성될 수 있다. 희생막(SF)의 일부에 식각 방지막(ST)이 형성될 수 있다. 식각 방지막(ST)은 슬릿 영역에 슬릿 홀(SLH)을 형성하기 위한 식각 공정 시, 오버 식각을 방지하기 위한 것일 수 있다. 식각 방지막(ST)은 텅스텐과 같은 도전물질로 형성될 수 있다. 후속 공정에서 제1 및 제2 소스막들(1S, 2S)을 보호하기 위하여, 제1 소스막(1S)과 희생막(SF) 사이와, 제2 소스막(2S)과 희생막(SF) 사이에 버퍼막(buffer layer)이 더 형성될 수도 있다. 예를 들면, 버퍼막은 산화막으로 형성될 수 있다.
도 10b 및 11b를 참조하면, 제2 소스막(2S)의 상부에 제1 및 제2 물질막들(1M, 2M)이 교대로 적층될 수 있다. 예를 들면, 제2 소스막(2S)의 상부에 제1 물질막(1M)이 형성되면, 제1 물질막(1M)의 상부에 제2 물질막(2M)이 형성되고, 제2 물질막(2M)의 상부에 다시 제1 물질막(1M)이 형성될 수 있다. 제1 물질막(1M)은 절연 물질로 형성될 수 있다. 예를 들면, 제1 물질막(1M)은 산화막 또는 실리콘 산화막으로 형성될 수 있다. 제2 물질막(2M)은 후속 공정에서 제거될 수 있는 물질로 형성될 수 있다. 따라서, 제2 물질막(2M)은 제1 물질막(1M)과 식각 선택비가 다른 물질로 형성될 수 있다. 예를 들면, 제2 물질막(2M)은 질화막으로 형성될 수 있다. 제1 및 제2 물질막들(1M, 2M)이 적층된 구조체에서 최하단과 최상단에는 제1 물질막(1M)이 형성될 수 있다.
도 10c 및 11c를 참조하면, 메모리 블록의 셀 영역에 제1 소스막(1S)을 노출하는 수직 홀(VH)이 형성될 수 있다. 예를 들면, 제1 및 제2 물질막들(1M, 2M)의 일부와 제2 소스막(2S), 희생막(SF) 및 제1 소스막(1S)의 일부를 제거하기 위한 식각 공정이 수행될 수 있다. 식각 공정은 수직 홀(VH)이 기판으로부터 수직한 방향으로 형성되도록 건식 식각 공정으로 수행될 수 있다. 수직 홀(VH)은 메인 플러그를 형성하기 위한 영역에 형성될 수 있다. 수직 홀(VH)의 장축은 Y 방향이 되고, 단축은 X 방향이 된다. 수직 홀(VH)을 형성하기 위한 식각 공정이 종료되면, 수직 홀(VH)의 저면을 통해 제1 소스막(1S)이 노출될 수 있고, 수직 홀(VH)의 측면을 통해 제1 및 제2 물질막들(1M, 2M), 제2 소스막(2S) 및 희생막(SF)이 노출될 수 있다.
도 10d 및 11d를 참조하면, 메인 플러그(Pm)가 수직 홀(VH)의 내부에 형성될 수 있다. 메인 플러그(Pm)는 블로킹막(BX), 전하 트랩막(CT), 터널 절연막(TO), 채널막(CH), 코어 필라(CP) 및 캡핑막(CAP)을 포함할 수 있다. 예를 들면, 원통형으로 형성된 수직 홀(VH)의 내부 표면을 따라 블로킹막(BX)이 형성될 수 있다. 블로킹막(BX)은 수직 홀(VH)의 내부를 전부 채우지 않는 원통 형태로 형성될 수 있다. 이후 전하 트랩막(CT)이 블로킹 막(BX)의 내부 표면을 따라 원통 형태로 형성될 수 있고, 터널 절연막(TO)이 전하 트랩막(CT)의 내부 표면을 따라 원통 형태로 형성될 수 있다. 채널막(CH)은 터널 절연막(TO)의 내부 표면을 따라 원통 형태로 형성될 수 있으며, 코어 필라(CP)는 채널막(CH)으로 둘러싸인 내부에 채워질 수 있다. 코어 필라(CP)가 형성된 후, 코어 필라(CP)의 상부 영역 일부를 제거하기 위한 식각 공정이 수행될 수 있으며, 코어 필라(CP)가 제거된 영역에는 캡핑막(CAP)이 형성될 수 있다.
도 10e 및 11e를 참조하면, 메인 플러그(Pm)를 Y축 방향으로 분리시키는 분리 홀(SH)이 형성될 수 있다. 분리 홀(SH)은 메인 플러그(Pm)의 일부를 제거하는 식각 공정에 의해 형성될 수 있다. 식각 공정은, 메인 플러그(Pm)에 포함된 채널막(CH)이 분리될 수 있도록 셀 영역의 제1 소스막(1S)이 노출될 때까지 수행될 수 있다. 분리 홀(SH)을 형성하기 위한 식각 공정이 종료되면, 분리 홀(SH)의 저면을 통해 제1 소스막(1S)이 노출될 수 있고, 분리 홀(SH)의 측면을 통해 블로킹막(BX), 전하 트랩막(CT), 터널 절연막(TO), 채널막(CH), 코어 필라(CP) 및 캡핑막(CAP)이 노출될 수 있다. 식각 공정은 분리 홀(SH)을 기판에 수직하게 형성하기 위해 건식 식각 공정으로 수행될 수 있다. 분리 홀(SH)에 의해 메인 플러그(Pm)은 제1 서브 플러그(1Ps)와 제2 서브 플러그(2Ps)로 분리될 수 있다.
도 10f 내지 10h, 11f 내지 11h는 본 발명의 실시예에 따른 분리막(SM)의 제조 방법에 대한 레이아웃들 및 단면도들이다.
도 10f 및 11f를 참조하면, 분리 홀(SH)의 내부에 제1 분리막(1SM)이 형성될 수 있다. 제1 분리막(1SM)은 분리 홀(SH)의 내측벽을 따라 분리 홀(SH)의 내부를 채우지 않는 원통 형태로 형성될 수 있다. 제1 분리막(1SM)은 절연 물질로 형성될 수 있으며, 예를 들면 산화막 또는 실리콘 산화막으로 형성될 수 있다. 제1 분리막(1SM)은 분리 홀(SH)의 측면을 통해 노출된 막들을 보호하고, 제2 분리막(2SM)과 제1 내지 제4 서브 플러그들(1Ps~4Ps) 사이를 전기적으로 차단하는데 사용될 수 있다. 또한, 제1 분리막(1SM)은 후속 수행되는 소스 라인 형성 단계에서, 소스 라인용 도전 물질이 메모리 셀들로 유입되는 것을 차단하는데 사용될 수 있다.
도 10g 및 11g를 참조하면, 제1 분리막(1SM)이 형성된 분리 홀(SH)의 내측벽을 따라 제2 분리막(2SM)이 형성될 수 있다. 제2 분리막(2SM)은 저유전 물질(low-k material)로 형성될 수 있으며, 예를 들면, SiCN막으로 형성될 수 있다. 메모리 셀의 정전용량(capacitance)을 조절하기 위해, 제2 분리막(2SM)의 탄소(C)의 비율이 조절될 수 있다. 예를 들면, 제2 분리막(2SM)의 정전용량은 제2 분리막(2SM)에 포함되는 탄소(C)의 농도에 비례할 수 있다. 또한, 분리막(SM)을 사이에 두고 서로 마주보는 메모리 셀들 사이의 간섭을 감소시키기 위하여, 제2 분리막(2SM)이 사용될 수 있다. 또한, 제2 분리막(2SM)은 후속 수행되는 소스 라인 형성 단계에서, 제1 분리막(1SM)과 함께 소스 라인용 도전 물질이 메모리 셀들로 유입되는 것을 차단하는데 사용될 수 있다.
도 10h 및 11h를 참조하면, 제2 분리막(2SM)이 형성된 분리 홀(SH)의 내부에 제3 분리막(3SM)이 형성될 수 있다. 제3 분리막(3SM)은 제2 분리막(2SM)의 내측벽을 따라 분리 홀(SH)의 내부를 채우지 않는 원통형태로 형성될 수 있다. 제3 분리막(3SM)은 절연 물질로 형성될 수 있다. 예를 들면, 실리콘 산화막 또는 산화막으로 형성될 수 있다. 또한, 제3 분리막(3SM)은 후속 수행되는 소스 라인 형성 단계에서, 제1 및 제2 분리막들(1SM, 2SM)과 함께 소스 라인용 도전 물질이 메모리 셀들로 유입되는 것을 차단하는데 사용될 수 있다.
도 10i 및 11i를 참조하면, 전체 구조 상에 차단 패턴(PP)이 형성될 수 있다. 차단 패턴(PP)은 슬릿 홀(SLH) 및 제3 분리막(3SM)이 채워진 분리 홀(SH)의 내부가 채워지기 이전에, 슬릿 홀(SLH) 및 제3 분리막(3SM)의 상부가 덮이도록 스텝 커버리지(step coverage)가 높은 물질로 형성될 수 있다. 차단 패턴(PP)은 제1 물질막(1M)보다 스텝 커버리지가 높은 산화막으로 형성될 수 있다. 스텝 커버리지가 높은 물질은 일반 물질보다 증착 속도가 빠르기 때문에, 슬릿 홀(SLH) 및 분리 홀(SH)처럼 깊은 홀의 내부가 채워지기 이전에 슬릿 홀(SLH) 및 제3 분리막(3SM)이 채워진 분리 홀(SH)의 상부 개구부가 닫힐 수 있다.
도 10j 및 11j를 참조하면, 제3 분리막(3SM)이 채워진 분리 홀(SH)의 상부에 형성된 차단 패턴(PP)을 잔류시키고, 나머지 영역에 형성된 차단 패턴(PP)을 제거하기 위한 식각 공정이 수행될 수 있다. 예를 들면, 제1 물질막(1M) 또는 캡핑막(CAP)이 노출될 때까지 평탄화 공정이 수행될 수 있다. 평탄화 공정이 수행되면, 슬릿 홀(SLH), 제1 물질막(1M)과, 제1 및 제2 서브 플러그들(1Ps, 2Ps)의 상부에 형성된 차단 패턴(PP)은 제거되고, 제3 분리막(3SM)이 채워진 분리 홀(SH) 내에 형성된 차단 패턴들(PP)은 잔류할 수 있다. 따라서, 슬릿 홀(SLH)을 통해 식각 방지막(ST), 제1 및 제2 물질막들(1M, 2M)이 노출된다.
도 10k 및 11k를 참조하면, 슬릿 홀(SLH)을 통해 노출된 식각 방지막(ST)을 제거하기 위한 식각 공정이 수행될 수 있다. 식각 방지막(ST)이 제거되면 슬릿 홀(SLH)을 통해 희생막(SF)이 노출되므로, 희생막(SF)을 제거하기 위한 식각 공정이 수행될 수 있다. 희생막(SF)이 제거되면, 제1 및 제2 소스막들(1S, 2S) 사이의 블로킹막(BX)이 노출될 수 있다. 블로킹막(BX)이 노출되면, 슬릿(SLT)과 제1 및 제2 소스막들(1S, 2S) 사이로 노출된 블로킹막(BX), 전하 트랩막(CT) 및 터널 절연막(TO)을 제거하기 위한 습식 식각 공정이 수행될 수 있다. 전하 트랩막(CT) 및 터널 절연막(TO)을 제거하기 위한 식각 공정은 채널막(CH)이 노출될 때까지 수행될 수 있다. 해당 식각 공정은 습식으로 수행되므로, 제1 및 제2 소스막들(1S, 2S)사이로 노출된 제1 분리막(1SM)이 블로킹막(BX)과 함께 제거될 수 있다. 그러나 서브 분리 영역(SMs)내의 제1 분리막(1SM)은 제1 내지 제4 서브 플러그(1Ps- 4Ps)에 의해 보호되므로, 제1 분리막(1SM)이 제거되지 않는다.
도 10l 및 11l을 참조하면, 슬릿 홀(SLH)을 통해 노출된 희생막(SF), 블로킹막(BX), 전하 트랩막(CT), 터널 절연막(TO) 및 제1 분리막(1SM)이 제거된 영역 내에 제3 소스막(3S)이 형성될 수 있다. 이 때, 제3 소스막(3S)은 메인 플러그(Pm)의 저면에서 채널막(CH)에 접하도록 형성될 수 있다. 제3 소스막(3S)은 제1 또는 제2 소스막(1S 또는 2S)과 동일한 물질로 형성될 수 있다. 예를 들어, 제3 소스막(3S)은 도전 물질인 폴리실리콘, 텅스텐 또는 니켈 등으로 형성될 수 있다. 따라서, 제1 내지 제3 소스막들(1S ~ 3S)로 구성된 소스 라인(SL)이 형성될 수 있다. 이 때, 제1 내지 제3 분리막(1SM-3SM)들은 소스 라인용 도전 물질이 메모리 셀들로 유입되는 것을 차단하는 데 사용될 수 있다.
도 10m 및 11m을 참조하면, 슬릿 홀(SLH)을 통해 제2 물질막(2M)을 제거하기 위한 식각 공정이 수행될 수 있다. 식각 공정은 제1 물질막(1M)은 잔류시키고 제2 물질막(2M)을 선택적으로 제거하는 에천트를 사용하는 습식 식각 공정으로 수행될 수 있다.
도 10n 및 11n을 참조하면, 제2 물질막(2M)이 제거된 영역에는 제3 물질막(3M)이 형성될 수 있다. 제3 물질막(3M)은 게이트 라인(GL)으로 사용되므로, 도전 물질로 형성될 수 있다. 예를 들어, 제3 물질막(3M)은 텅스텐(W), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 실리콘(Si) 및 폴리실리콘(poly-Si) 등으로 형성될 수 있다. 제1 물질막들(1M) 사이에 제3 물질막(3M)이 형성되면, 제1 및 제3 물질막들(1M, 3M)을 포함하는 적층 구조체가 형성될 수 있다. 제1 물질막들(1M) 사이에 제3 물질막(3M)이 형성될 때, 슬릿 홀(SLH)의 표면에도 제3 물질막(3M)이 형성될 수 있다.
도 10o 및 11o를 참조하면, 슬릿 홀(SLH)의 표면을 따라 형성된 제3 물질막(3M)을 제거하기 위한 식각 공정이 수행될 수 있다. 식각 공정은 슬릿 홀(SLH)의 표면에 형성된 제3 물질막(3M)을 제거하기 위해 수행되지만, 제1 물질막들(1M) 사이에 형성된 제3 물질막(3M) 중에서 슬릿 홀(SLH)에 인접한 일부도 함께 제거될 수 있다.
도 10p 및 11p를 참조하면, 슬릿 홀(SLH)의 표면을 따라 절연막(IS)이 형성될 수 있다. 절연막(IS)은 산화막 또는 실리콘 산화막으로 형성될 수 있다. 절연막(IS)은 슬릿 홀(SLH)의 측면을 통해 노출되는 제3 물질막(3M)이 모두 덮이도록 형성될 수 있다. 슬릿 홀(SLH)의 하부에도 절연막(IS)이 형성될 수 있으므로, 절연막(IS)이 형성된 후에는 슬릿 홀(SLH)의 저면을 통해 제3 소스막(3S)을 노출시키기 위한 식각 공정이 수행될 수 있다. 슬릿 홀(SLH)의 측면에 형성된 절연막(IS)은 유지시키고 슬릿 홀(SLH)의 저면에 형성된 절연막(IS)을 선택적으로 제거하기 위하여, 식각 공정은 건식 식각 공정으로 수행될 수 있다.
도 10q 및 11q를 참조하면, 슬릿 홀(SLH)의 내부에 소스 콘택(SC)을 형성하기 위한 증착 공정이 수행될 수 있다. 소스 콘택(SC)은 도전 물질로 형성될 수 있다. 예를 들면, 소스 콘택(SC)은 도프트 폴리실리콘(doped poly-silicon) 또는 텅스텐으로 형성될 수 있다. 게이트 라인(GL)용 제3 물질막(3M)과 소스 콘택(SC) 사이에 절연막(IS)이 형성되므로, 슬릿(SLT)으로 나뉘어진 제(n-1) 및 제n 메모리 블록들(BLK(n-1), BLKn) 각각에 포함된 게이트 라인들(GL)도 서로 분리될 수 있다.
도 12는 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 12를 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함한다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호를 주고받고, 전원 커넥터(4002)를 통해 전원을 입력 받는다. SSD(4200)는 컨트롤러(4210), 복수의 메모리 장치들(4221~422n), 보조 전원 장치(4230), 및 버퍼 메모리(4240)를 포함한다.
컨트롤러(4210)는 호스트(4100)로부터 수신된 신호에 응답하여 복수의 메모리 장치들(4221~422n)을 제어할 수 있다. 예시적으로, 신호는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반하여 전송될 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의될 수 있다.
복수의 메모리 장치들(4221~422n)은 데이터를 저장하도록 구성된 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 장치들(4221~422n) 각각은 도 1에 도시된 메모리 장치(100)와 동일하게 구성될 수 있다. 복수의 메모리 장치들(4221~422n)은 채널들(CH1~CHn)을 통해 컨트롤러(4210)와 통신할 수 있다.
보조 전원 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4230)는 호스트(4100)로부터 전원 전압을 입력 받고, 충전할 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)의 전원 전압을 제공할 수 있다. 예시적으로, 보조 전원 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터 또는 복수의 메모리들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 메모리 장치들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 13은 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 장치(1100)는 도 1에 도시된 메모리 장치(100)와 동일하게 구성될 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
100: 메모리 장치
SL: 소스 라인
SSL: 선택 소스 라인
GL: 게이트 라인
WL: 워드 라인
1S~3S: 제1 내지 제3 소스막들
1M~3M: 제1 내지 제3 물질막들
Pm: 메인 플러그
Ps: 서브 플러그
SP: 플러그 분리 패턴
SLT: 슬릿
SC: 소스 콘택
IS: 절연막
SH: 분리 홀
AG: 에어갭
SM: 분리막

Claims (25)

  1. 서로 이격되어 적층된 게이트 라인들을 포함하는 적층 구조체;
    상기 적층 구조체에 수직 방향으로 형성되는 메인 플러그;
    상기 메인 플러그를 제1 및 제2 서브 플러그들로 분리시키는 플러그 분리 패턴;
    상기 플러그 분리 패턴의 내부에 형성되는 에어갭; 및
    상기 에어갭을 둘러싸는 분리막
    을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 분리막은 제1 분리막, 제2 분리막 및 제3 분리막을 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 에어갭은 원통 형태로 형성된 상기 제3 분리막의 내부에 형성되고,
    상기 제2 분리막은 상기 제3 분리막의 측면을 둘러싸고,
    상기 제1 분리막은 상기 제2 분리막의 측면을 둘러싸는 메모리 장치.
  4. 제2항에 있어서,
    상기 제1 분리막 및 제3 분리막은 절연 물질로 형성되는 메모리 장치.
  5. 제2항에 있어서,
    상기 제2 분리막은 저유전(low-k) 물질로 형성되는 메모리 장치.
  6. 제5항에 있어서,
    상기 저유전 물질은 SiCN을 포함하는 메모리 장치.
  7. 제6항에 있어서,
    상기 제2 분리막의 정전용량(capacitance)은 상기 SiCN에 포함된 탄소(C)의 농도에 의해 조절되는 메모리 장치.
  8. 제1항에 있어서,
    상기 메인 플러그들 각각은 상기 적층 구조체를 관통하는 코어 필라, 채널막, 터널 절연막, 전하 트랩막 및 블로킹막을 포함하는 메모리 장치.
  9. 제1항에 있어서,
    상기 제1 및 제2 서브 플러그들은 상기 플러그 분리 패턴들 각각을 기준으로 서로 대칭되는 메모리 장치.
  10. 제1항에 있어서,
    상기 플러그 분리 패턴들은 각각 상기 메인 플러그 및 상기 적층 구조체를 관통하는 메모리 장치.
  11. 제9항에 있어서,
    상기 에어갭 및 상기 분리막은 상기 플러그 분리 패턴들 내부에 각각 형성되어 상기 메인 플러그 및 상기 적층 구조체를 관통하는 메모리 장치.
  12. 제1항에 있어서,
    상기 플러그 분리 패턴들은 각각 상기 에어갭과 외부와의 물질 교환을 차단하는 차단 패턴을 포함하는 메모리 장치.
  13. 제12항에 있어서,
    상기 차단 패턴은 상기 적층 구조체를 관통하는 상기 에어갭의 상부에 형성되는 메모리 장치.
  14. 제2항에 있어서,
    상기 분리막은 상기 제1 및 제2 서브 플러그들과 접하는 서브 분리 영역을 포함하는 메모리 장치.
  15. 제14항에 있어서,
    상기 서브 분리 영역을 제외한 나머지 영역에서,
    상기 제1 분리막이 제거되어, 상기 제2 분리막은 상기 소스 라인에 접하는 메모리 장치.
  16. 제15항에 있어서,
    상기 소스 라인과 상기 서브 분리 영역이 서로 중첩되는 일부 영역은 제3 소스막의 일부 영역인 메모리 장치.
  17. 하부 구조체 상에 제1 및 제2 물질막들을 교대로 적층한 적층 구조체, 상기 적층 구조체에 수직 방향으로 서로 이격되어 배열되는 메인 플러그들을 형성하는 단계;
    적층 구조체를 관통하는 슬릿 홀들 및 상기 메인 플러그들을 분리하는 분리 홀들을 형성하는 단계;
    상기 분리 홀의 내부 측면을 따라 제1 분리막을 형성하는 단계;
    상기 제1 분리막의 내부 측면을 따라 제2 분리막을 형성하는 단계;
    상기 제2 분리막의 내부 측면을 따라 제3 분리막을 형성하는 단계; 및
    상기 제3 분리막의 내부에 에어갭을 형성하는 단계 를 포함하는 메모리 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 슬릿 홀들을 통해 노출된 희생막을 제거하는 단계;
    상기 희생막이 제거된 부분에 제3 물질막을 채우는 단계;
    상기 슬릿 홀들을 통해 노출된 상기 제2 물질막들을 제거하는 단계;
    상기 제2 물질막이 제거된 부분에 도전막들 및 상기 슬릿 홀들의 측면을 따라 절연막을 형성하는 단계; 및
    상기 절연막이 형성된 상기 슬릿 홀들의 내부에 소스 콘택을 형성하는 단계를 더 포함하는 메모리 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 에어갭을 형성하는 단계는 상기 적층 구조체의 상부 전체에 차단 패턴이 형성되는 단계; 및
    상기 제3 분리막의 상부에 형성된 상기 차단 패턴 외의 나머지 차단 패턴을 제거하는 단계를 포함하는 메모리 장치의 제조 방법.
  20. 제17항에 있어서,
    상기 제1 물질막들은 산화막으로 형성되고,
    상기 제2 물질막들은 질화막으로 형성되는 메모리 장치의 제조 방법.
  21. 제17항에 있어서,
    상기 메인 플러그들을 형성하는 단계는,
    상기 제1 및 제2 물질막들을 관통하는 수직 홀들을 형성하는 단계; 및
    상기 수직 홀의 내벽을 따라 블로킹막, 전하 트랩막, 터널 절연막, 채널막 및 코어 필라를 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
  22. 제17항에 있어서,
    상기 제1 및 제3 분리막은 절연물질로 형성되는 메모리 장치의 제조 방법.
  23. 제17항에 있어서,
    상기 제2 분리막은 저유전(low-K) 물질로 형성되는 메모리 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 저유전 물질은 SiCN을 포함하는 메모리 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 제2 분리막의 정전용량(capacitance)은 상기 SiCN에 포함된 탄소(C)의 농도에 의해 조절되는 메모리 장치의 제조 방법.
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