TWI394234B - 鎢製位線 - Google Patents

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Description

鎢製位線 發明領域
本揭露一般是關於記憶體裝置及，較特別地，是關於具有鎢製位線的記憶體裝置。
 發明背景
許多電子裝置與系統包括用於在該等裝置的操作期間的資料儲存的積體電路。例如，諸如電腦、列印裝置、掃描裝置、個人數位助理、計算器、電腦工作站、音訊及/或視訊裝置、諸如行動電話之通訊裝置，及用於分封交換網路的路由器之電子裝置可以包括呈積體電路形式用以保留資料作為它們操作的一部分的記憶體。與其他形式的記憶體相比，使用積體電路記憶體的優點包括空間保留與小型化、保留有限的電池資源、減少存取被儲存在該記憶體中的資料的時間，及消減組合該等電子裝置的成本。
動態隨機存取記憶體(DRAM)是積體電路記憶體的一實例。DRAM通常包含一半導體電容器胞元陣列，每一該半導體電容器胞元可以保持一定量的代表一存儲位元的邏輯值的電荷。該陣列中的該等胞元通常以列與行被安排。每一胞元位於一列與一行的交叉點處。藉由同時定址該交叉的列與行，該DRAM陣列中的每一胞元可以被存取。
在操作中，在該DRAM中的內部放大器感測被儲存在該等電容器上的電荷的數量。基於該等被感測的電荷，該 等感測放大器的輸出代表被儲存在該DRAM陣列中的位元的邏輯值。以這種方式，被儲存在該陣列中的資料可以從該DRAM積體電路中被擷取以被在該電子裝置中的其他積體電路使用。此外，在該DRAM上的其他內部電路再新在該等感測放大器已決定出已持有一電荷量的那些胞元上的電荷。以這種方式，該DRAM補償來自該等半導體電容器胞元的電荷的洩漏，比如進入該DRAM積體電路的基體的洩漏。該等胞元上的電荷的此類讀取、寫入，及保持是該DRAM的基本內部操作。
該等感測放大器透過包含該DRAM的該等行的位線連接至該等胞元。在從一胞元讀取之前，該DRAM移除在定址該胞元的該位線上的殘餘電荷。該殘餘電荷是在對共享同一位線的另一胞元的一之前讀取中被留下的。藉由在從該胞元中讀取之前將該位線預充電到一公共電位，該DRAM將該位線均衡。當該DRAM定址該胞元時，被儲存在該胞元中的電荷從該公共電位提高或降低到該位線的電位，從而表示被儲存在該胞元中的位元的邏輯值。
然而，位線具有內部電阻、內部寄生電容，及與其他位線的寄生電容。該等電阻與電容包含一RC電路，其時間常數增加用於預充電該等位線的均衡時間。如果太大，則該時間常數導致一較慢的對該DRAM積體電路的讀取時間，這限制了該DRAM積體電路在現代高速電子裝置中的使用。隨著用於DRAM積體電路的時鐘速率增加，命令之間的最少時間減少且用於位線的該均衡時間也應該減少。 減少位元線電阻/電容能改善寫入與讀取性能與故障率。藉由減少該位元線厚度，該電容能被減小。然而，將該線厚度減少到1000埃()以下會大大增加其電阻率，導致該裝置性能降級。
 發明概要
依據本發明之一實施例，係特地提出一種用於在一記憶體胞元中形成一位線的方法，其包含在一氮化鎢(WNX)基體上形成一鎢(W)單層；在該W單層上形成一硼(B)單層及在該B單層上形成一塊狀W層。
依據本發明之另一實施例，係特地提出一種記憶體裝置，其包含多條字組線；由一鎢單層、一硼單層，及一塊狀鎢層形成的多條位線；其中每一字組線與位線被連接到一記憶體胞元及其中該記憶體胞元包含一電容器與一電晶體。
依據本發明之又一實施例，係特地提出一種記憶體裝置，其包含以行列排列的一記憶體胞元陣列，其中行由字組線耦接而列由位元線耦接，其中該等位線由一鎢單層、一硼單層，及一塊狀鎢層形成及用於控制及存取該記憶體胞元陣列的電路。
依據本發明之再一實施例，係特地提出一種操作一位線的方法，其包含在一字組線與一位線的交叉點處定址一記憶體胞元，該位線由一氮化鎢(WNX )基體上的一鎢(W)單層、該W單層上的一硼(B)單層，及該B單層上的一塊狀W 層形成；使用一感測放大器讀取該位線；作為一再新操作的一部分，提供一電位給該位線以再新從該記憶體胞元中讀取的一狀態。
圖式簡單說明
第1圖說明了一DRAM記憶體胞元，其包括連接到該記憶體胞元的一位線與字組線。
第2圖說明了一DRAM記憶體陣列，其包括連接到該記憶體陣列中的每一記憶體胞元的位線與字組線。
第3A－3B圖說明了根據一種先前方法製造的一位線的一橫截面圖。
第4A－4C圖說明了根據本揭露的一實施例製造的一位線的一橫截面圖。
第5圖說明了根據一種先前方法製造的一位線上的鎢的晶粒結構。
第6圖說明了顯示根據一種先前方法製造的一位線的晶粒結構的一位線的一橫截面圖。
第7圖說明了根據本揭露的一實施例製造的一位線上的鎢的晶粒結構。
第8圖說明了顯示根據本揭露的一實施例製造的一位線的晶粒結構的一位線的一橫截面圖。
第9圖是具有包括根據本揭露的一實施例形成的一位線的至少一個記憶體裝置的一電子記憶體系統的一功能方塊圖。
第10圖是具有包括根據本揭露的一實施例形成的一位 線的至少一個記憶體裝置的一記憶體模組的一功能方塊圖。
 較佳實施例之詳細說明
本揭露的實施例包括系統、方法，及具有鎢製位線的裝置。一方法實施例包括在一個氮化鎢(WNX )基體上用一鎢(W)單層形成鎢製位線、在該W單層上形成一硼(B)單層，及在該B單層上形成一塊狀(bulk)W層。
在一些實施例中，使用一個二硼烷(B2 H6 )循環再加上氫氣(H2 )還原六氟化鎢(WF6 )，該鎢(W)單層能被成長。這步驟能促進該塊狀鎢層與該基體的粘附性。在各種實施例中，藉由在一高溫下熱分解B2 H6 ，一硼單層的沈積能被執行。硼作為一表面活性劑發揮作用及起作用以促進晶粒結構在該塊狀鎢層中的形成。然而，大量的硼可能減小鎢的粘附性。在各種實施例中，使用H2 還原WF6 ，藉由化學氣相沈積(CVD)法可使一低電阻率的保角塊狀鎢層成長。
被實現的該塊狀鎢層的該晶粒結構減小該位線中的該電阻率。根據本揭露的實施例，使用該CVD製程用H2 還原WF6 以成長該塊狀鎢層的該晶粒結構在厚度小於500埃()的一塊狀鎢層上產生1000－6000埃()寬的晶粒。這些尺寸大於可由先前的鎢沈積製程獲得的尺寸4－5倍。該晶粒結構的增加致使該位線中的該電阻率減少超過10μOhm．cm。此減少將先前鎢沈積製程的該電阻率減小了一半以上。
第1圖說明了一DRAM記憶體胞元，其包括連接到該記 憶體胞元的一位線與字組線。在第1圖中被顯示的該DRAM記憶體胞元由一電晶體106及一電容器108組成，其被稱為一電晶體一電容器(1T1C)胞元。該字組線104被連接到該電晶體106的閘極及該位線102被連接到該電晶體106的源極/汲極端。該電晶體106作為一開關在該電容器108與該位線102之間操作。該記憶體胞元能夠以儲存在該胞元電容器108中的電荷保持單條二進制資訊。實施例不只限於第1圖中的該示範記憶體胞元。例如，在一些實施例中，該記憶體胞元100可以是一多位準胞元。給定該電容器的公共節點110處的一偏置電壓Vcc/2，一邏輯1位準由該電容器兩端的＋Vcc/2伏特代表而一邏輯0由該電容器108兩端的－Vcc/2伏特代表。在任一情況下，儲存在該電容器中的電荷量是Q＝C．VCC /2庫侖，這裏C是以法拉為單位的電容值。
連接到該電晶體106的該閘極的該字組線104被用以啟動該記憶體胞元。該記憶體胞元100在字組線104與位線102的交叉點處被定址。然後該等記憶體胞元的狀態被透過位線102決定該胞元100的該狀態的一感測放大器(未顯示出)讀取。作為一再新操作的一部分，一電位被提供給位線102以再新從該記憶體胞元中讀取的該狀態。一DRAM記憶體胞元持續地需要被再新，因為該記憶體胞元100中的該電容器108連續地在損失它的電荷。一典型的記憶體胞元最低需要每幾奈秒被再新一次。
第2圖說明了一DRAM記憶體陣列，其包括連接到該記憶體陣列中的每一記憶體胞元的位線與字組線。第2圖顯示 了一DRAM記憶體陣列200，其包括連接到該記憶體陣列中的每一記憶體胞元的位線204－0，...，204－M，及字組線202－0，...，202－N。一DRAM記憶體陣列由在連接點處被連接到字組線與位線的一系列記憶體胞元組成。在第2圖，該等位線204－0，...，204－M連接到該記憶體陣列中的該等記憶體胞元。藉由將一選定量的記憶體胞元鋪在一起使得沿著一給定位線的記憶體胞元不共享一公用字組線且使得沿著一公用字組線的記憶體胞元不共享一公用位線，第2圖中的該記憶體陣列被產生。該記憶體胞元電晶體106的閘極連接一字組線202－0，...，202－N。連接眾多記憶體胞元的該字組線由被用來形成該電晶體的閘極的同一材料製成的一擴展的片段組成。該字組線在實體上是與該位線正交的。
該等位線204－0，...，204－M由連接到一記憶體胞元的電晶體的一導線組成。由於大量附接的記憶體胞元、給定位線的實體長度，及該位線與其他特徵的鄰近，該位線對大電容耦合可能是敏感的。例如，一350奈米(nm)級製程的位線電容的一典型值可以是大約300毫微微法拉(femtofarads(fF))。
在記憶體胞元中位線電容是一重要參數，因為它規定了該設計的許多其他層面。該位線中的一低電容被期望以改善一記憶體胞元中的性能。該位線中的低電容改善該記憶體胞元中的讀取與寫入時間及減少該記憶體胞元中讀取與寫入錯誤的數量。藉由減少該位線的厚度，該位線電容能被降低。在減少該位線的該厚度中，該電容不僅以一有 效的方式被減小，而且該記憶體陣列的實體尺寸能被減小，從而允許較密集的記憶體陣列。
減少該位線厚度以減小該位線中的電容及接著改善該記憶體胞元的性能特徵的一副作用位線電阻率的增加。當該位線厚度被減少時，該位線中的該電阻率也增加。電阻率的增加引起該記憶體胞元性能上的降級。因此，對於該位線厚度能被減少的數量有一限制。
第3A－3B圖說明了根據一種先前的方法製造的一位線的一橫截面圖。如在第3A圖中所顯示，一位線300在一個氮化鎢(WNX )基體302上被形成。一鎢層304在該WNX 基體302上被形成。在先前的方法中，該鎢層304至少是50厚及藉由在350℃到450℃範圍內的一溫度下SiH4 還原六氟化鎢(WF6 )被形成。下一步驟是在鎢層304上形成一塊狀鎢層308。
第3B圖說明了藉由在350℃到450℃範圍內的一溫度下氫氣(H2 )還原WF6 ，該塊狀鎢層308被形成。如在第3B圖中所顯示，形成該鎢製位線300的方法在該塊狀鎢層308中產生具有細晶粒的一晶粒結構，如由指向該塊狀鎢層308中垂直晶粒邊界的緊密間隔的幾何形狀的箭頭309所表明。該塊狀鎢層308中的該等細晶粒增加了該位線300中的該電阻。當該位線300的厚度在500以下時，具有該塊狀鎢層308的該晶粒結構的該位線300中的該電阻導致該DRAM記憶體胞元中的性能特性減小。由於與位線厚度的一減少有關的該位線300中的電容的一減少，少於500的一厚度是可行 的。
第4A－4C圖說明了根據本揭露的一實施例製造的一位線的一橫截面圖。第4A圖說明了在根據本揭露的一實施例的一製程步驟之後的一部分鎢製位線400的一橫截面圖。該製程以一個氮化鎢(WNX )基體402開始。如在第4A圖中所顯示，一鎢單層404薄膜在該WNX 基體402上被形成。使用一B2 H6 循環再加上在250℃到450℃範圍內的一溫度下H2 還原WF6 ，該鎢單層404被形成。該鎢單層被形成厚度在1到10埃範圍內。將該塊狀鎢層成核是困難的且該鎢單層404被形成以促進塊狀鎢層的粘附性。實施例不限於特定層體及單層厚度。
如在第4B圖中所顯示，一硼(B)單層408可在該鎢單層404上被形成。這樣第4B圖說明了第二製程步驟之後的一部分鎢製位線400的一橫截面圖。藉由在大約350℃到450℃範圍內的一溫度下熱分解B2 H6 ，該B單層408可在該鎢單層404上被形成。用於形成該B單層的B2 H6 的該熱分解在從大約1秒到20秒的一時間段內發生。該硼單層被形成厚度在1到10範圍內。
第4C圖說明了在隨後的製程步驟之後的一鎢製位線400的一橫截面圖。在此下一製程步驟中，一塊狀鎢層412在該硼單層408上被形成。硼作為一表面活性劑發揮作用及起作用以促進該晶粒結構在該塊狀鎢層412中的形成。然而，大量的硼可能減小鎢的粘附性，因此只一硼單層在該鎢單層404上被形成。該硼單層408中硼的數量是在大約該 塊狀鎢層412中的鎢的數量的2%到20%的範圍內。藉由在大約350℃到450℃範圍內的一溫度下H2 還原WF6 ，該塊狀鎢層412被形成。在一些實施例中，藉由在大約400℃的一溫度下H2 還原WF6 ，該塊狀鎢層412被形成。在第4C圖中的該塊狀鎢層412被形成厚度少於500。形成厚度少於500的該塊狀鎢層進一步有助於在該鎢製位線400中保持一低電容。在第4C圖中，與前面被顯示在第3B圖中的該等垂直晶粒邊界間隔相比，該塊狀鎢層412具有一相對大的晶粒尺寸，如由指向該塊狀鎢層412中垂直晶粒邊界的較寬間隔幾何形狀的箭頭409所說明。該等垂直晶粒邊界的較寬間隔幾何形狀旨在相對於在第3B圖中被顯示的該等較細晶粒邊界，代表該塊狀鎢層412的該相對較大的晶粒尺寸。該塊狀鎢層412的該較大晶粒尺寸有助於減小該鎢製位線中的電阻，儘管它的厚度少於500。因為在該等先前的方法中必須在該氮化鎢層上將鎢成核的困難，先前達到如此大的晶粒邊界是不可能的。該位線的實施例不限於特定層體及單層厚度。
第5圖與第6圖說明了根據如結合第3A與3B圖所描述的一種先前的方法製造的一位線上的鎢的晶粒結構。第5圖說明了被放大到500nm/inch的一比例的一塊狀鎢層500的一俯視圖。該塊狀鎢層500具有寬為從300到800的晶粒。對於520厚的一位線，該塊狀鎢層中的該相對小的晶粒結構導致大約20μOhm．cm的一中心電阻率。鎢晶粒502與504說明了利用第3A與3B圖的該等先前的方法形成的該鎢 的各種晶粒尺寸。鎢晶粒502具有大約350的一寬度而鎢晶粒504具有大約800的一寬度。
第6圖說明了被放大到500nm/inch的一比例的一鎢製位線600的一橫截面圖。該位線的這幅視圖說明了鎢製位線600的該塊狀鎢層606中的小晶粒結構。由於電流必須通過該等晶粒的大量邊界引起的困難，該小晶粒結構增加了該鎢製位線600中的電阻。在具有少於500的一所欲的位線厚度的情況下，使用在第3A與3B圖中所表述的該方法形成的該塊狀鎢層的晶粒尺寸產生大約400寬的晶粒，相應的中心電阻率為20μOhm．cm。
第7圖說明了根據本揭露的一實施例製造的一位線上的鎢的晶粒結構。第7圖顯示了被放大到500nm/inch的一比例的一塊狀鎢層700的一俯視圖。該塊狀鎢層700具有寬度從大約1000到6000變化的晶粒。對於300－500厚的一位線，該位線中該塊狀鎢層700的該等大晶粒具有在大約9μOhm．cm到11μOhm．cm的範圍內的一中心電阻。鎢晶粒702與704說明了根據在第4A－4C圖中所描述的該製程的該塊狀鎢層700的各種晶粒尺寸。鎢晶粒702具有大約5000的一寬度而鎢晶粒704具有大約1300的一寬度。
第8圖說明了顯示根據本揭露的一實施例製造的一位線的晶粒結構並被放大到500nm/inch的一比例的一位線的一橫截面圖。如在第8圖的該橫截面圖中能被觀察到的，與在第6圖的該橫截面圖中被顯示的該等晶粒邊界相比，該等晶粒邊界是被較寬間隔的。該等較寬間隔的晶粒邊界旨在 進一步說明根據本揭露的一製程實施例形成的塊狀鎢層808的較大晶粒尺寸。該大晶粒結構減小該鎢製位線800中的電阻，由於該電流通過少量晶粒邊界的容易度增加。在具有少於500的一所欲的位線厚度的情況下，根據一製程實施例被形成的該塊狀鎢層808的晶粒尺寸產生寬度從1000到6000變化的晶粒。這些晶粒具有與大約10μOhm．cm的一中心電阻率相應的一橫截面寬度。
第9圖是具有包括根據本揭露的一實施例，例如，在第4A－4C圖中所描述的該製程，形成的一位線的至少一個記憶體裝置920的一電子記憶體系統900的一功能方塊圖。記憶體系統900包括耦接到包括記憶體胞元的一記憶體陣列930的一DRAM記憶體裝置920的一處理器910。該記憶體系統900能包括分離的積體電路或者該處理器910與該記憶體裝置920都能在同一積體電路上。該處理器910能是一微處理器或如一特定應用積體電路(ASIC)之一些其他類型的控制電路。
為明確起見，該電子記憶體系統900已經被簡化以集中於與本揭露特別相關的特性。該記憶體裝置920包括一DRAM記憶體胞元陣列930。每一列記憶體胞元的控制閘極被與一字組線耦接，而該等記憶體胞元的汲極區被耦接到位線。如將被那些在此領域中具有通常知識者了解的，該等記憶體胞元到字組線與位線的連接方式取決於該陣列結構。
第9圖之實施例包括用以閂鎖經由I/O連接962透過I/O 電路960提供的位址信號之位址電路940。位址信號由一列解碼器944及一行解碼器946接收並解碼，以存取該記憶體陣列930。根據本揭露，該技藝中具有通常知識者將了解，位址輸入連接的數目依該記憶體陣列930之密度及架構而定，且位址的數目隨記憶體胞元的數目的增加及記憶體方塊與陣列的數目的增加而增加。
記憶體胞元的該記憶體陣列930能包括根據這裏所描述的實施例被形成的鎢製位線。該記憶體裝置920藉由使用感測/緩衝電路感測該等記憶體陣列行中的電壓及/或電流變化來讀取該記憶體陣列930中的資料，在此實施例中，該感測/緩衝電路可以是讀取/閂鎖電路950。該讀取/閂鎖電路950可被耦接以讀取並閂鎖該記憶體陣列930的一列資料。I/O電路960被包括用於透過該等I/O連接962與該處理器910進行雙向資料連接。寫入電路955被包括用以將資料寫入該記憶體陣列930。
控制電路970解碼由控制連接972提供的來自該處理器910的信號。此等信號可包括被用以控制對該記憶體陣列930之操作的晶片信號、寫入致能信號及位址閂鎖信號，其中該等操作包括資料讀取、資料寫入、資料再新及資料抹除操作。在各種實施例中，該控制電路970負責執行來自該處理器910的用以執行本揭露之該等操作及規劃實施例之指令。該控制電路970可以是一狀態機、一定序器或一些其他類型的控制器。該領域中具有通常知識者將了解，附加的電路及控制信號可被提供，及第9圖之記憶體裝置細節已 經被減少以利於方便說明。
第10圖是具有包括根據本揭露的一實施例，例如，在第4A－4C圖中被描述的該製程，被形成的一位線的至少一個記憶體裝置1010的一記憶體模組1000的一功能方塊圖。記憶體模組1000以一DRAM晶片被說明，但是其他類型的記憶體打算被包括於這裏所使用的“記憶體模組”的範圍內。此外，雖然一示範性形狀因素在第10圖中被描述，但是這些概念讀同樣可應用於其他形狀因素。
在一些實施例中，記憶體模組1000可包括用以封閉一個或更多個記憶體裝置1010的一外殼1005(如圖中所描述的)，然而，這樣一外殼對於所有裝置或裝置應用而言不是必要的。至少一個記憶體裝置1010包括具有依據這裏所描述之實施例被形成的一鎢製位線的記憶體胞元之一陣列。如果存在，則該外殼1005包括一個或更多個用以與一主機裝置通訊之連接點1015。主機裝置之範例包括數位相機、數位錄影及播放裝置、PDA、個人電腦、記憶卡讀卡器、介面集線器及類似物。對於一些實施例而言，該等連接點1015是一標準化介面形式。然而，一般來說，連接點1015提供用於該記憶體模組1000與具有與該等連接點1015相容的接收器的一主機之間傳遞控制、位址及/或資料信號的一介面。
該記憶體模組1000可以可取捨地包括附加電路1020，其可以是一個或更多個積體電路及/或離散的元件。對於一些實施例而言，該附加電路1020可包括用以控制橫跨多個 記憶體裝置1010的存取及/或用以在一外部主機與一記憶體裝置1010之間提供一轉換層的一記憶體控制器。例如，在該等連接點1015與到達該一個或更多個記憶體裝置1010的多個連.接之間可能沒有一個一對一的對應。因此，一記憶體控制器可選擇性地耦接一記憶體裝置1010之一I/O連接(第9圖中未顯示)，以在適當的時間於適當的I/O連接處接收適當的信號，或者在適當的時間於適當的連接點1015處提供適當的信號。相似地，一主機與該記憶體模組1000之間的通訊協定可以與存取一記憶體裝置1010所需的通訊協定不同。那麼，一記憶體控制器可將接收自一主機的命令序列轉換為適當的命令序列，以實現所希望的對該記憶體裝置1010的存取。除了改變命令序列之外，此轉換還可進一步地包括改變信號電壓位準。
該附加電路1020可進一步地包括與控制一記憶體裝置1010無關的功能，諸如，可由一ASIC執行的邏輯功能。同樣地，該附加電路1020可包括用以限制讀取或寫入存取該記憶體模組1000的電路，諸如密碼保護、生物統計或類似物。該附加電路1020可包括用以指示該記憶體模組1000之一狀態的電路。例如，該附加電路1020可包括用以決定電力是否正在被供應給該記憶體模組1000及該記憶體模組1000是否正在被存取，及用以顯示其狀態的一指示的功能，諸如，當正在被供電時為一穩定光源，而當正在被存取時為一閃爍光源。該附加電路1020可進一步包括被動裝置，諸如，用以幫助調整該記憶體模組1000內電力需要的 去耦電容器。
基於上述該等原因，及此領域中那些具有通常知識者在閱讀及理解本專利說明書之後將容易明白的下述其他原因，在此領域中需要一種位線，該位線細到足以降低該位線中的電容以增強性能同時在該位線中保持一低的電阻率。為了滿足這目的，該位線需要具有足夠大以減小流過該鎢製位線的電流的阻抗的一晶粒結構。
總結
用於使用及形成鎢製位線的方法、裝置，及系統已經被描述。根據本揭露的實施例被形成的該等鎢製位線可被形成為在一個氮化鎢(WNX )基體上具有一鎢(W)單層、在該W單層上具有一硼(B)單層，及在該B單層上具有一塊狀W層。
雖然特定的實施例已經被說明並被描述於此，但該技藝中具有通常知識者將了解，被計畫以實現相同結果的安排可代替所示特定的實施例。此揭露企圖打算本揭露之各種實施例的改作(adaptation)或變化。要知道，上面的描述是以說明的方式，而非限制的方式。在檢閱上文描述之後，上述實施例之組合及未特定地被描述與此的其他實施例對於該技藝中具有通常知識者而言將是清楚的。本揭露之各種實施例的範圍包括上述結構及方法被使用於其中的其他應用。因此，本揭露之各種實施例的範圍應參考附加申請專利範圍以及此申請專利範圍有權享有的等效物之全部範圍來決定。
在前面的詳細描述中，為了達到簡化本揭露之目的，各種特徵被聚集于一單一實施例中。這種揭露方法不應被解讀為反映下述意圖：本揭露之該等揭露的實施例必須使用多於每一申請專利範圍中所明確列舉的特徵。而是如下述申請專利範圍反映的，發明的標的在於少於一單一揭露的實施例的所有特徵。因此，下述申請專利範圍在此被併入至該詳細描述中，其中每一申請專利範圍本身就是一獨立的實施例。
100‧‧‧記憶體胞元/胞元
102‧‧‧位線
104‧‧‧字組線
106‧‧‧電晶體/記憶體胞元電晶體
108‧‧‧電容器/胞元電容器
110‧‧‧公共節點
200‧‧‧DRAM記憶體陣列
202－0，...，202－N‧‧‧字組線
204－0，...，204－M‧‧‧位線
300‧‧‧位線/鎢製位線
302‧‧‧氮化鎢基體
304‧‧‧鎢層
308‧‧‧塊狀鎢層
309‧‧‧箭頭
400‧‧‧部分鎢製位線/鎢製位線
402‧‧‧氮化鎢基體
404‧‧‧鎢單層
408‧‧‧硼單層
409‧‧‧箭頭
412‧‧‧塊狀鎢層
500‧‧‧塊狀鎢層
502－504‧‧‧鎢晶粒
600‧‧‧鎢製位線
602‧‧‧氮化鎢基體
604‧‧‧鎢層
606‧‧‧塊狀鎢層
700‧‧‧塊狀鎢層
702－704‧‧‧鎢晶粒
800‧‧‧鎢製位線
808‧‧‧塊狀鎢層
900‧‧‧電子記憶體系統/記憶體 系統
910‧‧‧處理器
920‧‧‧記憶體裝置/DRAM記憶體裝置
930‧‧‧記憶體陣列/DRAM記憶體胞元陣列
940‧‧‧位址電路
944‧‧‧列解碼器
946‧‧‧行解碼器
950‧‧‧讀取/閂鎖電路
955‧‧‧寫入電路
960‧‧‧輸入/輸出電路
962‧‧‧輸入/輸出連接
970‧‧‧控制電路
972‧‧‧控制連接
1000‧‧‧記憶體模組
1005‧‧‧外殼
1010‧‧‧記憶體裝置
1015‧‧‧連接點
1020‧‧‧附加電路
第1圖說明了一DRAM記憶體胞元，其包括連接到該記憶體胞元的一位線與字組線。
第2圖說明了一DRAM記憶體陣列，其包括連接到該記憶體陣列中的每一記憶體胞元的位線與字組線。
第3A－3B圖說明了根據一種先前方法製造的一位線的一橫截面圖。
第4A－4C圖說明了根據本揭露的一實施例製造的一位線的一橫截面圖。
第5圖說明了根據一種先前方法製造的一位線上的鎢的晶粒結構。
第6圖說明了顯示根據一種先前方法製造的一位線的晶粒結構的一位線的一橫截面圖。
第7圖說明了根據本揭露的一實施例製造的一位線上的鎢的晶粒結構。
第8圖說明了顯示根據本揭露的一實施例製造的一位 線的晶粒結構的一位線的一橫截面圖。
第9圖是具有包括根據本揭露的一實施例形成的一位線的至少一個記憶體裝置的一電子記憶體系統的一功能方塊圖。
第10圖是具有包括根據本揭露的一實施例形成的一位線的至少一個記憶體裝置的一記憶體模組的一功能方塊圖。
400‧‧‧部分鎢製位線/鎢製位線
402‧‧‧氮化鎢基體
404‧‧‧鎢單層
408‧‧‧硼單層
409‧‧‧箭頭
412‧‧‧塊狀鎢層

Claims (28)

  1. 一種用於在一記憶體胞元中形成一位線的方法，其包含以下步驟：在一氮化鎢(WNX )基體上形成一鎢(W)單層；在該W單層上形成厚度在1Å到10Å之間的一硼(B)單層；及在該B單層上形成一塊狀W層。
  2. 如申請專利範圍第1項所述之方法，其中該方法包括使用一個二硼烷(B2 H6 )循環再加上氫氣(H2 )還原六氟化鎢(WF6 )形成該W單層。
  3. 如申請專利範圍第1項所述之方法，其中該方法包括形成厚度在1埃(Å)到10埃(Å)之間的該W單層。
  4. 如申請專利範圍第1項所述之方法，其中該方法包括藉由在350℃到450℃之間的一溫度下熱分解B2 H6 而形成該B單層。
  5. 如申請專利範圍第4項所述之方法，其中該方法包括藉由在範圍為1秒到20秒的一時間段內熱分解B2 H6 而形成該B單層。
  6. 如申請專利範圍第1項所述之方法，其中該方法包括使用H2 還原WF6 透過化學氣相沈積(CVD)法形成該塊狀W層。
  7. 如申請專利範圍第1項所述之方法，其中該方法包括形成一位線，其中該硼單層中硼的數量是在該塊狀鎢層中的鎢的數量的2%到20%的範圍內。
  8. 如申請專利範圍第1項所述之方法，其中該方法包括形成具有寬度介於1000埃與6000埃之間的一晶粒尺寸的該塊狀W層。
  9. 如申請專利範圍第1項所述之方法，其中該方法包括在一記憶體胞元中形成厚度少於500Å的一位線。
  10. 如申請專利範圍第1項所述之方法，其中該方法包括在一記憶體胞元中形成具有介於9μOhm．cm與11μOhm．cm之間的一中心電阻的一位線。
  11. 一種記憶體裝置，其包含：多條字組線；由一鎢(W)單層、在該鎢單層上厚度在1Å到10Å之間的一硼(B)單層，及在該硼單層上之一塊狀鎢(W)層形成的多條位線；其中每一字組線與位線被連接到一記憶體胞元，及其中該記憶體胞元包含一電容器與一電晶體。
  12. 如申請專利範圍第11項所述之記憶體裝置，其中該位線被連接到與該記憶體胞元有關的一電晶體的一汲極端。
  13. 如申請專利範圍第11項所述之記憶體裝置，其中該字組線被連接到與該記憶體胞元有關的一電晶體的一閘極端。
  14. 如申請專利範圍第11項所述之記憶體裝置，其中該W單層厚度在1Å到10Å之間。
  15. 如申請專利範圍第11項所述之記憶體裝置，其中該塊狀W層厚度少於500Å。
  16. 如申請專利範圍第11項所述之記憶體裝置，其中該塊狀W層有具有寬度介於1000Å與6000Å之間的晶粒的一晶粒結構。
  17. 一種記憶體裝置，其包含：以行列排列的一記憶體胞元陣列，其中列由字組線耦接而行由位線耦接，其中該等位線由一鎢(W)單層、在該鎢單層上厚度在1Å到10Å之間的一硼(B)單層，及在該硼單層上之一塊狀鎢(W)層形成；及用於控制及存取該記憶體胞元陣列的電路。
  18. 如申請專利範圍第17項所述之記憶體裝置，其中該電路具有被一列解碼器與一行解碼器接收及解碼以存取該記憶體胞元陣列的位址信號。
  19. 如申請專利範圍第17項所述之記憶體裝置，其中附加的電路包括用於控制橫跨多個記憶體裝置存取的一記憶體控制器。
  20. 如申請專利範圍第17項所述之記憶體裝置，其中該W單層厚度在1Å到10Å之間。
  21. 如申請專利範圍第17項所述之記憶體裝置，其中該塊狀W層厚度少於500Å。
  22. 如申請專利範圍第17項所述之記憶體裝置，其中該塊狀W層有具有寬度介於1000Å與6000Å之間的晶粒的一晶粒結構。
  23. 一種操作一位線的方法，其包含以下步驟： 在一字組線與一位線的交叉點處定址一記憶體胞元，該位線由一氮化鎢(WNX )基體上的一鎢(W)單層、該W單層上厚度在1Å到10Å之間的一硼(B)單層，及該B單層上的一塊狀W層形成；使用一感測放大器讀取該位線；作為一再新操作的一部分，提供一電位給該位線以再新從該記憶體胞元中讀取的一狀態。
  24. 如申請專利範圍第23項所述之方法，其中該再新操作包括以每1奈秒到100奈秒一次的速率重寫該記憶體胞元狀態。
  25. 如申請專利範圍第23項所述之方法，其中該方法包括使用一個二硼烷(B2 H6 )循環再加上氫氣(H2 )還原六氟化鎢(WF6 )形成該W單層。
  26. 如申請專利範圍第23項所述之方法，其中該W單層厚度在1Å到10Å之間。
  27. 如申請專利範圍第23項所述之方法，其中該塊狀W層厚度少於500Å。
  28. 如申請專利範圍第23項所述之方法，其中該塊狀W層有具有寬度介於1000Å與6000Å之間的晶粒的一晶粒結構。
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