JP7175330B2 - 不揮発性メモリデバイス及び不揮発性メモリ機構を有するシステム並びにそれらを動作するための方法 - Google Patents

不揮発性メモリデバイス及び不揮発性メモリ機構を有するシステム並びにそれらを動作するための方法 Download PDF

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Description

［関連出願］
この出願は、“ＮＯＮ－ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＡＮＤ ＳＹＳＴＥＭＳ ＷＩＴＨ ＲＥＡＤ－ＯＮＬＹ ＭＥＭＯＲＹ ＦＥＡＴＵＲＥＳ ＡＮＤ ＭＥＴＨＯＤＳ ＦＯＲ ＯＰＥＲＡＴＩＮＧ ＴＨＥ ＳＡＭＥ”という名称のＴｉｍｏｔｈｙ Ｂ． Ｃｏｗｌｅｓ、Ｊｏｎａｔｈａｎ Ｓ． Ｐａｒｒｙ、Ｇｅｏｒｇｅ Ｂ． Ｒａａｄ、及びＪａｍｅｓ Ｓ． Ｒｅｈｍｅｙｅｒによる継続出願された米国特許出願に関連する主題を含む。関連出願は、マイクロン テクノロジー，インク．に割り当てられ、整理番号０１０８２９－９３２１．ＵＳ００により識別される。その主題は、参照により本明細書にこれより組み込まれる。
［技術分野］
本開示は、一般的に、半導体メモリデバイスに関し、より具体的には、不揮発性メモリデバイス及び不揮発性メモリ機構を有するシステム並びにそれらを動作するための方法に関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタルディスプレイ等の様々な電子デバイスに関連する情報を蓄積するために広く使用されている。メモリデバイスは、コンピュータ又はその他の電子デバイスにおいて、内部の半導体、集積回路、及び／又は外部のリムーバブルデバイスとしてしばしば提供される。揮発性及び不揮発性メモリを含む多数の異なる種類のメモリがある。ランダムアクセスメモリ（ＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）をとりわけ含む揮発性メモリは、そのデータを維持するための印加電力源を必要とし得る。不揮発性メモリは、対照的に、外部に電力がない場合であっても、その蓄積データを保持し得る。不揮発性メモリは、フラッシュメモリ（例えば、ＮＡＮＤ及びＮＯＲ）、相変化メモリ（ＰＣＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、抵抗変化型ランダムアクセスメモリ（ＲＲＡＭ）、及び磁気ランダムアクセスメモリ（ＭＲＡＭ）をとりわけ含む幅広い様々な技術で利用可能である。メモリデバイスの改善は、メトリックの中でもとりわけ、メモリセル密度の増加、読み出し／書き込み速度の増加若しくは動作レイテンシの削減、信頼性の増加、データ保持の増加、電力消費の削減、又は製造コストの削減を一般的に含み得る。
本技術の実施形態に従ったメモリデバイスを概略的に説明するブロック図である。 本技術の実施形態に従ったメモリデバイスを動作する方法を説明するフローチャートである。 本開示の実施形態に従ったメモリデバイスを動作する方法を説明するフローチャートである。
不揮発性メモリデバイスは、印加電力を欠く時のデータ蓄積の持続性に起因して、データの蓄積のためにしばしば使用される。不揮発性メモリの速度及びコストを改善する不揮発性メモリ技術の昨今の利点と共に、不揮発性メモリデバイスは、蓄積以外の用途で益々使用されている。例えば、不揮発性メモリデバイスは、揮発性メモリデバイスと同様の速度及び／又は耐久性を提供し得る点を改善すると共に、キャッシュ、主記憶装置を提供するために、又はその他の伝統的な揮発性メモリの用途を充足するために、揮発性メモリデバイスの場所で益々使用され得る。
印加電力を欠く時でもデータを持続的に蓄積することは、不揮発性メモリ技術の便益であると一般的に目されるが、揮発性メモリデバイスによって従来実施される用途での不揮発性メモリデバイスの使用は、新たな懸念を引き起こし得る。例えば、パスワード、財務情報、又は医療情報等の機密情報が（例えば、可能性としてクリアテキスト又は非暗号化フォーマットで）一時的に蓄積され得る多くのキャッシュ又は主記憶装置を提供するメモリの揮発性の性質に起因して、揮発性メモリデバイスがこの機密データを蓄積するシステムの電力ダウンは、データへの物理的なアクセスに対する防御として当てにされ得る。これらの役割で揮発性メモリデバイスの代わりになる不揮発性メモリデバイスを用いると、しかしながら、システムへの物理的なアクセスは、例えば、システムへの電力を中断すること、及び機密データが依然として蓄積され得る不揮発性メモリデバイスを除去することによって、データへの無権限のアクセスの手段を許容し得る。
したがって、本技術の幾つかの実施形態は、電力喪失のイベントにおいてデータを消去する又は劣化させることによって、不揮発性メモリアレイの少なくもサブセットが揮発性メモリとして挙動するように構成されるメモリデバイス、メモリデバイスを含むシステム、並びにメモリデバイス及びシステムを動作する方法に向けられる。本技術の一実施形態では、メモリデバイスは、不揮発性メモリアレイと、不揮発性メモリアレイの１つ以上のアドレスを蓄積するように、メモリデバイスの電力状態の変化を検出するように、及び電力状態の変化を検出することに応答して、１つ以上のアドレスにおけるデータを消去する又は劣化させるように構成された回路とを含むメモリデバイスが提供される。
図１は、本技術の実施形態に従って構成されたメモリデバイス１００を有するシステム１０１のブロック図である。図示されるように、メモリデバイス１００は、メインメモリ１０２（例えば、ＤＲＡＭ、ＮＡＮＤフラッシュ、ＮＯＲフラッシュ、ＦｅＲＡＭ、ＰＣＭ等）と、ホストデバイス１０８（例えば、上流の中央処理装置（ＣＰＵ））に動作可能に結合された制御回路１０６とを含む。メインメモリ１０２は、複数のメモリセルを各々含む、複数のメモリ領域又はメモリユニット１２０を含む。メモリユニット１２０は、個別のメモリダイ、単一のメモリダイ内のメモリプレーン、又はシリコン貫通ビア（ＴＳＶ）と垂直方向に接続されたメモリダイのスタック等であり得る。例えば、一実施形態では、メモリユニット１２０の各々は、半導体ダイから形成され得、単一のデバイスパッケージ（図示せず）内のその他のメモリユニットダイと配列され得る。他の実施形態では、複数のメモリユニット１２０が単一のダイ上に共同設置され得、及び／又は複数のデバイスパッケージに渡って分散され得る。メモリユニット１２０はまた、幾つかの実施形態では、メモリ領域１２８（例えば、バンク、ランク、チャネル、ブロック、ページ等）に細分化され得る。
メモリセルは、例えば、永続的若しくは半永続的にデータを蓄積するように構成された浮遊ゲート、電荷捕獲、相変化、容量性、強誘電性、磁気抵抗性、及び／又はその他の適切な蓄積素子を含み得る。メインメモリ１０２及び／又は個別のメモリユニット１２０は、メモリセルへのアクセス及び／又はプログラミング（例えば、書き込み）のための、並びに情報の処理及び／又は制御回路１０６若しくはホストデバイス１０８との通信のため等のその他の機能のための、マルチプレクサ、デコーダ、バッファ、読み出し／書き込みドライバ、アドレスレジスタ、データ出力／データ入力レジスタ等のその他の回路コンポーネント（図示せず）をも含み得る。メモリセルは、（例えば、ワード線に各々対応する）行及び（例えば、ビット線に各々対応する）列内に配置され得る。他の実施形態では、メモリセルは、説明される実施形態で示されるものとは異なる種類の階層及び／又はグループ内に配置され得る。更に、説明の目的のために幾つかの数のメモリセル、行、列、ブロック、及びメモリユニットを用いて説明される実施形態では図示されているが、メモリセル、行、列、領域、及びメモリユニットの数は変更し得、他の実施形態では、説明される例で図示されるよりも規模的に大きく又は小さくなり得る。例えば、幾つかの実施形態では、メモリデバイス１００は、唯一のメモリユニット１２０を含み得る。或いは、メモリデバイス１００は、２つの、３つの、４つの、８つの、１０個の、又はそれ以上の（例えば、１６個の、３２個の、６４個の、若しくはそれ以上の）メモリユニット１２０を含み得る。メモリユニット１２０は、各々２つのメモリ領域１２８を含むものとして図１には図示されているが、他の実施形態では、各メモリユニット１２０は、１つの、３つの、４つの、８つの、又はそれ以上の（例えば、１６個の、３２個の、６４個の、１００個の、１２８個の、２５６個の、若しくはそれ以上の）メモリ領域を含み得る。
一実施形態では、制御回路１０６は、（例えば、コマンド／アドレス／クロック入力回路、デコーダ、電圧及びタイミングジェネレータ、入力／出力回路等を含む）メインメモリ１０２と同じダイ上で提供され得る。別の実施形態では、制御回路１０６は、マイクロコントローラ、専用論理回路（例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、メモリダイ上の制御回路等）、又はその他の適切なプロセッサであり得る。一実施形態では、制御回路１０６は、メインメモリ１０２を管理すること、及びメモリデバイス１００とホストデバイス１０８との間の通信に対処することを含むメモリデバイス１００の動作を制御するための様々なプロセス、論理フロー、及びルーチンを実施するためにメモリ内に蓄積された命令を実行するように構成されたプロセッサを含み得る。幾つかの実施形態では、制御回路１０６は、メモリポインタ、フェッチされたデータ等を蓄積するための組み込みメモリを含み得る。本技術の別の実施形態では、メモリデバイスは、制御回路を含まなくてもよく、代わりに、（例えば、ホストデバイス１０８により、又はメモリデバイスとは別個のプロセッサ若しくはコントローラにより提供される）外部の制御に依拠し得る。
動作中、制御回路１０６は、メインメモリ１０２の様々なメモリ領域を直接書き込み得、さもなければプログラミング（例えば、消去）し得る。制御回路１０６は、ホストデバイスバス又はインタフェース１１０を越えてホストデバイス１０８と通信する。幾つかの実施形態では、ホストデバイス１０８及び制御回路１０６は、専用のメモリバス（例えば、ＤＲＡＭバス）を越えて通信し得る。他の実施形態では、ホストデバイス１０８及び制御回路１０６は、シリアルアタッチドＳＣＳＩ（ＳＡＳ）、シリアルＡＴアタッチメント（ＳＡＴＡ）インタフェース、ペリフェラルコンポーネントインタコネクトエクスプレス（ＰＣＩｅ）等のシリアルインタフェース、又はその他の適切なインタフェース（例えば、パラレルインタフェース）を越えて通信し得る。ホストデバイス１０８は、（例えば、パケット又はパケットのストリームの形式で）様々なリクエストを制御回路１０６へ送信し得る。リクエストは、情報を読み出す、書き込む、消去する、戻すための、及び／又は特定の動作（例えば、ＴＲＩＭ動作、プリチャージ動作、活性化動作、ウェアレベリング動作、ガーベージコレクション動作等）を実施するためのコマンドを含み得る。
ホストデバイス１０８は、情報の一時的又は永続的な蓄積のためにメモリを利用可能な複数の電子デバイスの内の何れか１つ、又はそのコンポーネントであり得る。例えば、ホストデバイス１０８は、デスクトップ若しくはポータブルコンピュータ、サーバ、ハンドヘルドデバイス（例えば、携帯電話、タブレット、デジタルリーダ、デジタルメディアプレーヤー）、又はそれらの幾つかのコンポーネント（例えば、中央処理装置、コプロセッサ、専用メモリコントローラ等）等のコンピューティングデバイスであり得る。ホストデバイス１０８は、ネットワーキングデバイス（例えば、スイッチ、ルータ等）、又はデジタル画像、音声、及び／若しくはビデオのレコーダ、車両、電化製品、玩具、又はその他の複数の製品の内の何れか１つであり得る。一実施形態では、ホストデバイス１０８は、メモリデバイス１００に直接接続され得るが、他の実施形態では、ホストデバイス１０８は、（例えば、ネットワーク接続を越えて、若しくは媒介デバイスを通じて）メモリデバイスに間接的に接続され得る。
幾つかの実施形態では、制御回路１０６は、電力喪失のイベントにおいてデータが消去され得又は劣化し得る揮発性メモリとして挙動するようにメインメモリ１０２のサブセットを構成し得る。幾つかの実施形態では、データを劣化させることは、該データを任意に実効的に消去することに等しいと目され得る。例えば、劣化したデータ又は消去されたデータの何れからも機密データを取得することは可能ではないであろう。これに関して、制御回路１０６は、（メインメモリ１０２内に、制御回路１０６の組み込みメモリ内に、別個の専用メモリ内等に）メインメモリ１０２の（例えば、セル、行、列、ページ等に対応する）１つ以上のアドレスを蓄積するように構成され得る。コントローラは、（例えば、ホストデバイス１０８から）メモリデバイス１００において受信されたコマンドに応答して１つ以上のアドレスを蓄積し得る。或いは、メモリデバイス１００の製造又は初期設定の時に１つ以上のアドレスが蓄積され得る。制御回路は、電力オフイベント（例えば、メモリデバイス１００の意図的なシャットダウン）、又は電力喪失イベント（例えば、外部の印加電力の欠如、その電力若しくは電流の減少、許容範囲からの印加電力の逸脱等）を検出するように、及びそれに応答して、蓄積された１つ以上のアドレスに対応するメインメモリ１０２のサブセット内のデータを（例えば、所定のパターン若しくは疑似ランダムなパターンで上書きすることによって）消去する又は劣化させるように更に構成され得る。
本技術の一態様に従えば、メモリデバイス１００は、電力喪失イベントを検出する時に消去及び／又は劣化動作を実施するために制御回路１０６に対して十分な継続時間の間、十分な電力を供給可能な、１つ以上のコンデンサ、バッテリ、又は燃料電池等のバックアップエネルギー蓄積メカニズム１４０を含み得る。バックアップエネルギー蓄積メカニズム１４０は、外部の印加電力が利用可能である場合にエネルギーを蓄積するように、並びに外部の印加電力がもはや利用可能ではない（さもなければ不適切である）場合に制御回路１０６及び／又はメモリデバイス１００のその他のコンポーネントにエネルギーを供給するように構成され得る。バックアップエネルギー蓄積メカニズム１４０のエネルギー蓄積容量は、揮発性メモリとして挙動するように構成されたメインメモリ１０２のサブセットのサイズに基づいて構成され得る（例えば、エネルギー蓄積容量は、電力喪失時に消去され及び／又は劣化するメインメモリ１０２のサブセットがより大きい場合には、エネルギー蓄積容量はより大きくてもよい）。これに関して、より大きなエネルギー蓄積容量（例えば、より大きな静電容量、より大きなバッテリ等）を提供することは、揮発性メモリとして挙動するように構成されるメインメモリ１０２のより大きなサブセットを可能にし得る。
安全性の向上のために、本技術の幾つかの実施形態では、電力状態の変化を検出すると消去され又は劣化する不揮発性メインメモリ１０２の１つ以上のアドレスが、ヒューズ又はアンチヒューズのアレイ等のライトワンスリードメニー（ＷＯＲＭ）メモリ１４０内に蓄積され得る。その後に修正不可能なメモリ位置に１つ以上のアドレスを書き込むことによって、電力状態の変化に応答して１つ以上のアドレスにおけるデータを消去する又は劣化させることにより提供される安全性がより良く保証され得る（例えば、ＷＯＲＭメモリ１４０内の蓄積されたアドレスを上書きする、除去する、さもなければ修正することによる、１つ以上のアドレスの疑似的揮発の挙動を悪意ある行為者は変更不可能であろう）。
本技術の別の態様に従えば、制御回路１０６は、メモリデバイス１００の電力オンイベントにおいて、蓄積された１以上のアドレスの消去及び／劣化を実施するように構成され得る。これに関して、揮発性メモリとして挙動するように構成されたメインメモリ１０２の１つ以上のアドレスにおいて蓄積されたデータの安全性は、電力アップイベントでそれらのアドレスにおけるデータを消去する又は劣化させること（例えば、以前の電力オフ又は電力喪失イベントにおいてデータが完全には消去されず及び／又は劣化しなかった場合には、１つ以上のアドレスにおける全てのデータを完全に消去する又は劣化させることによって補償され得る電力オンイベントにおいてデータを消去する又は劣化させること）によって改善され得る。更に、電力喪失又は電力オフイベントにおいてそうすることの代わりに、電力オンイベントにおいてデータを消去する又は劣化させることは、（例えば、バックアップエネルギー蓄積メカニズム１４０が存在しない）僅かなエネルギー蓄積能力で又はエネルギー蓄積能力なしにメモリデバイス内に実装される前述のアプローチを可能にし得る。したがって、幾つかの実施形態では、制御回路１０６は、電力オンイベントを検出するように、並びにそれに応答して、揮発性メモリとして挙動するように構成されたメインメモリ１０２のサブセットに対応する１つ以上のアドレスにおけるデータを消去する及び／又は劣化させるように構成され得る。
図２は、本技術の実施形態に従ったメモリデバイスを動作する方法を説明するフローチャートである。方法は、不揮発性メモリアレイのサブセットを揮発性メモリとして挙動するように構成するためのコマンドをメモリデバイスにおいて受信すること（ボックス２１０）と、該コマンドに応答してサブセットに対応する１つ以上のアドレスを蓄積すること（ボックス２２０）とを含む。本技術の一態様に従えば、１つ以上のアドレスは、メモリデバイスのライトワンスリードメニー（ＷＯＲＭ）メモリ内に蓄積され得る。別の態様に従えば、しかしながら、１つ以上のアドレスは、メモリデバイスのメインメモリ、そのコントローラの組み込みメモリ内に、又は再書き込み可能である専用メモリ内に蓄積され得る。方法は、メモリデバイスの電力状態の変化を検出すること（ボックス２３０）と、該検出に応答して、１つ以上のアドレスにおけるデータを消去する又は劣化させること（ボックス２４０）とを更に含む。幾つかの実施形態では、データを劣化させることは、該データを任意に実効的に消去することに等しいと目され得る。例えば、劣化したデータ又は消去されたデータの何れからも機密データを取得することは可能ではないであろう。本技術の一態様に従えば、電力状態の変化は、電力オフイベント、電力喪失イベント、又は電力オンイベント等であり得る。
図３は、本技術の実施形態に従ったメモリデバイスを動作する方法を説明するフローチャートである。方法は、不揮発性メモリアレイのサブセットを揮発性メモリとして挙動するように構成するための（例えば、メモリデバイスの電力状態の変化に応答して、その内に蓄積されたデータを消去する又は劣化させるための）コマンドをメモリデバイスへ送信すること（ボックス３１０）を含む。方法は、サブセットに対応する１つ以上のアドレスにおいて消去され又は劣化するように構成されたデータを蓄積すること（ボックス３２０）を更に含む。本技術の一態様に従えば、電力状態の変化は、電力オフイベント、電力喪失イベント、又は電力オンイベント等であり得る。例えば、劣化したデータ又は消去されたデータの何れからも機密データを取得することは可能ではないであろう。
上で説明した方法は可能な実装を説明すること、動作及びステップは再配置され得、さもなければ修正され得ること、並びにその他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの実施形態は組み合わせられ得る。
本明細書で説明される情報及び信号は、様々な異なる科学技術及び技術の内の何れかを使用して表され得る。例えば、上の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。
メモリデバイスを含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長の間に実施され得る。
本明細書で説明される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。その他の例及び実装は、開示及び添付の請求項の範囲内である。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的場所で実装されるように分散されることを含む、様々な場所に物理的に配置され得る。
請求項を含む本明細書で使用されるとき、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用されるとき、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”と説明される例示的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用されるとき、句“基づいて”は、句“少なくとも部分的に基づいて”と同様の方法で解釈されるであろう。
前述したことから、発明の範囲から逸脱することなく様々な修正がなされ得ないわけではないが、発明の具体的な実施形態は説明の目的のために本明細書で説明されていることは分かるであろう。むしろ、前述の説明では、本技術の実施形態に対する徹底した有効な説明を提供するために、多くの具体的詳細が論じられている。当業者は、しかしながら、具体的詳細の内の１つ以上なしに開示が実践され得ると分かるであろう。他の実例では、技術の他の態様を不明確にすることを避けるために、メモリシステム及びデバイスとしばしば関連付けられる周知の構造又は動作は詳細には示されず、又は説明されていない。一般的に、本明細書で開示されたデバイス、システム、及び方法の具体的実施形態に加えて、様々なその他の様々なデバイス、システム、及び方法が本技術の範囲内であり得ると理解すべきである。

Claims (15)

  1. メモリデバイスであって、
    不揮発性メモリアレイと、
    前記不揮発性メモリアレイの１つ以上のアドレスを前記メモリデバイスのライトワンスリードメニー（ＷＯＲＭ）メモリ内に蓄積することと、
    前記メモリデバイスの電力状態の変化を検出することと、
    前記電力状態の変化を検出することに応答して前記１つ以上のアドレスにおけるデータを疑似ランダムパターンで上書きすることにより前記１つ以上のアドレスにおける前記データを劣化させることと
    をするように構成された回路と
    を含む、メモリデバイス。
  2. 前記電力状態の変化は、電力オンイベント、電力オフイベント、又は電力喪失イベントである、請求項１に記載のメモリデバイス。
  3. 前記ライトワンスリードメニー（ＷＯＲＭ）メモリは、ヒューズ、アンチヒューズ、又はそれらの組み合わせのアレイを含む、請求項１に記載のメモリデバイス。
  4. エネルギー蓄積メカニズムを更に含む、請求項１に記載のメモリデバイス。
  5. 前記エネルギー蓄積メカニズムは、コンデンサ、バッテリ、燃料電池、又はそれらの組み合わせを含む、請求項４に記載のメモリデバイス。
  6. 前記エネルギー蓄積メカニズムは、前記１つ以上のアドレスにおけるデータを劣化させる継続時間の間、電力を提供するのに十分なエネルギー蓄積容量を有する、請求項４に記載のメモリデバイス。
  7. 前記不揮発性メモリアレイは、ＮＡＮＤフラッシュ、ＮＯＲフラッシュ、ＭＲＡＭ、ＦｅＲＡＭ、ＰＣＭ、又はそれらの組み合わせを含む、請求項１に記載のメモリデバイス。
  8. 前記不揮発性メモリアレイ及び前記回路を単一の半導体ダイが含む、請求項１に記載のメモリデバイス。
  9. 前記回路をメモリコントローラダイが含み、前記不揮発性メモリアレイをメモリダイが含む、請求項１に記載のメモリデバイス。
  10. 前記回路は、前記１つ以上のアドレスにおけるデータを劣化させることによって、前記１つ以上のアドレスにおける前記データを消去するように構成される、請求項１に記載のメモリデバイス。
  11. 不揮発性メモリアレイを含むメモリデバイスを動作する方法であって、
    前記不揮発性メモリアレイの１つ以上のアドレスを前記メモリデバイスのライトワンスリードメニー（ＷＯＲＭ）メモリ内に蓄積することと、
    前記メモリデバイスの電力状態の変化を検出することと、
    前記検出に応答して、前記１つ以上のアドレスにおけるデータを疑似ランダムパターンで上書きすることにより前記不揮発性メモリの前記１つ以上のアドレスにおける前記データを劣化させることと
    を含む、方法。
  12. 前記電力状態の変化は、電力オンイベント、電力オフイベント、又は電力喪失イベントである、請求項１１に記載の方法。
  13. 前記メモリデバイスにおいて受信されたコマンドに応答して、前記ライトワンスリードメニー（ＷＯＲＭ）メモリに前記１つ以上のアドレスを書き込むこと
    を更に含む、請求項１１に記載の方法。
  14. 前記ライトワンスリードメニー（ＷＯＲＭ）メモリは、ヒューズ、アンチヒューズ、又はそれらの組み合わせのアレイを含む、請求項１１に記載の方法。
  15. 前記不揮発性メモリアレイは、ＮＡＮＤフラッシュ、ＮＯＲフラッシュ、ＭＲＡＭ、ＦｅＲＡＭ、ＰＣＭ、又はそれらの組み合わせを含む、請求項１１に記載の方法。
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