TW521270B - Thin film magnetic memory device - Google Patents

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TW521270B
TW521270B TW090119120A TW90119120A TW521270B TW 521270 B TW521270 B TW 521270B TW 090119120 A TW090119120 A TW 090119120A TW 90119120 A TW90119120 A TW 90119120A TW 521270 B TW521270 B TW 521270B
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TW
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Hideto Hidaka
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Mitsubishi Electric Corp
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Description

521270 五、發明說明（1) 【發明之領域】 本發明係關於一種薄膜磁性體記憶裝置，更特定之，係 關於一種包含一具有磁性透納接面MTJ(Magnetic Tunneling Junction)之記憶單元的隨機存取記憶體。 【背景技術之說明】 作為一種可以低消耗功率記憶非揮發性資料的記憶裝 置’為人所注目者有磁性隨機存取記憶體MRAM (Magnet ic
Random Access Memory)裝置。MRAM裝置，係使用形成於 半導體積體電路上之複數個薄膜磁性體而進行非揮發性的 資料記憶，以可對薄膜磁性體之各個進行隨機存取的記憶 裝置。 尤其是’近年來發表一種將利用磁性透納接面Μ T J (Magnetic Tunneling Junction)之薄膜磁性體當作記憶 單元來使用，藉使MRAM裝置之性能呈飛耀性地進步的技 術。有關包含一具有磁性透納接面之記憶單元的MR AM裝 置，已揭示於nA 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Celln，ISSCC Digest of Technical Papers,TA7. 2，Feb· 2000·及n Nonvolatile RAM based
on Magnetic Tunnel Junction Elements", ISSCC
Digest of Technical Papers，TA7.3， Feb· 2000·等的技 術文獻中。 圖8 3係顯示具有磁性透納接面部之記憶單元（以下，亦 簡稱為「MT J記憶單元」）之構成的概略圖。
C:\2D-C0DE\90-10\90119120.ptd 第5頁 521270 五、發明說明（2) 參照圖8 3，MT J記憶單元，係包含有電阻值隨著記憶資 料之資料位準而改變的磁性透納接面部Μ T J、及存取電晶 體ATR。存取電晶體ATR，係由場效電晶體所形成，且耦合 於磁性透納接面部MT J與接地電壓Vss之間。 於Μ T J記憶單元，配置有用以指示資料寫入的寫入字線 WWL、用以指示資料讀出的讀出字線RWL、及作為資料線的 位元線BL以在資料讀出時及資料寫入時用以傳輪對應記憶 資料之位準的電信號。 圖84係說明來自μτ j記憶單元之資料讀出動作的概念 圖。 參照圖8 4，磁性透納接面部Μ T J，係包含一具有一定方 向之固定磁場的磁性體層（以下，亦簡稱為「固定磁性 層」）F L、及一具有自由磁場的磁性體層（以下，亦簡稱為 「自由磁性層」）V L。在固定磁性層F L及自由磁性層ν L之 間’配置有由絕緣體膜所形成的透納障壁ΤΒ。在自由磁性 層VL上，可依記憶資料之位準，而非揮發性地寫入與固定 磁性層F L·同一方向的磁場及與固定磁性層f l不同方向的磁 場中之任一方。 在資料讀出時，存取電晶體ATr可依讀出字線RWL之作用 而導通。藉此，就可在位元線BL〜磁性透納接面部MTJ〜存 取電晶體ATR〜接地電壓Vss之電流路徑上，流入從未圖示 之控制電路當作一定電流所供給的感測電流丨s。 磁性透納接面部MT J之電阻值，係隨著固定磁性層與 自由磁性層VL間之磁場方向的相對關係而改變。具體而
第6頁 521270 五、發明說明⑶ "— 言，在固定磁性層FL之磁場方向與寫入於自由磁性層η内 之磁場方向為相同的情況，與兩者之磁場方向不同的情況 相較，磁性透納接面部Μ T J之電阻值會變小。 因而，在資料讀出時，依感測電流Is而在磁性透納接面 部MTJ所產生的電壓變化，就會依記憶於自由磁性層几内 =磁馮方向而不同。藉此，若在使位元線BL 一旦預充 鬲電壓的狀態之後才開始供給感測電流is的話，則可 元線BL之電壓位準變化的監視而讀出MTJ記憶單元之 資料的位準。 圖圖85係說明對MTJ記憶單元進行資料寫入動作的概念 广ί 2 ’在貧料寫入時’因讀出字線RWL不作用，而 存取電晶體ATR就會截止。在該狀態下，用 ^用而 自由磁性層VL内的資料寫人雷& ， 劳寫入 WWL及位元線BL上。二寫磁入二:就會分別流入寫入字線 流入寫入字魏及位元線心分別 組合而決定。 日1貝抖寫入電流之方向的 圖86係說明資料寫入時之資 向之關係的概念圖。 、寫入電&之方向與磁場方 參照圖8 6，在橫轴所千沾 記憶於自由磁性層U内的磁場方向，係只有在磁場
$ 7頁 線WWL之資料寫入'電流而產生係顯示依流入寫入字 方面，縱軸所示的磁場Hy，係;之方向。另〜 電流而產生的磁場H(BL)之方向又机入位元線以之資料寫入 521270 五、發明說明（4) H(WWL)與H(BL)之和到達圖中所示 j思口 T w不之小行星（asteroid)特 ，之外側區域的情況，才會重新寫A。亦即，在施加相 ^於小行星特性線之内側區域的磁場m記憶於自由 磁性層V L内的磁場方向不會被更新。 ，而，為了依寫入動作而更新磁性透納接面部mtj之記 憶貢料，就有必要將電流流入寫入字線WWL與位元線bl之 雙方上。一旦記憶於磁性透納接面部MTJ内的磁場方向（即 記憶資料），可在執行新的資料寫入為止之間以非揮發方 式保持。 在貧料讀出動作時，亦可在位元線BL上流入感測電流 I s。但是，由於感測電流I s 一般係設定成小於上述資料寫 入電流約卜2位數程度，所以在資料讀出時因感測電流j s 之影響而錯誤改寫MT J記憶單元之記憶資料的可能性很 小 〇 在上面所述之技術文獻中，係揭示一種將該種的MT j記 憶單元集成於半導體基板上，以構成作為隨機存取記憶體 之MRAM裝置的技術。 圖87係顯示集積配置成行列狀之MTJ記憶單元的概念 圖。 參照圖87，在半導體基板上，依將MTJ記憶單元配置成 行列狀，即可實現高集成化的MR AM裝置。在圖87中，係顯 示將MTJ記憶單元配置成η列X m行（n，m :自然數）的情況。 如已說明般，有必要對各MTJ記憶單元配置位元線BL、 寫入字線WWL及讀出字線RWL。因而，有必要對配置成行列
C:\2D-00DE\90-10\90H9120.ptd 第8頁 521270
狀的n x m個MTJ記憶單元，配條之寫入字線wwu〜WWLn 及讀出字線RWL卜RWLn、條之位元線BU〜BL[n。 如此，一般的構成會對MTJ記憶單元，設置對應讀出動 作與寫入動作之各個而獨立的字線。 圖88係配置於半導體基板上之MTJ記憶單元的構造圖。 參照圖88 ’在半導體主基板SUB上之p型區域pAR上形成 有存取電晶體ATr。存取電晶體ATR，係具有作為η型區域 之源極/汲極區域110、12〇與閘極13〇。源極/汲極區域 U0 ’係介以形成於第一金屬配線層…之金屬配線而與接 地電壓Vss輕合。在寫入字線WWL中，採用形成於第二金屬 配線層M2上的金屬配線。又，位元線虬係設在第三金屬配 線層Μ 3上。 磁性透納接面部MTJ，係配置於設有寫入字線WWL之第二 金屬配線層M2與設有位元線儿之第三金屬配線層M3之間。 存取電晶體ATR之源極/汲極區域丨2〇，係介以形成於接觸 孔中的金屬膜150、第一及第二金屬配線層…及…、和障 壁金屬1 4 0 ’而與磁性透納接面部M T j電耦合。障壁金屬 1 40，係為了電耦合於磁性透納接面部MTJ與金屬配線之間 而設的緩衝材。 如已說明般，在MTJ記憶單元中，讀出字線rwL係以與寫 入字線WWL互相獨立之配線的方式而設。又，寫入字線wwl 及位元線BL，係在資料寫入時有必要流入用以產生預定值 以上大小之磁場的資料寫入電流。因而，位元線儿及寫入 字線WWL可使用金屬配線來形成。
C:\2D-C0DE\90-10\90119120.ptd 第9頁 521270 五、發明說明（6) 另一方面’讀出字線RWL，係用以控制存取電晶體ATR之 閘極電壓而設者，並無須積極地使之流出電流。因而，從 提高集成度之觀點來看，讀出字線RWL，就無須重新設置 獨立的金屬配線層，而可在與閘極丨3 〇相同的配線層上， 使用多晶矽層或多晶矽化物構造等來形成。 然而，如圖84中所說明般，對J記憶單元之資料讀 出’係根據在具有電阻器作用之磁性透納接面部j上流 入感測電流（圖8 4中之I s)而產生的電壓變化來執行。因 而，在感測電流路徑之RC時間常數較大時，就無法快速產 生該電壓變化’而在資料讀出動作之高速化方面亦變得很 困難。 又，如圖8 6所示，資料寫入，由於係依當作臨限值來提 供的小行星特性線之磁場大小來執行，所以亦產生記憶單 元於製造時的小行星特性線之不均而直接影響到對記憶單 元之寫入邊限之不均的問題點。 圖8 9係用以說明製造不均帶給資料寫入邊限之影響的概 念圖。 參照圖8 9 ’小行星特性線之設計值，係以圖中之元件編 號ASd來表示。在此，看做係因MRAM裝置之製造時的不 均’而使記憶單元之小行星特性線，以元件編號ASa或ASb 所示的方式，偏離設計值的情況。 例如’即使在具有小行星特性線ASb之MTj記憶單元中， 流入按照没计值之資料寫入電流，並施加資料寫入磁場， 亦無法進行資料寫入。
C:\2D-CODE\90-10\90119120.ptd
第10頁 521270 五、發明說明（7) 另一方面’即使在具有小行星特性線ASa之MTJ記憶單元 中，施加小於設計值之資料寫入磁場時，亦可執行資料寫 入。結果，具有該種特性的MTJ記憶單元，相對於磁性雜 訊變得非常弱。 該種的小行星特性線之製造不均，有可能會隨著高集成 化之記憶單元的小型化而更加增大的趨勢。因而，不僅在 於用以減低小行星特性線之製造不均的製造技術之開發， 就連對應小行玍特性線之變動而進行用以確保適當之資料 寫入邊限調整的技術，在確保製造良率方面亦越顯必要。 更且’如圖85及圖86中所說明般，在資料寫入時，有必 要在位元線BL及寫入字線WWL上流入比較大的資料寫入電 流。當資料寫入電流變大時，位元線虬及寫入字線WWL的 電流密度就會上昇’並可能產生—般被稱為電子遷移現象 而發生斷線或配線 度之虞。更且，當 因此而產生之磁性 ’係依更小的資料 結果’在該等的配線中當因電子遷移 間短路時，就有損M R A Μ裝置之動作可靠 資料寫入電流變大時’有造成無法忽視 雜訊影響之虞。因而，較為人所希^者 寫入電流，即可執行資料寫入的構成。 又，如圖8 7及圖 行資料寫入及資料讀出時所需要的配線己憶早70執 集成配置MTJ記憶單元的記憶體陣列、、、較多’所以要將 MRAM裝置之晶片面積就非常困難。〗、面積化，以刪減 與圖83所示之MTJ記憶單元相較 更可高集成化之MTJ記
C:\2D-CODE\90-10\90119120.ptd 第11頁 )21270 五、發明說明（8) " 〜 --- ，單=的構造，為人所周知者，有將PN接面二極體當作存 取疋件以取代存取電晶體來使用的構成。 圖90係顯示使用二極體之MTJ記憶單元之構成的概略 圖〇 、參照圖90，使用二極體之MTJ記憶單元，係具備有磁性 透納接面部MTJ、及存取二極體DM。存取二極體M，係以 =磁性透納接面部MTJ朝向字線WL之方向為順方向，而耦 。於兩者之間。位元線儿，係設在與字線乳相交叉的方向 上’並與磁性透納接面部MTJ耦合。 2使用二極體之MTJ記憶單元所進行的資料寫入，係依 在字線WL及位元線BL上流入資料寫入電流來進行。資料寫 入電流之方向，係與使用存取電晶體之記憶單元的情況相 同’依寫入資料之資料位準而設。 另一方面，在資料讀出時，對應被選擇之記憶單元的字 線WL ’係設定在低電壓（例如接地電壓Vss)狀態。此時， 藉由事先將位元線BL預充電至高電壓（例如電源電壓Vcc) 狀態’存取二極體DM就會導通，可使感測電流I s流入磁性 透納接面部MT J内。另一方面，由於對應非選擇之記憶單 元的字線WL，係設定在高電壓狀態，所以所對應之存取二 極體DM會維持截止狀態，而感測電流I s不會流動。 如此，即使在使用存取二極體之MTJ記憶單元中，亦邛 執行資料讀出及資料寫入。 圖9 1係將圖9 0所示之MT J記憶單元配置在半導體基板上 之情況的構造圖。
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士 In、二1 所开存λ取一極體題可依半導體主機板SUB上之例 區域m來形成。 及设㈣型井腿上的ρ型 取二極_之陰極㈣型井觀，係與配置於金 屬配線層mi上的字魏搞合。相當於存取二極體m之陽極 的P型區域PRA，係介以障壁金屬14〇及金屬膜15〇 ,與磁性 透納接面部MTJ #合。位元線BL，係'配置於金屬配線層M2 上，並與磁性透納接面部MTJ耦合。如此，藉由使用存取 二極體以取代存取電晶體，即可構成有利於高集成化的 MTJ記憶單元。 然而，在資料寫入時，由於在字線WL及位元線虬上流入 資料寫入電流，所以在該等的配線上會分別對資料寫入電 流發生電壓降。發生該種電壓降的結果，恐有在未成為資 料寫入之對象的Μ T J記憶單元的一部分上，因字線ψ l及位 元線BL中之電壓分佈，而使存取二極體⑽之ρν接面導通之 虞。結果，因沒有預期之電流流入MTJ記憶單元中，恐有 執行錯誤的資料寫入之虞。 如此，使用存取二極體之以往的MT J記憶單元，雖然在 高集成化方面具有有利的優點，但是其反面卻有資料寫入 動作不穩定化的問題點。 寫入字線WWL與位元線BL，磁性透納接面部MTJ，固定磁 性層FL與自由磁性層VL 【發明之概要】 本發明之第一目的，係在具備有MTJ記憶單元之MR AM裝
C:\2D-CODE\90-10\90119120.ptd 第13頁 521270 五、發明說明（ίο) 置中，謀求資料讀出之高速化者。 本發明之第二目的，係在具備有MT j記憶單元之MRAM裝 置中，提供一種可輕易執行資料寫入電流量之調整，俾於 補償起因於製造不均所造成的磁性特性之變動以確保預定 之資料寫入邊限者。 /' 本發明之第三目的，係在呈偌古τ七卜立σσ 置中，藉由減低資料寫入電流備== 早元 與磁雜訊之抑制者。 以求動作可靠度之提高 本發明之第四目的，係Α你植” 可靠度高之MTJ記憶單元的構成者、一種可尚集成化且動作 本發明之第五目的，係在在且° 記憶單元的MRAM裝置中，# Α二有-成陣列狀之ΜΠ 憶體陣列整體所需要 < 配‘數:二:：⑥自由度之提高及記 抑制者。 線數的刪減’以謀求晶片面積之 本發明要言之，係—種薄膜磁性體記有 陣列 '複數位㈣、複數條讀出字線 s貝出貝料線、項出閘電路、及資料讀出電路。其中，記憶 體陣2 ’係包含配置成行列狀且各個依記憶資料之位準: 具有第一及第二電阻值中之任—方的複數個磁性體記憶翠 兀。複數個第一位7G線，係分別對應磁性體記憶單元之 而設。複數條讀出字線，係分別對應磁性體記憶單元 而設，且在設定於第一電壓之複數個第一位元線與第二電 壓=間，分別電耦合一對應經位址選擇出之列的磁性體記 憶單元，俾使資料項出電流通過磁性體記憶單元。第一讀 C:\2D-C0DE\90-10\90119120.ptd 第14頁 521270 五、發明說明（li) 出資料線，係用以傳輸讀出資料。讀出閘電路，係按照對 應複數個第一位元線中之經位址選擇出的行之一條電壓， 而設定第一讀出資料線之電壓。資料讀出電路，係按照第 一讀出資料線之電壓，而設定讀出資料之資料位準。 因而，本發明之主要優點，在於不流入資料讀出電流至 第一讀出資料線上，減低資料讀出電流路徑之RC常數以執 行資料讀出，即可快速產生第一位元線之電壓變化，而高 速化進行資料讀出。 若依據本發明之另一態樣，則一種具有通常動作模式及 測試模式的薄膜磁性體記憶裝置，其具備有記憶體陣列、 複數條寫入字線、寫入字線驅動器、資料寫入電路、及複 數個位元線。其中，記憶體陣列，係具有配置成行列狀的 複數個磁性體記憶單元。複數個磁性體記憶單元之各 資料之位準而不同的電阻值，該記憶資料 係依弟一及第二資料寫入電流而施、'、 預定磁場時所宮A去。遂叙你皆^貝竹馬入磁場大於 體記憶單元之列而1，且在資料 、，、刀別對應磁性 而送擇性地使之作帛。g ^ & 、、、擇、、，α果 、 ^ n m 馬入子線驅動電路，用,、；批止 之複數個字線，供給隨著第—控制節點進作用化 電t量的第-資料寫入電流。資料寫入電路、：而改變 ”供给隨著第二控制節點：進係在資料寫 ®的第二資料寫入電流。複數 /而改變電流 體記憶單元之行而設，且在^二”，係分別對應磁性 果而選擇與資料寫入電路相連=寫入日丁，可按照行選擇結 第15頁 C:\2D-mDE\90-l〇\9〇H912〇.ptd 521270 五、發明說明（12) 寫入字線驅動 有在測試模式時 對應之一方之電 因而，在測試 料寫入電流之至 之調整測試，俾 均，以適當地確 若依據本發明 置，其具備有記 線、及耦合電路 狀的複數個磁性 個，係包含一具 記憶部，而該記 加之資料寫入磁 線，係分別對應 料寫入時為了流 係分別對應磁性 時為了流出第二 擇性地使之作用 第一及第二副寫 別形成於以上下 金屬配線層上。 副寫入字線之間 合電路而進行電 電路及貧料寫入電路之至少一方，係包含 ’用以從外部設定第一及第二控制節點所 壓位準的輪入端子。 杈式時，由於可從外部設定第一及第二資 J 一方’所以可輕易執行資料寫入電流量 於補饧MT J記憶單元之磁性特性的製造不 保資料寫入邊限。 之更另一恶樣，則一種薄膜磁性體記憶裝 U體陣列、複數個位元線、複數條寫入字 髀其二:記憶體陣列，係具有配置成行列 體退k早^。複數個磁性體記憶單元之各 ^依記憶f料之位準而異之電阻值的磁性 ，貧料係，第一及第二資料寫入電流而施 每大於預疋礤場時所寫入者。複數個位元 :㈣記憶單元之行而設，且各個係在資 出貪料寫入電流而設。複數條寫入字線， ，記憶單疋之列而設，且各個在資料寫入 貧料寫入電流而可按照位址選擇結果而選 。各寫入字線，係在半導體基板上包含有 入字線二而該第一及第二副寫入字線係分 方向隔著磁性記憶部而配置的第一及第二 輕合電路’係用以電耦合於各第一及第二 。第一=料寫入電流，係當作往復於依耦 馬合之第一及第二副寫入字線間的電流而
C:\2D-CQDE\90-10\90119120.ptd 第16 521270 五、發明說明（13) 流動。 因而’依往復於被電耦 的資料寫入電流，由於可 方向之資料寫入磁場，所 寫入磁場所需要的資料寫 之低消耗功率化、依位元 度之提高、及資料寫入時 若依據本發明之另一態 置’其具備有記憶體陣列 字線、及複數個位元線。 置成行列狀的複數個磁性 單元之各個，係包含有一 阻值的磁性記憶部，該記 電流而施加之資料寫入磁 條讀出字線，係對應磁性 讀出時，可按照位址選擇 寫入字線’係對應列而設 資料寫入電流而可按照位 用。複數個位元線，係對 與複數條寫入字線相交叉 性記憶部耦合。按照複數 擇的一條，係在資料讀出 讀出電流及第二資料寫入 含有連接於所對應之磁性 合之第一及第二位元 在磁性記憶部中產生 以可減低要產生同一 入電流。結果，可實 線之電流密度降低而 之磁場雜訊的減輕。 樣，則一種薄膜磁性 、複數條讀出字線、 其中，記憶體陣列， 體記憶單元。複數個 具有依記憶資料之位 憶資料係依第一及第 %大於預疋磁場時所 體記憶單元之列而設 結果而驅動至第一電 ，且在資料寫入時為 址選擇結果而選擇性 應磁性體記憶單元之 的方向上’且各個與 個位元線t之位址選 時及資料寫入時，分 電流。各磁性體記憶 記憶部與複數條讀出 線間而流$ 作用於同_ 強度之資料 現MRAM袭f 使動作可靠 體記憶襄 複數條寫入 係包含有配 磁性體記憶 準而異之電 二資料寫入 胃A。複數 胃’且在資料 Μ °複數條 了流出第一 地使之作 行’而設於 所對應之磁 #、结果而選 別流出資料 單元，更包 子線之中所
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五、發明說明（14) 對應之一條字線之間的整流存取元件。 因而，在使用整流元件有 中，即可在非選擇之磁性體 件之截止狀態。結果，可同 之確保。 若依據本發明之更另一態 置，其具備有記憶體陣列、 字線、複數條寫入資料線、 記憶體陣列，係包含有配置 單元。複數個磁性體記憶單 部及記憶單元選擇閘，而該 位準而異的電阻值，該記憶 電流而施加之資料寫入磁場 憶單元遙擇閘係在資料讀出 性記憶部者。複數條讀出字 元之列而設，且各個在資料 使所對應之記憶單元選擇閘 別對應磁性體記憶單元之行 出第一資料寫入電流而可按 之驅動成作用狀態。複數條 設’且在資料寫入時用以流 讀出資料線’係分別對應行 出資料讀出電流。所鄰接之 複數條寫入字線、複數條讀 利 南 集 成 化 的 磁 性 體 記 憶 單 元 記 憶 σσ 早 元 中 確 實 地 維 持 整 流 元 時 實 現 集 成 化 與 動 作 可 靠 度 樣 則 一 種 薄 膜 磁 性 體 記 憶 裝 複 數 條 讀 出 字 線 複 數 條 寫 入 及 複 數 條 讀 出 資 料 線 〇 其 中 J 成 行 列 狀 的 複 數 個 磁 性 體 記 憶 元 之 各 個 係 包 含 有 磁 性 記 憶 磁 性 記 憶 部 具 有 依 記 憶 資 料 之 資 料 係 依 第 及 第 資 料 寫 入 大 於 預 定 磁 場 時 所 寫 入 該 記 時 用 以 使 資 料 讀 出 電 流 通 過 磁 線 係 分 別 對 應 磁 性 體 記 憶 單 讀 出 時 按 照 位 址 選 擇 結 果 而 作 〇 複 數 條 寫 入 字 線 > 係 分 而 設 且 在 資 料 寫 入 時 為 了 流 照 位 址 選 擇 結 果 而 選 擇 性 地 使 寫 入 資 料 線 係 分 別 對 應 列 而 出 第 二 資 料 寫 入 電 流 〇 複 數 條 而 設 且 在 資 料 讀 出 時 用 以 流 石兹 性 體 記 憶 σσ 早 元 1 係 共 同 具 有 出 字 線 複 數條 寫 入 資 料 線 及
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複數條項出貨料線中之至少 因而，使讀出字線及寫入 之列及行而配置，且獨立配 及寫入字線之各個的電路， 更且，在鄰接記憶單元間共 寫入資料線及讀出資料線中 陣列中之配線間距。結果， 若依據本發明之再另一態 置，其具備有記憶體陣列、 資料線、複數條共用配線、 體陣列’係具有配置成行列 複數個磁性體記憶單元之各 憶單元選擇閘，而該磁性記 而異的電阻值，該記憶資料 而施加之資料寫入磁場大於 元選擇閘係在資料讀出時用 憶部者。複數條讀出字線， 列而設，且各個在資料讀出 對應之記憶單元選擇閘動作 對應列而設，且在資料寫入 流。複數條共用配線，係分 線之各個，係在資料讀出時 地接受資料讀出電流之供給 在資料寫入時，按照位址選 一個之中所對應的一條。 字線分別對應磁性體記憶單元 置用以選擇性地驅動讀出字線 即可藉以提高佈局之自由度。 同具有寫入字線、讀出字線、 之至少一個，即可緩和記憶體 可提高MRAM裝置之集成度。 樣，則一種薄膜磁性體記憶裝 複數條讀出字線、複數條寫入 及電流控制電路。其中，記憶 狀的複數個磁性體記憶單元。 個’係包含有磁性記憶部及記 fe部係具有依記憶資料之位準 係依第一及第二資料寫入電流 預定磁場時所寫入；該記憶單 以使資料讀出電流通過磁性記 係分別對應磁性體記憶單元之 時’按照位址選擇結果而使所 。複數條寫入資料線，係分別 化用以流出第一資料寫入電 別對應行而設。複數條共用配 ’按照位址選擇結果而選擇性 。複數條共用配線之各個，係 擇結果’為了流出第二資料寫
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入電流而選擇性地驅動至第一電壓（VCC)。電流控制電 路，在資料寫入時及資料讀出時的各情況中，用以在和第 一電壓不同之第二電壓（Vss)與各共用配線之間，進行電 耦合及切離者。所鄰接之磁性體記憶單元，係共同具有複 數條寫入資料線、複數條讀出字線及複數條共用配^中之 至少一個之中所對應的一條。 因而，因在共用配線上共同具有資料讀出時之讀出資料 線的功能及資料寫入時之寫入資線的功能，故可刪減配線 數。又，因獨立配置用以選擇性地驅動其發揮讀出字線及 寫入字線之功能的共用配線之各個的電路，故可提高佈局 之自由度。更且，在鄰接記憶單元間共同具有讀出g線: 寫入字線及共用配線中之至少一個，所以可緩和記憶單元 中之配線間距。結果，可提高狀^裝置之集成度。〜 【較佳實施例之說明】 以下，係參照圖式就本發明之實施例加以詳細說明 【實施例1】 參照圖1，按照本發明之實施例1的MRAM裝置1，其係響 應來自外部之控制信號的CMD及位址信號ADD而進行隨機存 取，以執行寫入資料DIN之輸入及讀出資料doυτ之輸出。 M R A Μ t置1 ’係具備有響應控制信號之c μ d而控制腿a Μ裝 置1之整體動作的控制電路5、及具有配置成η列x m行之行 列狀的複數個MT J記憶單元之記憶體陣列丨〇。記憶體陣列 1 〇之構成雖將於後面有詳細說明，但是其係分別對應MTJ 記憶單元之列而配置有複數個寫入字線WWL及讀出字線
521270 五、發明說明（17) RWL。又，配置有由分別對應MT J記憶單元之行而設的折返 型所構成的位元線對。位元線對，係由位元線及/BL所 構成。另外，以下，亦將位元線BL及/BL之組合統稱為位 元線對BLP。 MRAM裝置1，更包含有：列解碼器2〇，按照依位址信號 A D D所不之列位址R A以執行記憶體陣列1 〇中之列選擇·行 解碼器2 5，按照依位址信號ADD所示之行位址ca以執行兮己 憶體陣列1 0中之行選擇，子線驅動器3 〇，根據列解碼哭2 〇 之列選擇結果而使讀出字線RWL及寫入字線選擇性地作 用；字線電流控制電路40，在資料寫入時用以在寫入字線 WWL上流入資料寫入電流；以及讀出/寫入控制電路& 〇、 6 0，在資料讀出及資料寫入時用以流入資料寫入電流±工w 及感測電流I s。 參照圖2，記憶體陣列1 0，係包含配置成^列x m行（n、 m :自然數）之具有圖83所示之構成的MTJ記憶單元MC。對 應MT J記憶單元之列（以下，亦簡稱為「記憶單元列」）， 分別設有讀出字線RWL卜RWLn及寫入字線WWL1〜WWLn。對應 MTJ記憶單兀之行（以下，亦簡稱為「記憶單元行」），分 別設有其分別構成位元線對BLpi〜BLP[n之位元線BU、 /BU 〜BLm、/BLm 〇 MTJ Z It單元MC ’係遂：欠在每丨列上與位元線及逼中 之任扣方相連!矣。例如，若就屬於第1個記憶單元行的MTJ m兀加以况明2话，則第）列之MT j記憶單元，可與位 το線/BL1耦口 ’而第2列之MTJ記憶單元，可與位元線BLl
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IIH1
521270 五、發明說明（18) 耦合。以下同樣，MT J記憶單元之各個，係在奇數列逐次 與位元線對之一方的/ B L1〜/ B L m相連接，而在偶數列逐次 與位元線對之另一方的B L1〜B L m相連接。 記憶體陣列10，更具有分別與位元線BL1、/BL1〜BLm、 / B L m搞合的複數個虛設記憶早元D M C。虛設記憶單元j) μ c， 係與虛設讀出字線DRWL1及DRW2中之任一方耦合，並配置 成2列X m行。與虛設讀出字線DRWL 1耦合的虛設記憶單 元，係分別與位元線B L1、B L 2〜B L m搞合。另一方面，與虛 設讀出字線DRWL2耦合之剩餘的虛設記憶單元，係分別與 位元線/BL1、/BL2〜/ BLm|^ 合。 如已說明般，MT J記憶單元之電阻值，係依記憶資料之 位準而變化。在此，當將記憶Η位準資料時的MTJ記憶單元 MC之電阻值取為Rh，將將記憶L位準資料時的電阻值取為 R1時，虛設記憶單元DMC之電阻值，就設定在R1與Rh之中 間值。另外，本發明之實施例中，係設為R 1 < Rh。 又，以下，在總括性地表現寫入字線、讀出字線、虛設 讀出字線、位元線及位元線對時，係分別使用元件編號 WWL、RWL、DRWL、BL(/BL)及BLP來表記，而在表示特定之 寫入字線、讀出字線、位元線及位元線對時，則在該等的 元件編號上附記註腳，如表記成WWL1、WWL1、BL1 (/BL1) 、 BLP1 。 寫入字線WWL卜WWLn，係依字線電流控制電路40而與接 地電壓Vss耦合。藉此，就對依字線驅動器30而作用成選 擇狀態（高電壓狀態··電源電壓Vcc)之寫入字線WWL流入資
C:\2D-C0DE\90-10\90119120.ptd 第22頁 521270 五、發明說明（19) 料寫入電流I p。 j下，亦將L唬之高電壓狀態（電源電壓he)與低電壓 狀悲（接地電壓VSS)之各個只稱為H位準及l位準。 ^對應記憶单π行，分別配置有用以執行資料寫人時之行 达，的寫入行選擇線WCSU〜WCSLm。同樣地，對應記憶單 兀行，分別設有用以執行資料讀出時之行選擇的讀出行 擇線RCSU 〜RCSLm。 行解瑪=25，係按照行位址CA之解碼結果，即行選擇結 果，而在身料寫入時，使寫入行選擇線WCSU〜WCSLm中之 一條作用成選擇狀態（H位準）。在資料讀出時，行解碼器 25 ’係按照灯選擇結果，使讀出行選擇線RCSU〜RCSLm中 之一條作用成選擇狀態（11位準）。 更且’可獨立配置用以傳輸寫入資料之寫入資料匯流排 對WDBP與用以傳輸讀出資料之讀出資料匯流排RDBp。寫入 資料匯流排對WDBP，係包含寫入資料匯流排WDB及/WDB。 同樣地，讀出資料匯流排RDBp，係包含讀出資料匯流排 RDB 及/RDB ° 項出/寫入控制電路5 〇，係包含有資料寫入電路5丨^、資 料讀出電路55a、分別對應記憶單元行而設的寫入行選擇' 閘WCSG卜WCSGm、讀出行選擇閘RCSG卜WCSGm及讀出閘RG1 〜RGm 〇 寫入行运擇閘W C S G1〜W C S G in中之一個，係按照行解碼哭 2 5之行選擇結果而呈導通狀態，並分別將構成寫入資料匯 流排WDBP之寫入資料匯流排WDB及/WDB，分別與所對應的
C:\2D-CODE\90-10\90119120.ptd 第23頁 521270 五、發明說明（20) 位元線B L及/ B L柄合。 例如，寫入行選擇閘WCSG，係具有耦合於寫入資料匯流 排WDB與位元線BL1之間的N型M0S電晶體、及電耦合於寫入 資料匯流排/WDB與位元線/BL1之間的N型M0S電晶體。該等 的M0S電晶體，係按照寫入行選擇線WCSL1之電壓位準而導 通/截止。亦即，在寫入行選擇線WCSL1被作用成選擇狀態 (H位準）時，寫入行選擇閘WCSG1，就會將寫入資料匯流^ WDB及/WDB分別與位元線BL1及/BL1電耦合。分別對應其他 記憶單元行而設的寫入行選擇閘WCSG2〜WCSGm亦具有同樣 的構成。 資料寫入電路51a，係響應資料寫入時被作用化（H位準） 的控制信號WE及資料讀出時被作用化（η位準）的控制信號 RE而動作。 另外，以下，在總括性地表現讀出行選擇線RCSL1〜 RCSLm、寫入行選擇線WCSL1〜WCSLm、讀出行選擇閘RCSG1 〜WCSGm、寫入行選擇閘WCSG卜WCSGm及讀出閘RG1〜RGm時， 係分別使用元件編號RCSL、WCSL、RCSG、WCSG及RG。 參照圖3，資料寫入電路5 1 a，係包含有用以供給資料寫 入電流± I w的資料寫入電流供給電路5 2、及在資料讀出時 用以上拉（pull up)位元線BL、/BL的上拉電路53。 資料寫入電流供給電路52，係包含有用以對内部節點 NwO供給一定電流的P型M0S電晶體1 51、及構成用以控制電 晶體1 5 1之通過電流之電流鏡電路的P型M0S電晶體1 52及電 流源1 5 3。
C:\2D-CODE\90-10\90119120.ptd 第24頁 521270 五、發明說明（21) 資料寫入電流供給電路52，更具有自内部節點NwO接受 動作電流之供給而動作的反相器丨5 4、1 5 5及1 5 6。反相器 1 5 4，係將寫入資料DI N之電壓位準反轉之後傳輸至内部節 點Nw 1。反相器1 5 5，係將寫入資料d I N之電壓位準反轉之 後傳輸至反相器1 5 6之輸入節點。反相器1 5 6，係將反相器 155之輸出反轉之後傳輸至内部節點Nw2。因而，資料寫入 電路5 1 a，係按照寫入資料DRN之電壓位準，而逐次將内部 節點Nwl及Nw2之電壓設定在電源電壓vcc及接地電壓yss之 一方0 上拉電路53，係具有分別電耦合於電源電壓Vcc與節點 Npl及Np2之間的P型M0S電晶體157及158。在電晶體157及 1 58上’輸入有作為控制信號RE之反轉信號/RE。 資料寫入電路51a，更具有：開關SWla，用以將節點Nwl 及Npl中之一方選擇性地與寫入資料匯流排WDB耦合；以及 開關SWlb ’用以將節點Nw2及Np2中之一方選擇性地與寫入 資料匯流排/WDB耦合。開關swia及SWlb，係按照控制信號 RWS而動作。 開關SWla及SWlb，係在資料寫入時，將節點Nwl及Nw2分 別與寫入資料匯流排WDB及/WDB相連接。結果，在資料寫 入時，由於流入資料寫入電流± I w，所以寫入資料匯流排 WDB及/WDB之電壓可按照寫入資料之資料位準而逐次設定 在電源電壓Vcc及接地電壓vss之一方。 另一方面，在資料讀出時，開關swla &swlb，係將節點 Npl及Np2分別與寫入資料匯流排WDb及/WDB耦合。藉此，
C:\2D-CODE\90.10\90119120.ptd 521270 五、發明說明（22) 在資料讀出時，寫入資料匯流排WDB及/WDB之各個，即可 依上拉電路53而上拉至電源電壓vcc。 再次參照圖2，分別對應記憶單元而配置之讀出行選擇 閘RCSG卜WCSGm的各個及讀出的各個，由於分別 具有同樣的構成，所以代表性地說明對應位元線BL1、 /BL1而設的讀出行選擇閘rCSG1及讀出閘RG1之構成。 讀出行選擇閘RCSG1及讀出閘RG1 ，係串聯耦合於讀出資 料匯流排RDB、/RDB與接地電壓Vss之間。 讀出行選擇閘RCSG1，係具有電耦合於讀出資料匯流排 RDB及節點Nla之間的N型M0S電晶體、及電耦合於讀出資料 匯流排/RDB及節點Nib之間的N型M0S電晶體。該等的M0S電 晶體，係按照讀出行選擇線RCSL1之電壓而導通/截止。亦 即，在讀出行選擇線RCSL1被作用成選擇狀態（H位準）時， 讀出行選擇閘RCSG1，會將讀出資料匯流排rdB及/RDB分別 與節點Nla及Nib電耦合。 讀出閘RG1，係具有分別電耦合於節點n 1 a及節點n 1 b與 接地電壓Vss之間的N型M0S電晶體Ql 1及Q12。電晶體Q1及 Q2之閘極，係分別與位元線/BL1及BL1耦合。因而，節點 Nla及Nib之電壓，係分別依位元線/BL1及BL1之電壓而變 P 具體而言，當位元線BL1之電壓高於位元線/BL1之電壓 /時，由於節點N1 b會依電晶體Q1 2而更強地被拉至接地電壓 ‘ Vss，所以節點Nla之電壓會變得比節點Nib還高。反之， j當位元線BL1之電壓低於位元線/BL 1之電壓時，節點N1 b會
C:\2D-C0DE\90-10\90119120.ptd 第26頁 521270 五、發明說明（23) 變得比節點Nla還高。 如此所產生的節點N1 a及N1 b之間的電壓差，就可介以讀 出行選擇閘RCSG1，傳輸至讀出資料匯流排RDB及/RDB之間 的電壓差。資料讀出電路55a，係在放大構成讀出資料匯 流排對RDBP之讀出資料匯流排RDB及/RDB之間的電壓差之 後用以產生讀出資料D0UT。 參照圖4，資料讀出電路55a，係具有差動故大器56。差 動放大器56，係接受讀出資料匯流排rdb及/RDB之電壓， 並在放大兩者之電壓差之後用以產生讀出資料D〇UT。 再次參照圖2，讀出/寫入控制電路6 〇，係具有按照位元 線等化信號BLEQ而導通/截止的等化電晶體62-；ί〜62-m。等 化電晶體6 2 - 1〜6 2 -m，係分別對應記憶單元行而設。例 如，等化電晶體62-1，係對應地1個記憶單元行而設，且 響應位元線等化信號BLEQ之作用（H位準），而與位元線BL1 及/ B L· 1電輕合。 分別對應其他記憶單元行而設的等化電晶體62 —2^2-m ，亦同樣地響應位元線等化信號BLEQ之作用，而在所對應 之記憶單元行中，電耦合於構成位元線對BLP之位元線BL 及/BL·之間。 讀出/寫入控制電路6〇，更具有分別設於位元線队1、 /BL1〜位元線BLm、/BLm與接地電壓Vss之間的預充電電晶 體64-la、64-lbHma、64-mb。預充電電晶體64-la、 64一11)〜641&、6411)，係藉由響應位元線預充電信號61^[? 之作用而導通，以將位元線BL1、/BU〜位元線BLm、/BLm
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五、發明說明（24) 預充電至接地電壓Vss。 另外，以下，分別統稱等化電晶體62-1〜62 —m及預 電晶體64-la、64-lb〜64 — ma、64 —以，亦稱為等化電曰 62及預充電電晶體64。 aa蔽 依控制電路5而產生的位元線等化信號BLEQ，係 裝置1之待機期間、MR AM裝置1之作用期間之中的資志 動作時間以外，為了要將構成以折返型所設之各位元= BLP的位元線BL及/BL予以短路，而被作用成H位準。、、· 另一方面，在MRAM裝置之作用期間中的資料讀出動 時 ，線等化信號BLEQ係不作用成L位準。響應此，在 各記憶單元行中，構成各位元線對BLP的位元線BL及/ΒΪ 間會被切斷。 & 位π線預充電信號BLPR亦為相同可依控制電路5而產 生。位元線預充電信號BLPR，係在MRAM裝置丨之作用期 間，至少在資料讀出執行前之預定期間被作用成Η位準。 另一方面，在MRAM裝置1之作用期間中的資料讀出動作 時，位元線預充電信號BLPR，係不作用成L位準，而 電電晶體6 4被截止。 、 j次，使用圖5，說明實施例j iMRAM裝置中之資料 及資料寫入動作。 、 、 首=，就資料寫入時的動作加以說明。 f t圖5，，對應、行選擇結果之寫入行選擇線WCSL係被作 ^ ^ 而所對應之寫入行選擇閘WCSG則 &通。依此，對應行選擇結果之位元線儿及胤，係分別
521270 五、發明說明（25) 與寫入資料匯流排WDB及/WDB耦合。 更且，在資料寫入時，等化電晶體62會呈導通狀態，且 將位元線BL及/BL之間予以短路。 如已說明般’資料寫入電路5 1 a，係逐次將寫入資料匯 流排WDB及/WDB之電壓，設定在電源電壓vcc及接地電壓 Vss中之任一方。例如，當寫入資料DIN之資料位準為L位 準時，圖3所示之節點Nw2及Nwl之電壓，由於係分別設定 在電源電壓Vcc及接地電壓Vss ’所以會在寫入資料匯排 WDB上流入用以寫入L位準資料的資料寫入電流^。資料 寫入電流一Iw，係介以寫入行選擇閘WCSG供給至位元線bl 上0 二=元=上Γ身料寫入電流—Iw，係依等化電晶體 二宜二 方之位元線/机上，☆入相反方 向之貝枓寫入電&+ I W。流入位元線/BL之資 + IW，，係介以寫入行選擇閘WCSG傳輸 ^ “抓 /WDB。 1寻翰至寫入資料匯流排 更且，寫入字線WWL中之任1條，係響應把 用成選擇狀態(H位準），且流入資料寫入、擇、-果而作 在對應行選擇結果之記憶單元行中，可/;,L 1 P。因而， 字線WWL對應之MT J記憶單元執行資料宮入”破選擇之寫入 位元祕搞合的記憶單观，寫入L位寫此日寺’可對與 元線/BL搞合的記憶單桃寫入H位準資料貝。;4 ’而對與位 當寫入資料DIN之資料位準為η位準時， 之電壓的設定係與上述之情況相反，且;㈣二刪 且τ對位元線BL及
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521270 五、發明說明（27) 閘WCSG ’與對應選擇行之位元線BL及/BL電耦合。因而， 在資料讀出時，對應被選擇之記憶單元行的位元線及 /BL之各個，會被拉升至電源電壓^〇。 讀出字線RWL中之任1條係按照列選擇結果而被作用成選 擇狀態（Η位準），而所對應的記憶單元MC則與位元線BL及 /BL之一方搞合。 更且，虛設讀出字線DRWL1及DRWL2中之任一方會被作用 化，而位元線BL及/BL之另一方（與MTj記憶單元亂非輕 合），係與虛設記憶單元DMC耦合。 可數列係按照列遠擇結果而被選擇，當位元線/BL與MTJ 記憶單元MC耦合時，虛設讀出字線DRWL1就會被作用化， 而位元線B L與虛没a己憶早元D M C會麵合。相反地，偶數列 係按照列選擇結果而被選擇，當位元線儿與MTJ記憶單元 MC耦合時，虛設讀出字線DRWL2就會被作用化，而位元線 /BL與虛設記憶單元DMC會耦合。 在被選擇的MTJ記憶单元MC中，藉由使存取電晶體atr導 通’即可在（被升壓之位元線B L或/ B L)〜記憶單元μ c〜接地 電壓V s s之間流·入感測電流I s。因而，在與訂j記憶單元孝馬 合的位元線B L及/ B L之一方’會產生對應被記情之資料位 準的電壓變化圖5中，作為其—例，係為 資料讀出之對象的MTJ記憶單元MC，保持η位準資料時，即 MTJ記憶單元MC具有電阻值Rh時的電壓變化。' 如已說明般，虛設記憶單元DMC之電阻值“，係設定在 MTJ記憶單元MC之電阻值Rh及R1的中間值。因而^在與虛
C:\2D-C0DE\90-10\90119120.ptd 第 31 頁 521270 五、發明說明（28) 設記憶單元DMC耦合的位元線BL及/BL之另一方上，會產生 隨著中間電阻值Rd而變化的電壓變化△ Vm。 因而，構成與被選槔之記憶單元行對應之位元線對BLP 的位元線BL及/BL之電壓間的相對關係，就會隨著被讀出 之記憶資料的位準而變化。讀出資料匯流排RDB及/RDB， 即可介以讀出閘而依位元線B L及/ B L之間的電壓差而驅 動。 亦即，在位元線BL之電壓高於位元線/BL之電壓的情 況，則讀出資料匯流排/RDB，比讀出資料匯流排RDB，還 可依讀出閘RG更強地驅動至接地電壓Vss側（圖5中之電壓 變化/\¥131>八¥13111)。依資料讀出電路553可放大如此所產 生的讀出資料匯流排RDB及/RDB之間的電壓差，並輸出Η位 準之項出資料D 〇 u t。 相反地’當成為資料讀出對象之MTJ記憶單元MC保持L位 準資料時，即位元線/BL之電壓高於位元線bl之電壓時， 讀出資料匯流排RDB，比讀出資料匯流排/rdb，還可依讀 出閘R G更強地驅動至接地電壓v s s側。依資料讀出電路5 2 可放大如此所產生的讀出資料匯流排RDB &/RDB之間的電 壓差，並輸出L位準之讀出資料d〇u t。 如此，藉由形成介以讀出閘RG以驅動讀出資料匯流排 RDB及/RDB的構成，則無須對讀出資料匯流排RDB及/RDB流 入感測電流即可執行資料讀出。藉此，可減輕感測電流路 徑之RC負載，並可使資料讀出所需要的電壓變化快速地在 位元線BL及/BL上產生。藉此，可高速進行資料讀出，並
C:\2D-CQDE\90-10\90119120.ptd 521270 五、發明說明（29) 使對MR AM裝置之存取高速化。 藉由將被升壓之寫入資料匯流排WDB及/WDB，介以寫入 行選擇閘WCSG與位元線Bl及/BL耦合，由於可形成供給感 測電流I s之構成，所以可只對與成為資料讀出對象之記憶 單元行對應的位元線BL及/BL流入感測電流Is。藉此，就 可避免資料讀出時的不必要電力浪費。 更且，依折返型之位元線對，由於會將資料寫入電流依 等化電晶體而折返流入，所以只要將各位元線BL及/儿之 一端的電壓逐次控制在電源電壓Vcc及接地電壓Vss之一 方，即可供給不同方向之資料寫入電流。如此，就不需要 極性不同的電壓（負電壓），而電流之方向，由於只要將寫 入資料匯流排WDB及/WDB之電壓設定在電源電壓及接地電 壓中之任一方即可切換，所以可簡化資料寫入電路5ia之 構成。又，在讀出/寫入控制電路6 〇中，沒有必要特別設 置使資料寫入電流± Iw下降的構成（至接地電壓Vss之電 通路），而只要依等化電晶體62即可控制資料寫入電流 +^w。該等的結果，可使與讀出/寫入控制電路5〇及㈤中之 資料寫入電流± I w相關的電路構成小型化。 又，在設置折返型之位元線對的構成之下由於係使用虛 設記憶早7G以進行貢料讀出，所以可充分確保資料讀出邊 限。 【實施例1之改良例1】 參照圖6，在按照實施例1之改良例的構成中，預充電電 晶體64-la、64-lb〜64-ma、64-mb ’係在將位元線BU、 第33頁 521270 五、發明說明（30) /BL1〜BLm、/BLm預充電至電源電壓vcc而設之點上與實施 例1不同。又可配置資料寫入電路5丨b以取代資料寫入電路 51a，配置資料讀出電路55ΐ3以取代資料讀出電路55a。在 其他構成方面，由於與圖2所示之實施例1的構成相同所以 不重覆其詳細說明。 參照圖7，資料寫入電路5 1 b，係具有圖3所示之資料寫 入電流供給電路52。資料寫入電路5lb，係將資料寫入電 流供給電路52之輸出節點Nwi及Nw2，與寫入資料匯流排對 WDB及/WDB之各個直接耦合。資料寫入電路511)，並未具備^ 有上拉電路53及開關swia、SWlb，且未執行資料讀出時的 上拉動作。 麥照圖8 ’資料讀出電路5 5 b，係具有分別設在讀出資料 匯流排RDB及/RDB與差動放大器56之輸入節點之間的傳輪 閘TGa及TGb。傳輸閘TGa及TGb，係對應觸發脈波0 r，而 將讀出資料匯流排RDB及/RDB與差動放大器56之輸入節點 輕合。 貝料頊出電路55b，更具有用以閂鎖差動放大器56之輸 出的閂鎖電路57、設於差動放大器56與閂鎖電路57之間的 傳輸閘TGc。傳輸閘TGc，係與傳輸閘TGa &TGb同樣，係響、 應觸發脈波0 1：而動作。閂鎖電路57，係輸出讀出資 曰 DOUT。 、 因而，資料讀出電路55b，係在觸發脈波必厂被作用成H 位準的日守機“ lming)上，放大讀出資料匯流排⑽β及“Μ 之間的電-壓差以設定讀出資料D0UT之資料位準。在觸發脈
521270 五、發明說明（31) 波0r為不作用（L位進、u ^ ^ ^旱）期間，讀出資料D0UT之資料位準可 依閃鎖電路5 7而保持。 其次使用圖9，說明每^ 4乃貫施例1之改良例1的MRAM裝置中之 貢料讀出及資料寫入動作。 參照圖9，資料穹入& 才馬入則之位元線BL及/BL之預充電電壓， 係設定在電源電懕V r p „ y V Cc。又，資料寫入時，觸發脈波0 r， 係維持於不作用狀態“位準）。&了該等點以外之資料寫 入％的動作由於係與圖5所示之時序圖相同，所以不重 覆其詳細說明。 其次，就貧料讀出時的動作加以說明。在資料讀出前， 位兀線BL、/BL及讀出資料匯流排RDB、/RDB，係被預充電 至電源電壓Vcc。另一方面，在資料讀出時，寫入行選擇 線WCSL係被維持於不作用狀態（L位準）。亦即，在實施例j 之改良例1中，與實施例丨之情況不同，在資料讀出時，位 元線BL及/BL，不被上拉至電源電壓ycc。 當從位元線BL及/BL被預充電至電源電壓Vcc的狀態，讀 出字線RWL按照列選擇結果而選擇性地被作用化時，&在成、 為資料讀出之對象的MTJ記憶單元MC中，存取電晶體ATR會 導通’且可形成感測電流I s之路徑。藉此，位元線儿及 /BL之電壓會開始降低。 $亥h況之位元線B L及/ B L的電壓降低速度，係依搞合於 位元線B L及/ B L上之記憶單元M C或虛設記憶單元關c之電阻 值而疋。亦即’搞合於§己丨思有L位準資料的記憶單元μ ◦上 之位元線BL及/BL的電壓降低速度會加速，而與記憶有Η位
II C:\2D-CODE\90-10\90119120.ptd 第35頁 521270 五、發明說明（32) 準資料之記憶單元MC耦合的位元線BL、/BL之電壓降低速 度會減慢。與虛設記憶單元DMC耦合的位元線bl、/BL之電 壓降低速度，則成為該等的中間值。 圖9係其一例’用以顯示成為資料讀出之對象的MT J記憶 單元MC保持L位準資料之情況的位元線之波形，以及與虛 設記憶單元DMC耦合的位元線之波形。 位元線BL、/BL之電壓降低，係與實施例1相同，可介以 讀出閘RG，傳輸至讀出資料匯流排RDB及/RDB。因而，藉 由抓住讀出資料匯流排〇8、/RDB之電壓為降低圖中的時 機’使觸發脈波0 r作用化而將讀出資料匯流排RDB及/RDB 之間的電壓差取入閂鎖電路57，即可執行與實施例1相同 的高速之資料讀出。 另外’在按照實施例1之改良例1的構成中，由於在資料 讀出時沒有必要特別供給感測電流I s，所以更可謀求消耗 功率之減低。 【實施例1之改良例2】 在實施例1之改良例2中，係將實施例1及其改良例1中介 以讀出閘RG所進行的資料讀出適用於開放型位元線構成 中。 參照圖1 0，在按照實施例1之改良例2的構成中，係對應 記憶單元行而分別設有開放型之位元線BL卜BLm。在寫入 資料匯流排WDB與位元線BU〜BLm之間，分別設有寫入行選 擇閘WCSG卜WCSGm。寫入行選擇閘WCSG卜WCSGm，係按照寫 入"ί亍選擇線WCSL1〜WCSLm之電壓而導通/截止。
C:\2D-CODE\90-10\90119120.ptd 第36頁 521270 五、發明說明（33) 讀出/寫入控制電路6 0，係具有分別設於寫入資料匯流 排/WDB與位元線BL1〜BLm之間的位元線電流控制電晶體 63-1〜63-m。位元線電流控制電晶體63-1〜63ι，係與寫入 行選擇閘WCSG卜WCSGm相同，分別按照寫入行選擇線wcSLl 〜WCSLm之電壓而導通/截止。 預充電電晶體6 4 -1〜6 4 - m，係響應位元線預充電信號 BLPR，而將位元線BU〜BLm預充電至電源電壓Vcc。
與圖6之情況相同，可依資料寫入電路5 1 b而對寫入資料 匯流排WDB及/WDB供給資料寫入電流± Iw。藉由形成該種 的構成，則在被選擇的記憶單元行中，與實施例1之改良 例1的情況相同，可供給資料寫入電流。 又在各記憶單元行中，係在讀出資料匯流排RDB與接地 電壓Vss之間串聯耦合有讀出行選擇閘RCSG與讀出閘“。 例如’，第1個記憶單元行中，係在讀出資料匯流排RDB與 接地電壓Vss之間’串聯耦合有以響應讀出行選擇線RCSL1 而導通/截止之N型M0S電晶體所形成的讀出行選擇閘 RCSG1、及以具有與位元線Bu耦合之閘的N型M〇s電晶體所 形成的讀出閘RG1。
士藉由形成該種構成，則在被選擇的記憶單元行中，介以 =出閘RG，即可按照所對應之位元線BL的電壓而驅動讀出 肓料匯流排RDB。因而，從將位元線BU〜BLm預充電至電 源電壓Vcc的狀態開始，進行讀出字線〇[之作用化時，可 在被選擇之記憶軍元中，形成位元線BL(電源電壓Vcc預充 電）〜MTJ記憶單το〜接地電壓Vss的感測電流路徑。
C:\2D-C0DE\90-10\90119120.ptd 第37頁 521270 五、發明說明（34) 藉此，按照被選擇之MTJ記憶單元MC之記憶資料位準的 速度而帶來的電壓降低，會在所對應之位元線BL上產生。 因而，與實施例1之改良例1的情況相同，在讀出資料匯流 排R D B之電壓降低的途十，藉由以適當的時機而將位元線 之電壓位準取入於資料讀出電路5 5 c中，以與根據實施例i 之改良例1中之虛設記憶單元DMC的電壓降低速度而決定的 基準電壓Vm進行電壓比較，即可輸出讀出資料D〇ut。亦 即，資料讀出電路55c之構成，係可安排圖8所示之資料讀 出電路55c的構成，並藉由將差動放大器56之輸入節點的 一方當作基準電壓Vm以取代讀出資料匯流排/rdb之電壓來 實現。 另外，亦可與實施例1之情況同樣地控制寫入行選擇間 WCSG及位元線電流控制電晶體6 2之導通/截止，且配置包 含上拉電路53之資料寫入電路51a以取代資料寫入電路° 51b，而在將位元線BL上拉至電源電壓vcc的狀態下，即可 執行與實施例1相同的資料讀出。 該情況，寫入行選擇閘WCSG雖係按照行選擇結果而在次 料讀出時及資料寫入時的雙方上導通，但是位^ 二 制電晶體62，尸、要形成只在資料寫入時導通的構成即；： 又，詳細的構成雖未圖示，但是只要取代 -. 〜1〜貝枓讀出電路 5 5c，而配置按照寫入資料匯流排WDB之電壓、及 吕己fe、單元DMC之電阻值而設定的基準電壓之比幹纟士、 乂 產生讀出資料D0UT的差動放大電路即可。 、、α果、 如此，即使在開放型之位元線構成之下，亦可執行與實
521270 五、發明說明（35) 施例1及其改良例1相同的資料讀出及資料寫入。 【實施例1之改良例3】 在實施例1之改良例3中，可刪減與行選擇相關的閘電路 數。 參照圖11，在按照實施例1之改良例3的構成中，係在實 施例1之改良例3中，配置有依資料輸出入線I 〇及/ I 〇而形 成的資料輸出入線對D I /0P。 資料輸出入線對DI/0P與位元線對BLP1〜BLPm之間，分別 設有行選擇閘CSG1〜CSGm。行選擇閘CSG1〜CSGm，係按照行 選擇結果，且分別按照依行解碼器2 5而選擇性地作用成Η 位準之行選擇線CSL1〜CSLm之電壓而導通/截止。亦即，行 選擇線CSL1〜CSLm，係在資料讀出時及資料寫入時之雙方 上，按照行選擇結果而共同地進行導通/截止控制。 另外，在行選擇線CSL1〜CSLm方面亦同，係在總括性表 現的情況使用元件編號CSG。 用以使資料讀出高速化的讀出閘，係耦合於讀出資料匯 流排對RDBP與資料輸出入線對DI/〇p之間，以作為共用讀 出閘RCG °在資料輸出入線對DI/〇p與寫入資料匯流排對之 間’更設有寫入選擇閘WCG。 5己憶體陣列1 0及讀出/寫入控制電路6 〇之構成，由於係 與圖2之情況相同所以不重覆其詳細說明。又資料寫入電 路51a及資料讀出電路55a之構成及動作，由於亦與已說明 者相同故不重覆其詳細說明。 讀出閘RCG ’係具有串聯耦合於讀出資料匯流排RDB與接
c-\2D-C〇DE\9〇-l〇\90119120.ptd 第39頁 521270 五、發明說明（36) 地電壓Vss之間的N sM0S電晶體Qcl及Qc3、和串聯輕合於 讀出資料匯流排/RDB與接地電壓Vss之間的N型M0S電晶體 Qc2及Qc4。在電晶體“！ &qc2之閘極上輸入有控制信號 RE。電晶體QC3及QC4之閘極，係分別與資料輸出入線/1() 及I 0相連接。 藉由如此的構成，則在控制信號RE被作用成Η位準的資 料讀出時，即可介以行選擇閘CSG及資料輸出入線對 DI/0P，而依對應被選擇之記憶單元行的位元線叽、/BL， 來驅動讀出資料匯流排RDB、/RDB。
因而，因係以共同具有記憶體陣列丨〇内之資料輸出入線 對DI/0P的記憶單元行來共同具有共用讀出閘1^6，故可刪 減電路面積。無須使讀出資料匯流排RDB、/RDB通過感測 電流Is，即可依共用讀出閘RCG來執行高速的資料讀出。
寫入遥擇閘WCG ’係具有電耗合於寫入資料匯流排仰b與 資料輸出入線10之間的N型M0S電晶體QC5、及電搞合於寫 入資料匯流排/ W D B與資料輸出入線I 〇之間的n型μ 〇 s電晶體 Qc6。在電晶體Qc5及Qc6之閘極上輸入有控制信號％。控 制信號SG，係按照控制信號WE而於資料寫入時作用。更 且’在資料讀出時’按照控制信號Μ而使控制信號％作 用，藉以將電晶體Qc5及Qc6予以導通，且可依資料寫入電 路5 1 a中之上拉電路5 3，上拉與被選擇之記憶單元行對應 的位元線B L及/ B L ’以供給感測電流I §。 在資料寫入時，由於共用讀出閘RCG内的電晶體Qci及 Q c 2導通’所以讀出資料匯流排r j) b及/ r ]) b之電壓，與資料
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五、發明說明（37) 輸出入線I 0及/ I 0無關。 另一方面，響應控制信號SG之作用（H位準），可使寫人 資料匯流排WDB及/WDB，依寫入選擇閘WCG中之電晶體qc5 及Qc6，分別與資料輸出入線1〇及/1〇電耦合。藉此，可 與被選擇之記憶單元行對應的位元線BL及/BL供給資料寫+ 入電流± I w。 ' 又與圖6之情況相同，藉由配置資料寫入電路5丨b及資料 讀出電路55b以取代資料寫入電路5 la及資料讀出電路、“ 5 5a ’同時將位元線BL1、/BU〜BLm、/BLm之預充電電壓當 作電源電壓Vcc，則與實施例1之改良例1相同，亦可執行Θ 位元線中之電壓降低速度的資料讀出。 更在該情況，於貧料讀出時，有必要將控制信號SG不作 用成L·位準，以將寫入選擇閘WCG截止。例如，只要直接使 用控制信號WE以取代控制信號SG，並輸入至電晶體Qc5及 Qc6即可。 【實施例2】 在實施例2中’係就對應起因於製造不均造成記憶單元 之磁性特性的變動而為了確保資料寫入邊限，…于資料寫 入電流之調整的構成加以說明。 參照圖12，按照實施例2之資料寫入電路，其與，所示 的構成相較，乃在於其更具備有資料 寫入電流調整電路200之點不同。 電流調整電路20 0，係、輪出用以控制資料寫入 電流供給電路52中之電流源153之電流量的基準電壓
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五、發明說明（38) 資料寫入電流供給電路52，係具有在閘極上用以接受基準 電堡vrw之輸入_通道_電晶體（相當於電流源153)。因 二在貧料寫入電流供給電路52中，依與電晶體152之間 構成電流鏡的電晶體1 5 1而供至節點Nw〇的電流量，即資料 寫入電流± Iw之電流量，可按照基準電壓Vrw來調整。、’
資料寫入電流調整電路200，係包含有用以從外部輸入 f準電壓Vrel的基準電壓外部輸入端子2〇2 ;在測試模式 蚪/通常模式時，輸入其切換基準電壓Vrw之產生用之 模式進入信號TE的測試輸入端子2〇4 ;以及用以在内部產 生基準電壓Vril的内部基準電壓產生電路2〇6。 貝料寫入電流調整電路2 〇 〇，更包含有耦合於基準電壓 外部輸入端子202與節點Nfl之間的傳輸閘TGfl ;以及配置 於内部基準電壓產生電路2 0 6與節點Nfl之間的傳輸閘 TGf2、。傳輸閘TGf 1及TGf2，係按照測試模式進入信號TE， 而互補式地導通。節點N f i，係與相當於電流源丨5 3之N通 道MOS電晶體的閘極耦合。
、藉由形成如此的構成，則在測試模式進入信號TE不作用 成L位準的通常動作時，傳輸閘了以2及傳輸閘1(^丨，會分 別導通及截止。因而，内部基準電壓產生電路2〇6所產生 的基準電壓Vri 1 ’可當作基準電壓Vrw而輸入至相當於電 流源1 5 3的電晶體之閘極上。 另一方面，在測試模式進入信號TE被作用成Η位準的測 試動作時，傳輸閘1(^丨及傳輸閘TGf2，會分別導通及截 止。藉此’由外部施加至基準電壓外部輸入端子2 〇 2的基
521270 五、發明說明（39) 準電壓Vrel，就可輸入至相去私贲、& ^ j别八主相田於電流源1 53之電晶體的閘 極上。 因而、’，在測試模式時，藉由使測試模式進入信細而作 :化：亚從外部輸入任意電壓位準的基準電阶61，即可 執寫入邊限的測試。藉此，就可補償mtj記憶單元 之磁性特性的製造不约，且可拥一 Λ 4 ΙΤΡ μ次π #不勾且了執仃用以適當地確保資料寫 又’負入電流3Ε之調整測試。該調整測試，例如 二要從規格值慢慢地降低資料寫入電流±! MTJ記憶單^確認是否可確保所希望之f料寫人邊限Υ ~〇y 〇 内準電壓產生電路2〇6所產生的電壓Vri丨之位準， 只要设定在依該種的調整測試而判明的基準電壓之 當值即可。， 藉此，就可補償起因於製造不均所造成的MTJ記憶單元 之磁（·生特性之熒動，且可根據適當的資料寫入電流量而執 行通常動作時的資料寫入動作。 參照圖1 3，按照實施例2之字線驅動器，係具有分別對 應寫入字線WWU〜WWLn而設的寫入字元驅動器WWD卜WWDfl。 寫入字兀驅動器WWD1〜WWDn之各個，例如係以反相器所構 成。另外’以下’在總括性地記載寫入字元驅動器WWD i 〜WWDn的情況，係簡單使用元件編號驛^。 列解碼為2 0 ’係按照列位址RA，以使與列解碼信號 RD卜RDn之中的選擇列對應的一個作用成l位準。列解碼信 號RD1〜RDn ’係傳輸至字線驅動器3〇。在字線驅動器3〇
521270 五、發明說明（40) σ中’寫入字元驅動器WWD1〜WWDn，係在分別接受列解螞信 號RD1〜RDn ’而使所對應之列解碼信號作用成[位準時，使 所對應之寫入字線WWL作用成選擇信號（11位準）。 寫入字元驅動器WWD1〜WWDn，係在資料寫入時，對與選 擇列對應的寫入字線WWL，供給資料寫入電流Ip。 字線驅動器30，更具有用以對寫入字元驅動器 WWD1〜WWDn供給資料寫入電流ip的資料寫入電流供給電路 32 ;以及用以調整資料寫入電流Ip之電流量的資料寫入電 流調整電路210。 、τ ’ 电
Μ η資^寫入電流供給電路32，係具有分別電搞合於節點 Ρ Ρ 人電源電壓Vcc之間的Ρ通道MOS電晶體33a及 33b;以及電搞合於節點Npl與接地電壓 态WWD的貧料寫入電流Ip。 τ 節點_，係與電晶體33a及33b之 體34之閘極上輸入有資料寫人电祸σ在電曰日 電壓vrP。藉此，電晶貝體1 寫入會電：二整△路/斤輸出的基準
電流量的電流源來動作。另一方田面：基準電壓Vrp而流出 33a、33b及34而構成電流鏡電踗邮由於係依電晶體 流調整電糊所輸成Λ二路^以^^^ 電路32而供至節點Np。的電流】厂:：以 流量。 里即貝科寫入電流Ip之電 資料寫入電流調整電路21 〇，係呈右 資料寫入電流調整電路2〇〇相同的&成了 θ中所說明之 C:\2D-CODE\90-10\90119120.ptd 第44頁 521270
亦即，資料寫入電流調整電路2i〇，係包含有用以從外 部輸入基準電壓Vre2的基準電壓外部輸入端子212 ;用以 輸入測試模式進入信號TE的測試輸入端子214 ;以及用以 在内部產生基準電壓Vri2的内部基準電壓產生電路21 6。 貧料寫入電流調整電路21 〇，更包含有耦合於基準電壓 外部輸入端子212與節點Nf2之間的傳輸閘TGf3 ;以及配置 於内部基準電壓產生電路2 16與節點Nf2之間的傳輸閘 TGf 4。傳輸閘TGf 3及TGf 4，係按照測試模式進入信號τΕ， 而互補式地導通。節點N f 2，係與當作電流源而動作之電 晶體34的閘極雜合。 因而，在通常動作時及測試模式時之各個中，内部基準 電壓產生電路21 6所產生的基準電壓vri2及由外部施加至 基準電壓外部輸入端子2丨2的基準電壓Vr丨2，係可按照測 试模式進入信號TE而輸入至電晶體34之閘極上。 結果’在測試模式時，可從外部輸入任意電壓位準的基 準電壓Vre2，以執行資料寫入邊限的測試。藉此，就可補 償MTJ記憶單元之磁性特性的製造不均，且可輕易執行用 以適當地確保資料寫入邊限的資料寫入電流量之調整測 試。該調整測試，例如只要從規格值慢慢地降低資料寫入 電流I P ’以在所有的MTj記憶單元中確認是否可確保所希 望之資料寫入邊限即可。 内部基準電壓產生電路2 16所產生的電壓Vri2之位準， 只要設定在依該種的調整測試而判明的基準電壓Vrw之高 當值即可。 ^
521270 五、發明說明（42) I曰此就可補償起因於製造不均所造成的MT J記憶單元 之磁=特性之變動，且可根據適當的資料寫入電流量而執 行通常動作時的資料寫入動作。 【實施例2之改良例】 參照圖14，按照實施例2之改良例，資料寫入電流調整 電路230，係輸出用以調整資料寫入電流之電流量的基準 電[V i^e f。另外，圖1 3所示之資料'寫入電流調整電路 2 3 0係可置換及適用用以調整位元線之資料寫入電流土 Iw的資料寫入電流調整電路2〇〇及用以調整寫入字線之資 料寫入電流Ip的資料寫入電流調整電路21〇中之任一個。 參照圖14，資料寫入電流調整電路23〇，係具有電耦合 於用以產生基準電壓Vref之節點Ntl與電源電壓Vcc之間的 P通道MOS電晶體232 ;以及放大節點Nt2之電壓盥預定電壓
Vref 0之間的電壓差並對電晶體232之閘極輸出的運算放大 器 234 〇 電壓調整部231，更具有電耦合於節點Ntl及Nt2之間的p 通道Μ 0 S電晶體2 4 0，以及串聯耗合於節點n 12與接地電壓 Vss之間的P通道MOS電晶體241、242、243及244。電晶體 2 4 0〜2 4 4之閘極係與接地電壓v s s搞合。藉此，電晶體 2 4 0〜2 4 4，係具有電阻元件之作用。 依運异放大器2 3 4以控制電晶體2 3 2之閘極電壓，即可藉 以控制基準電壓Vref之電壓位準，俾於節點Νΐ2之電壓等 於預疋電壓VrefO。預疋電壓VrefO，可考慮基準電壓hef 來設定。 —
C:\2D-CODE\90-10\90119120.ptd 第46頁 521270 五、發明說明（43) 在此，節點Nt2之電壓V α ，係利用具有電阻元件之作用 的電晶體240〜244以將基準電壓Vref予以分壓而得。當將 该分壓比疋義為a(a=Vref/Va)時，基準電壓，就 可使用輸入至運算放大器234之預定電壓Vref 〇，並以 Vref = α X Vref 0 來表示。 〜分壓比α，係依按照對調諧輸入部231&之輸入而設定的 節點Ntl與接地電壓Vss之間的電阻值、及節點Nt2與接地 電壓Vss之間的電阻值之比所決定。 如此不直接規劃基準電麼V r e f，而藉由規劃與運算放 大器234之輸入電壓相關的分壓比α ，即可提高基準電壓 V r e f之響應性及抗雜訊性。 調諧輸入部231a，係具有與電晶體24卜243之各個並聯 而設以作為程式（program)元件的熔線（fuse)元件、及傳 輸閘之組。例如，與電晶體241相並聯，而串聯連接配置 傳輸閘TGtl及熔線元件251。對電晶體242，係配置有串聯 連接的傳輸閘TGt2及熔線元件252。同樣地，與電晶體243 並聯’而配置有串聯連接的傳輸閘TG13及熔線元件2 5 3。 直接由外部將雷射光入射在熔線元件25卜253上，或介 以溶斷輪入節點28卜283而從外部輸入高電壓信號，即可 介以熔斷熔線。 匕調諧輸入部231a，更具有用以接受當資料寫入電流之調 譜測試執行時被作用化的控制信號ττ之輸入端子27〇 ;用 以分別輸入調諧測試信號TV^TV3之輸入端子27卜273 ;按 照控制信號TT及調諧測試信號TV 1之位準用以控制傳輸閘 521270 五、發明說明（44) TG11之導通/截止的邏輯閘2 6 1 ;按照控制信號ττ及調諧測 試信號TV2之位準用以控制傳輸閘TGt2之導通/截止的邏輯 閘2 62 ;以及按照控制信號ττ及調諧測試信號TV3之位準用 以控制傳輸閘TG 13之導通/截止的邏輯閘2 6 3。 在通常動作時，由於控制信號ττ被作用成L位準，所以 邏輯閘2 6 1〜2 6 3的輸出信號會分別被設定在η位準。響應 此，由於傳輸閘TGtl〜TGt3皆會導通，所以分壓比//可 按fl?、k線元件2 5 1〜2 5 3之溶斷有/無來決定。 在調諧輸入部231a中，係依至輸入端子270〜2 73之輸入 信號而將邏輯閘2 6 1〜2 6 3的輸出信號設定在L位準，俾使所 對應之傳輸閘TGtl、TGt2、TGt3截止，藉此即可製造出模 擬進行熔線熔斷的狀態。 例如’在使控制信號TT作用化（H位準）並執行調諧測試 時’藉由將調諧測試信號TV1作用成Η位準，即可使傳輸閘 TGtl截止，並可製造出與熔斷熔線元件251者等效的狀 態。 同樣地’即使對熔線元件2 5 2及2 5 3，亦可設定模擬被熔 斷的狀態。 因而，依輸入至輸入端子2 70〜27 3的控制信號TT及調諧 測試信號TV 1〜TV3，而使分壓比α變化，即可改變設定用 以調整資料寫入電流的基準電壓Vref。 因而’在調諧測試時，無須實際進行熔線熔斷，即可以 可逆性方式調整分壓比α，輕易地執行用以適當地確保資 料寫入邊限之資料寫入電流量的調整測試。
C:\2D-CODE\90-10\90119120.ptd 第48頁 521270 五、發明說明（45) 在調諧測試結束後，根據測試結果實際地熔斷熔線元 件，即可藉以將用以獲得適當資料寫入電流的基準電壓 Vr e f以非揮發性方式規劃於調諧輸入部2 3丨a中。結果，資 料寫入電流調整電路2 3 0，由於在通常動作時，會產生被 規劃之適當的基準電壓Vref，所以可補償MTJ記憶單元之 磁性特性中的製造不均，以執行通常動作時之資料寫入動 作。 另外，在圖1 4中，雖係顯示合併具有用以從外部輸入基 準電壓之基準電壓外部輸入端子2〇 2(2 12)及204 ( 2 1 4 )、和 傳輸閘TGfl(TGf3)及TGf2(TGf4)的構成，但是即使省略該 等的要素’並形成將基準電壓Vref直接輸入至電晶體 1 53 ( 34 )之閘極上的構成，亦可執行資料寫入電流之調譜 測試。 藉由形成如此的構成，則與圖1 2及圖1 3所示之資料寫入 電流調整電路2 0 0及2 1 0的構成相較，只要以數位信號之輪 入即可更有效率地執行調諸測試。又，由於沒有必要進行 相當於資料寫入電流調整電路2 0 0及2 10中之内部基準電壓 產生電路2 0 6及2 1 6之輸出電壓調整的調整，所以可減輕調 整負擔。 ° 另外，用以設定分壓比α之電晶體的數量，並不限於圖 1 3所示的例子，亦可設置任意的複數個。在該情況，若設 置與具有設置任意之複數個之電阻元件功能的電晶體並 聯，且可同樣控制之傳輸閘與熔線元件之組及控制信號之 輸入端子的話，則可使基準電壓V r e f之設定位準更加細密
521270 五、發明說明（46) 化° 全又’在圖1 4之構成中，雖係顯示使用熔斷輸入後成為切 斷狀態之熔線兀件以作為裎式元件的構成，但是亦可使用 炫斷輸入後成為導通狀態之所謂反熔線（ant卜fuse)元 件。該情況’只要將用以執行調諧測試之傳輸閘（圖丨4翁 之TGtl〜TGt3)之各個，與反熔線元件並聯而設，即可獲得 相同的效果。 、另外’在貫施形態2及其改良例中所說明的資料寫入電 f之調整，並非只有適用於介以實施例1及其改良例中所 况明的讀出閘以執行資料讀出的MRAM裝置，其亦可適用於 一般構成的M R A Μ裝置。 圖1 5係顯不不使用讀出閘可執行資料讀出的MRAM裝置之 構成例。 / 比較圖1 5與圖2，在圖1 5所示之構成中，係分別對應記 憶單元行而配置有行選擇閘CSG1〜CSGm。各行選擇閘，係 才文照行選擇結果，而耦合於所對應之位元線對BLp與資料 輸出入線對DI/0P之間。例如，行選擇閘CSG1，係按照行 述擇線CSL1之電壓，而將構成資料輸出入線對D I π?之資 料輸出入線I 0及/ I 0，分別與構成所對應之位元線對B l p 1 之位元線BL1及/BL1耦合。 ' 對資料輸出入線對DI/ΟΡ進行資料寫入電流± Iw之供 給’係可依圖1 0所說明之資料寫入電路5丨b來執行。為了 調整含於資料寫入電路51b内之資料寫入電流供給電路52 中的電流源153之電流量，可藉由設置分別於 及
C:\2D-CODE\90-10\90119120.ptd 第50頁 521270 五、發明說明（47) 所示之資料寫入電流調整電路2 0 0或230，來執行同樣的資 料寫入電流之調整。 又’對寫入字線WWL之資料寫入電流I p，雖可依字線驅 動器3 0來執行，但是藉由在字線驅動器3 〇之構成中，適用 圖1 3中所示的構成，即可進行與實施形態2相同的資料寫 入電流之調整。 在圖1 5所示之構成的MR AM裝置中，有必要依資料讀出電 路5 5d來執行資料讀出時之感測電流丨s的供給。 資料讀出電路55d，係具有接受電源電壓vcc而分別對内 部卽點N s 1及N s 2供給一定電流的電流源1 6 ；[及1 6 2 ;電搞合 於内部節點Nsl與節點Nrl之間的N型MOS電晶體163 ;電耦 合於内部節點Ns2與節點Nr2之間的N型MOS電晶體164 ;以 及放大内部節點Ns 1及Ns2之間的電壓位準差以輸出讀出資 料DOUT的放大器165。 在電晶體1 63及1 64之閘極上提供有基準電壓Vrr。電流 源1 6 1及1 6 2之供給電流1及基準電壓v r r，係按照感測電 流I s之電流量而設定。電阻1 6 6及1 6 7，係為了將内部節點 仏1及1^2下拉（？11114〇*11)接地電壓乂33而設。更且，節點 Nrl及Nr2，係分別與資料輸出入線10及/1〇而搞合。 藉由形成如此的構成，資料讀出電路5 5 d，會在資料讀 出時，對資料輸出入線10及/10之各個供給感測電流Is。 更且，按照介以行選擇閘及位元線對而連接的Μ τ j記憶單 元之記憶資料的位準，而分別在資料輸出入線丨〇及/丨〇上 產生電壓變化’並按照該電壓變化而輸出讀出資料d 〇 υ τ。
C:\2D-CODE\90-10\90119120.ptd 521270 五、發明說明（48) 【實施例3】 在實施例3中，係就複數個配線層上形成用以流入資料 寫入電流的位元線BL及寫入字線WWL的構成加以說明。' 圖1 6係顯示本發明之貫施例3的位元線之配線。 芩照圖1 6，對記憶體陣列1 〇所進行的資料寫入及資料讀 出，係根據與圖1 5相同的構成，依資料寫入電路5丨b及資 料讀出電路55d，介以資料輸出入線對DI/〇p而執行者。 對應Z fe、單元行之各個，設有形成位元線對BLpi 的位元線BU〜BLm、/BU〜/BLm、行選擇閘CSG：1〜CSGm及行 選擇線CSL1〜CSLm。 位元線BU〜BLm、及位元線/BU〜/BLm，係形成於不同的 配線層。例如，位元線BU〜BLm之各個，係形成於金屬配 線層M3上’而位元線/BL1〜/BLm之各個，係形成金屬配線 層M4上。 記憶單元MC，係分別與形成各位元線對之一方的位元線 BL鶴合。另一方面，虛設記憶單元dmc，係分別與形成各 位元線對之另一方的位元線/BL麵合。 讀出/寫入控制電路6 〇，係具有分別對應記憶單元行而 設的等化電晶體6 2 -1〜6 2 -m。等化電晶體6 2，係響應位元 線等化信號BLQ，而將形成於不同金屬配線層的位元線虬 與/BL之間予以短路。位元線等化信號BLEq，係與實施例1 中所說明者相同，被作用化/不作用化。
/；IL 因而’在資料寫入時，供至位元線對BLP之資料寫入電 Iw ’係在被選擇之記憶單元行中，將位元線BL及/6[
C:\2D-CODE\90-10\90119120.ptd 第52頁 因而’資料寫入時的資料寫入電流土 I w，係在位元線儿 及/BL之各個上，流至不同的方向。因而，在磁性透納接 面部MTJ中，依資料寫入電流士 IW而產生的資料寫入磁 521270 五、發明說明（49) 當作流至各為不同方向之往復電流來供給。因而，與實施 例1相同，可適用包含資料寫入電流供給電路5 2的資料寫 入電路51b之構成。 結果，與實施形態1相同，由於可依等化電晶體62，而 設置資料寫入電流土 Iw之返回路徑（reture pass)，所以 沒有必要特別配置使資料寫入電流下降至讀出/寫入控制 電路6 0側的構成，即可縮小周邊電路之佈局。 圖1 7係顯示實施例3之位元線的第一配置例。 參照圖1 7，寫入字線WWL，係形成於金屬配線層m2上。 位元線對BLP，係具有形成於金屬配線層M3上的位元線 BL、及形成於金屬配線層M4上的位元線/BL。如此，位元 線BL及/BL，可使用不同的金屬配線層形成將磁性透納接 面部MT J夾於上下方向。如已說明般，位元線BL及/8[，可 依等化電晶體6 2電耦合於記憶體陣列1 〇之端部，以流入資 料寫入電流。 、 場，係作用於依位元線BL而產生的磁場、及依位元線/BL 而1生ί磁場所互相加強的方向上。藉此，可減低資料寫 ς =的二，寫人電流± Iw。藉此，可删減㈣―裝置之消輕 寫：時電流密度之降低而提高可靠度及減低資剩 寫入k所產生的磁場雜訊。 相反地，在包含其他記憶單元的周邊部，分別依位元絲
521270 五、發明說明（50) -----—"' BL及/BL而產生的磁場，會作用於互相消除的方向上。結 果’更可抑制資料寫入時所產生的磁場雜訊。 圖1 8係顯示實施例3之位元線的第二配置例。 參照圖18，寫入字線？乳，係配置於金屬配線層M3上。 位疋線BL及/BL，係以將磁性透納接面部MTJ夾於上下方向 的方式’分別配置於不同的金屬配線層M2及…上。該種的 構成’其依資料寫入電流± I w而產生的磁場之方向亦與圖 1 7之情況相同。因而，可獲得與採用圖丨7所示之構造的情 況相同的效果。 再次參照圖1 6 ’在實施例3中，係對資料寫入時供給資 料寫入電流的資料寫入電路5ib及使寫入字線WWL作用化的 字線驅動器3 0，直接供給由外部對mrAM裝置1供給的外部 電源電壓Ext. Vcc。 MRAM裝置1，更具備有降低外部電源電壓Ext.Vcc之電 壓以產生内部電源電壓I n t · V c c的電壓降電路（V D C : Voltage Down Converter)7 〇 電壓降電路7所產生的内部電源電壓int· Vcc，係供至資 料讀出電路55d、行解碼器25、控制電路55及列解碼器20 等用以進行資料讀出及位址處理的内部電路。 藉由形成如此的構成，即可依由外部施加的外部電源電 壓E X t · V c c而驅動用以供給較大之資料寫入電流土 I w的資 料寫入電路及對寫入字線醫[供給資料寫入電流I p的字線 驅動器，並快速地供給該等的資料寫入電流。 另一方面’有關用以供給資料寫入電流之電路以外的内
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部電路’可依被降壓之内部電源電壓Int. Vcc而驅動，介 以為求該等内部電路之消耗功率之刪減、及對應高集成化 之裝置細微化的可靠度之確保。 【實施例3之改良例1】 麥照圖1 9，在按照實施例1之改良例1的位元線配置中， 用以構成各位元線對BLP的位元線BL及/BL，係使用金屬配 線層M3及M4 ’且設計成在記憶體陣列10中之區域CRS上交 又。
亦即，在圖1 9所示的構成中，在區域CRS之左側區域， 位元線BL及/BL，係由分別配置於金屬配線層M3及}^之配 線所形成。另一方面，在區域CRS之右側區域，位元線BL 及/BL，係由分別配置於金屬配線層M4及〇之配線所形 成。 與分別形成於金屬配線層M3及M4之位元線BL對應的配線 彼此之間’係在區域C R S上搞合。同樣地，與分別形成於 金屬配線層M3及M4之位元線/BL對應的配線彼此之間，係 在區域CRS上搞合。 位元線B L及/ B L，係在任何一方之金屬配線層上，與記 fe、單元M C耗合。圖1 8中，在構造上與磁性透納接面部％ τ】 之距離較小’且更下側層的金屬配線層M3，位元線bl及 /BL，係與記憶單元MC耦合。 如此，屬於同一 0己彳思單元行的記憶單元μ之各個可與位 元線BL及/BL·之任一個耦合。因而，對應各記憶單元行，
配置有與位元線BL耦合的虛設記憶單元DMC及與位元線/BL
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五、發明說明（52) 耦合的虛設記憶單元DMC。對與位元線BL耦合的虛設記憶 單元DMC，共同配置有虛設讀出字線DRWL1。同樣地，對與 位元線/ B L搞合的虛設記憶单元d u c，配置有虛設讀出字線 DRWL2 。 〇 、 等化電晶體6 2 ~ 1〜6 2 -m，係分別對應記憶單元行而設， 並響應位元線等化信號肌閟，而耦合於構成位元線對 元線BL及/BL之間。 4〈位 藉由形成如此的構成，即可在被選擇的 對位元祕及/BL，流人依等化電晶體62而折中， 流，猎以執行根據折返型位元線構成的資料寫入。 電 如此，在圖1 9所示之位元線的配置中，由於可盥 位元線對之m、線BL及/BL之各個所輕合的記憶單元、構戍 =等同，所以可訂正形成同一位元線對BLp之位元線^數 /BL間之RC負載的不平衡。争曰 士狄 L及 -批，』更且，由於可使用虛設讀出扣 凡執巧根據折返型位元線構成的資料讀出動作，所枣 達成資料讀出時之動作邊限的提昇。 更可 作 其他部分之構成、資料 ，由於與圖1 5之情況相 實施例3之改良例2】 讀出時及資料寫入時的基本 同，所以不重覆其詳細說明 % 以下，係就使用複數個金屬配線層 的構成加以說明。 形成寫入字線WWL日夺 圖2 0係說明按照實施例3 置構造圖。 之改良例2之寫入字線WWL的 參照圖20，寫入字線WWL 係包含有形成於金屬配線層 521270
M2的WWLl、及形成於第四金屬配線層M4上的WWLu。副寫入 字線WWLu及WWL1，係配置成將磁性透納接面部MTJ夾於上 下方向。 圖2 1 A及2 1 B係說明形成同一寫入字線之副字線間之耦合 的概念圖。 參照圖2 1 A及2 1 B，形成同一寫入字線WWL的副寫入字線 WWLu及WWL 1，係在記憶體陣列1 〇之端部進行電麵合。藉 此，可使用副寫入字線WWLu及WWL1流入資料寫入電流Ip以 作為往復電流。 在圖2 ί A中，係顯示介以配設於貫穿孔1 44内的金屬配線 145而電耦合副寫入字線WWLu及WWL1的構成。 又如圖2 1 B所示，亦可為了將兩者之短路而配置以電耦 合於副寫入字線WWLu及WWL1之間的M0S電晶體所形成的寫 入字線電流控制開關。 藉由形成如此的構成，即可對形成同一字線WWL的-副寫 入字線WWLu及WWL1，流入資料寫入電流Ip以作為折返之後 互為反向的電流。 再次參照圖20，藉由分別對副寫入字線WWLu及WWL1流入 反方向的資料寫入電流I p，則與圖1 6及圖1 7之情況相同， 依副寫入字線WWLu及WWL1而分別在磁性透納接面部MTJ產 生的資料寫入磁場，會作用於同一方向上。 又，在包含其他記憶單元的周邊部，分別依該等副寫入 字線WWLu及WWL 1而產生的磁場，會作用於互相消除的方向 上。藉此，即使以相同的電流值，亦可將更大的資料寫入
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T場施加在磁性透納接面部MTJ上。結果，可減低用以產 生所希望之資料寫入磁場所需要的資料寫入電流。 〜藉此，可同樣實現MRAM裝置之消耗電流的刪、依寫入 子線WWL之電流密度的減低而提高動作可靠度、及減低 料寫入時所產生的磁場雜訊。 ’—、 【實施例3之改良例3】 —參照圖22，在按照實施例3之改良例3的構成中，係在沿 者列方向的記憶體陣列丨〇之一端，設有列解碼器2〇及字線 驅動器30所含的寫入字元驅動器WWIH〜WWDn。寫入字元驅 動器WWD卜WWDn，係分別對應寫入字線wwu〜WWLn而設/並 按照列解碼器20之解碼結果，使所對應之寫入字線醫匕作 用化，以供給資料寫入電流丨p。 各寫入字線WWL，係以圖2〇及圖21A所示的構造所配置。 亦即，形成同一寫入字線WWL的副寫入字線WWLu及髓以， 係在記憶體陣列1 〇的他端，介以貫穿孔而依金屬配線丨45 電耗合。 寫入字元驅動器WWD1〜WWDn，係對構成所對應之寫入字 線WWL的副寫入字線之一方WWLu供給資料寫入電流Ip。形 成同一寫入字線WWL之另一方的副寫入字線WWL丨，係在記 憶體陣列1 0的一端（寫入字元驅動器WWD側），與接地電壓 V s s麵合。 藉由形成如此的構成，則在資料寫入方面，於對應被選 擇之記憶單元行的字線而L，可使用副寫入字線WWLu及 WWL 1 ’流入資料寫入電流丨p以作為被折返的往復電流。另
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521270 五、發明說明（55) 外，亦可形成替換寫入字元驅動器WWD及接地電壓Vss與 寫入字線WWLu及WWL1之間的連接關係，並將副寫入字^田 WWL1與寫入字元驅動器WWD耦合，且將副寫入字線WWLu與 接地電壓Vss耦合的構成。 【實施例3之改良例4】 參照圖23 ’在按照實施例3之改良例4的構成中，對應各 寫入字線WWL而設的寫入字元驅動器1〇，係可分割配置於 呂己憶體陣列1 0之兩端上。因而，列解碼器亦可分割配置成 用以使對應奇數列之寫入字元驅動器作用化的列解碼哭 20a、及用以使對應偶數列之寫入字元驅動器作用化的％ 解碼器20b 〇 如已說明般，寫入字元驅動器WWD，由於係成為包含用 以供給資料寫入電流Ip之電晶體的構成，所以需要比較大 的尺寸。因而，藉由如此地將寫入字元驅動器WWD分宝彳配 置於記憶體陣列:的兩側，並活用2列的佈局間距，即;配 置寫入字元驅動器WWD。藉此，即可更集成化列方向之寫 入字線WWL的配置，並可有效率地謀求記憶體陣列丨〇之低 面積化。 有關其他部分之構成及動作，由於與圖22之情況相同所 以不重覆其詳細說明。 【實施例3之改良例5】 參照圖24，在按照實施例3之改良例5的構成中，形成同 一字線WWL的副寫入字線WWLu及WWL1，係在記憶體陣列i 〇 的一端（列解碼器20側），依分別對應記憶單元列而嗖的寫
C:\2D-CODE\90-10\90119120.ptd 第59頁 521270 五、發明說明（56) 入字線電流控制開關TSW而電耗合。 圖2 4為其一例，係代表性地顯示分別對應寫入字線而匕j 及WWL2而設的寫入字線電流控制開MTSW1及以贮。寫入字 線電流控制開關TSW，係由列解碼器2〇所控制，在所對應 之記憶單元列被選擇時會導通。 構成同一寫入字線WWL之副寫入字線WWLu及WWL1，係在 記憶體陣列1 0之另一端，分別與電源電壓Vcc及接地電壓 Vss耦合。因而，根據列選擇結果，使寫入字線電流控制 開關tsw導通，即可介以在構成所對應之寫入字線WWL的1 寫入字線WWLu及WWL1上，流入往復之資料寫入電流Ip。^ 此，就可獲得與實施例3之改良例3及4相同的效果。
在所對應之寫入字線電流控制開關TSW呈截止的期門， 副寫入字線WWLu及WWL1之各個，係設定在電源電壓¥^及 接地電壓Vss。因而，在寫入字線WWL之選擇動作結束之 後，即可使寫入字線WWL之電壓回復成待機狀態或 狀態的動作高速化。 W 圖24雖係例示副寫入字線WWLu&WWL1，在記憶體陣列^ 之另一端，分別與電源電壓Vcc及接地電壓v 丄、，PJ k °柄σ的構 成’但疋亦可形成替換該等的連接關係，而分別 子線WWLu及WWL1與接地電壓Vss及電源電壓vCc叙人Α : 成。 祸δ的構 亦即，在資料寫入時為了流入往復之資料寫入 雖然將寫入字線WWL長配線化，但是藉由形成將“ ^ Ρ WWL分割成副寫入字線WWLu &WWL1 ’並使副寫二入字線 予線之各
521270 五、發明說明（57) 個回復到預定的電壓位準之構成，即可享受流入資料寫入 電流以作為往復電流時所達成的效果，且可使回復到待機 狀態或非選擇狀態的動作高速化。 另外，在貫施例3之改良例3至5中，亦可對本來與資料 寫入動作無關的虛設記憶單元DMC，配置具有與對應記憶 單元MC相同構成之虚設寫入字線、膽乳2及寫入字元 驅動器DWWD1、DWWD2、和寫入字線電流控器DTSW1 &DTSW2 中之至少一方。 但是，由於沒有必要對虛設記憶單元DMC流入資料寫入 所以對應虛& ^憶早九的寫入字元驅動器DWWD1及 DWWD2之輸入，會固定在電源電壓Vcc。 動器DWWD1、DWWD2，可經常維持於不你屯d 馬八子疋·’ v 、 入 _ 士 付於不作用狀態（接地電壓
Vss)，且不會流入電流。更且，構成 流控制開關DTSW的N型M0S電晶體之閘纟、％、之寫入字線電 壓Vss，並維持截止狀態。 閑極，係固定在接地電
在只於對應虛設記憶單元DMC的區试 I WWL之構成的情況，由於形狀的連續二备=置寫入子線 能在MRAM裝置形成時發生形狀不良、。印斷所以有可 資料寫入動作的虛設記憶單元，配w :藉由對不需要 元MC相同構成的寫入字線、寫入字元驄：f對正式記憶單 (圖2 4中的寫入字線電流控制開關T sw)，时及其周邊電路 置形成時所產生的形狀不良。 即可迴避MRAM裝 另外，按照實施例3及其改良例，亦 / 、 寫入字線之配置，組合實施例1及2之"$成將位元線及 合個或該等的構成。
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521270 五、發明說明（58) 該情況，只要在實施例1、2及該等的改良例中分別說明資 料寫入電路及資料讀出電路之構成即可。 β 、 【實施例4】 參照圖2 5按照實施例4之MT J記憶單元亂0，係與圖9 〇所 不的構成相同，具備有磁性透納接面部MTJ及存取二極體 DM。在MTJ記憶單元MCD中，讀出字線RWL與寫入字線WWl所 分割配置之點，係與圖9 〇所示的構成不同。位元線虬，係 配置於寫入自先WWL及讀出字線rWl相交叉的方向上，且與 磁性透納接面部M T J電麵合。 存取二極體DM，係以從磁性透納接面部MTJ朝向讀出字 線RWL之方向作為順方向，並耦合於兩者之間。寫入字線 WWL，則不會與位元線礼、讀出字線Rn及存取二極體簡相 連接’而可與磁性透納接面部j相接近設置。 參照圖26，形成於半導體主基板SUB上的N型區域（N井或 或P+擴散區域等）NWL，係相當於存取二極體M之陰極。當 在半導體基板上配置MTJ記憶單元成行列狀時，例如，藉 由對屬於同一列之MTJ記憶單元電耦合於N型區域NWl彼此 之間，就無須特別設置讀出字線RWL，即可實現圖25所示 之存取二極體DM與讀出字線RWL之耦合關係。 σ又；型區域NWL上的P型區域par，係相當於存取二極體 DM之陽極。p型區域PAR，係介以障壁金屬14〇及金屬膜15〇 而與磁性透納接面部MTJ電耦合。 寫入字線WWL及位元線Bl，係分別配置於金屬配線層M1 及金屬配線層M2上。位元線叽，係配置成與磁性透納接面
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五、發明說明（59) 部MTJ耦合。 圖27係說明對MTJ記憶單元MCD所進行的讀出動作及寫入 動作之時序圖。 參照圖2 7，在貨料寫入日^，項出字線R W L ’即N型區域 NWL之電壓，係設定在Η位準（電源電壓Vcc)。在資料讀出 時，沒有對讀出字線RWL流入電流。 、 與被選出之記憶單元對應的寫入字線WWL，係因施加有 電源電壓Vcc，而流入資料寫入電流Ip。又，有關位元線 B L ’係按照寫入資料之資料位準，藉由將位元線儿兩端之 每一方逐次設定電源電壓V c c及接地電壓V s s，即可將按照 寫入資料之資料位準的資料寫入電流± I w流入位元線儿、 上。 ' 依如此流入的資料寫入電流Γρ及± Iw σσ y - ----- 即對0】記憶 皁兀執行資料寫入。在該情況下，由於讀出字線rwl係設 定在^源電壓Vcc上，所以在資料寫入時，存取二極體DM 可確實截止。因而，與圖90所示之MTJ記憶單元相較，可 謀求貧料寫入動作的穩定化。 其％ ’就貧料言賣 在資料讀出前，' Vss ° 出時的動作加以說明。 位元線BL ’係被預充電至接地電壓 RWI與成^對象之記憶單元MCD對應的讀出字線 ’係在貧料讀出時驅動成作用狀態（L位準··接地電壓 合^ 存取二極體D Μ由於會順偏，所以感測電流I s 會流入位兀線BL〜磁性透納接面部MTJ〜存取二極體關〜rwl
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521270 五、發明說明（60) (接地電壓Vss)之路梭上，而可執行資料讀出。 具體而言’依感測電流I s，放大位元線上所產生的電 壓變化’藉此可進行記憶於磁性透納接面部j内的資料 讀出。 、 另外’如圖26所示，位元線bl與磁性透納接面部MTJ之 間的距離’由於比寫入字線WWL與磁性透納接面部MTj之間 的距離小，所以即使在流入相同的電流量之情況，亦以依 流入位元線BL之資料寫入電流而產生的磁場，比依流入寫 入子線WWL之資料寫入電流而產生的磁場大。 、因而，為了要將大致相同強度的資料寫入磁場供至磁性 透納彳妾面部MTJ上，而有必要對字線WWL，流入大於位元線 L的貝料寫入電流。位元線以及寫入字線wwl，為了減小 電阻值而形成於金屬配線層上。但是，當流至配線的電流 岔度過大時，就會因電子遷移現象而發生斷線或配線間短 路，且有時對動作之可靠度帶來障礙。因此，較佳者係在 於抑制流入資料寫入電流的配線之電流密度。 因而，在將圖25所示之MTJ記憶單元仏1；^置於半導體基 ，上的情況，藉由將寫入字線肌之載面積設得比更接近 磁性透納接面部MTJ之位元線BL還大，即可抑制有必要流 料寫入電流的寫入字線WWL之電流密度，並可 k r^MRAM裳置之可靠度。 二’利用電子遷移而"生較高之材料形成與磁性透納接面 邛MTJ之距離大，且有必要流入更大 厘；^ A , m t 、貝枓冩入電流的金 屬配線（圖26中為寫入字線WWL) ’亦對可靠度之提高含有
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第64頁 521270 五、發明說明（61) -—— _____ 效果。例如，在其他之金屬配線係由鋁合金 的情況，只要依銅（Cu)形成有必要考廣合金）形成 屬配線即可。 心 、移耐性之金 圖28係顯示將MTJ記憶單元既!）配置成杆 列之構成的概念圖。 罝成订列狀的記憶體陣 參照圖28，藉由在半導體基板上配置MTj 列狀’即可實現高集成化的麵裝置。隨 MTJ記憶單元MCD配置成n列x m行的情況。 係顯不將 如已說明般，有必要對各MTJ記憶單元動， BL、寫入字續L及讀出字細L。因而，對配置成行列狀 之個MTJ記憶單元，配置有0條的寫入字線wwu~wwLn 及讀出字線RWL1 ~RWLn、和m條的位元線BL1~BLm。 圖29係顯示依共同具有寫入字線WWL且配置成行列狀的 MT J記憶單元所形成的記憶體陣列之構成。 參照圖29，與具有圖25所示之構成的MTJ記憶單元MCD對 應之讀出字線RWL及寫入字線WWL，雖係沿著列方向而配 置’但是寫入字線WWL ’係在所鄰接的記憶單元間共同具 有。 例如’與Ί買出子線R W L1輛合的Μ T J記情、單元、及與讀出 字線R W L 2搞合的Μ T J記憶早元’係共同呈有寫入字線 WWL1 〇 如此，藉由共同具有寫入字線WWL，即可刪減記憶體陣 列整體中之寫入字線WWL之配置條數。藉此，即可使記憶 體陣列中之MTJ記憶單元的配置高集成化，以謀求晶片面
C:\2D-C0DE\90-10\90119120.ptd 第65頁 521270 五、發明說明（62) 積之刪減。 又，如此，藉由刪減寫入字線wn 在 圖26所示的金屬配線層以上，確 f間？。精此，就可輕易地加寬寫入字線WWL之配線寬 度。错此，即可輕易地將寫入字線WWL之截面積，設定得 比對於磁性透納接面部MTJ更接近之位元線虬還大。結 果可抑制電子遷移之發生並輕易地謀求mram裝置之可靠 度提高。 更且，亦可將實施例4之MT j記憶單元眈^，在實施例卜3 中，當作配置於記憶體陣列丨〇上的記憶單元MC來使用。 【實施例4之改良例】 該種的配線之共同具有，亦可適用於先前技術中所說明 之如圖90所示的構成之MTj記憶單元。 圖3 0係顯示MT J記憶單元之實施例4之改良例的配置。 圖3 0中’係顯示集聚配置具有圖9 〇所示之構成的mt j記 憶單元MCD’的記憶體陣列。 參照圖30，在實施例4之改良例中，配置成行列狀的MTj s己fe、早元’其鄰接行方向的記憶單元M C D ’，係共同具有相 同的字線W L。例如，屬於第一個記憶單元列的記憶單元 MCD’ 、及屬於第二個記憶單元列的記憶單元mcd，，係共同 具有相同的字線WL1。 藉由形成如此的構成，則可刪減記憶體陣列整體中的字 線WL之條數，可使MT J記憶單元高集成化，並可謀求晶片 面積之刪減。
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再次參照圖91，即使在圖9〇所示之MTJ記憶时一 〜 線W L與磁性透納接面部μ T j之間的距離，由於、 予 BL與磁性透納接面部MTJ之間的距離，所以產〇 =位元線 字線WL之資料寫入電流的必要。因生^入大於 „ -.嗖本空括wT U而在§亥種的MTJ記憶 早几中，4求子線WL之電流密度減低，在 保上相當重要。 』罪度之確 在實施例4之改良例中，由於可輕易確保有必 大的資料寫人電流之字線WL的配線間距，所^ WL之電流密度，可謀求MRAM裝置之可靠度提高。=j 施例4中所說明者相同，藉由將有必要流入更大之斜、員 入電流的配線之材質選定為耐電子遷移性高者，、可 高MRAM裝置之動作可靠度。 丨』更徒 【實施例5】
在實施例5以後，係就沿著互異之方向配置讀出 及寫入字線WWL的構成為前提之記憶體陣列的高隼=KWL 以說明。 卞X化加 參照圖3 1，在按照本發明之實施例5的MRAM裴置2中，钱 出字線RWL及寫入字線WWL·，係在記憶體陣列1 〇上，八喝 著列方向及行方向而配置。 刀別沿 對應於此，位元線，係分割成讀出位元線RBL及寫入位 元線WBL·，且在記憶體陣列丨〇上，分別沿著行方向及 向配置。 因而，MRAM裝置2，與圖i所示之MRAM裝置！相較，則在 字線驅動器3 0分割配置於讀出字線驅動器3 〇 r及寫入字線
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驅動器3 0 w之點不同。 丨ί ϋ讀出/寫入控制電路5〇、60，亦是分割配置 1列方向而配置於記憶體陣列10之寫入控制電路 50w、60w及讀出控制電路5〇r上。 除此以外的部分之構成及動作，由於與MRAM1相同，所 以不重覆其詳細說明。 汁 多照圖32，在實施例5之MTJ記憶單元中，對於具有磁性 透納接面部MTJ及存取電晶體ATR的MTJ記憶單元，設有 出子線RWL、寫入字線WWL、寫入位元線WBL及讀出位元線 RBL。在存取電晶體ATR上，有形成於半導體基板上之 作為場效電晶體的MOS電晶體為其代表適用。 存取電晶體ATR之閘極，係與讀出字線RWL耦合。存取 晶體ATR，係當讀出字線RWL作用成選擇狀態（[{位準：電源 電壓Vcc)時會導通，並形成含有磁性透納接面部mtj的電、 流路徑。另一方面，當讀出字線RWL不作用成選擇狀態“ 位準：接地電壓Vss)時，由於存取電晶體atr會截止，所 以未能形成含有磁性透納接面部Μ T J的電流路經。 寫入字線WWL及寫入位元線WBL，係以與磁性透納接面部 ΜΤ J接近的方式，配置在相互正交的方向上。如此，藉由° 將寫入位元線WBL與寫入字線WWL配置在相互正交的方胃向 上，即可分割配置讀出字線驅動器30r及寫入字線焉區動@ 3 0 w 〇 又，由於寫入字線WWL，無須與MTJ記憶單元之其他部位 耦合，即可獨立配置，所以可優先配置與磁性透納接^部
yzii/o 五、發明說明（65) MTJ之間的磁性耦合之提昇。 WWL上的資料寫入電流丨p。 3 了抑制流入寫入字線 牯及貝枓寫入時分別獨立控 丁你貝丁千嗔出 原來獨立的方式來設計。 “專的驅動器可當作 30w與讀出字線驅動器3〇r予以 ：寫入予線驅動器 鄰接記憶體陣列1〇之不同的 1 匕，且分別配置於 由度，並可減少佈β &域 所以可提高佈局之自 田又五』减乂佈局面積（即MRAM裝置之晶片面藉、。 磁性透納接面部MTJ，係雷 * 積） 雷曰mATR夕門门 係電轉合於頃出位元線RBL與存取 電曰曰體ATR之間。因而，在資料讀出時， 、仔取 流入電流之寫入位元線？此的電 蛀^ VSS ’鋒應存取電晶細之導通"即地^壓 RBL〜磁性透納接面部MTJ〜存取電晶體AT"=:-線 之電流路徑。•由… 二=位==線飢按照磁性透納接™ 隐貝枓的位準產生電壓變&，即可讀出記憶資料。 入ί;Γ:ί ϊί ’分別對寫入字線WWL即寫入位元線肌流 入負枓寫入電☆，並依該等的資料寫入電流所分別產生的 磁場之和，達^超過一定磁場即圖86所示之小行星特性線 的區域’即可藉以對磁性透納接面部MTJ寫入記憶資料。 其次，使肖圖33說明對實施例5之MTJ記 元所進 資料寫入及資料讀出。 首先’就資料寫入時的動作加以說明。 寫入子線驅動器30w，係按照行解碼器25之行選擇結 第69頁 C:\2D-ODDE\90-10\90119120.ptd 521270 五、發明說明（66) 果，而將對應選擇行之寫入字線筛 態(η位準）。在非選擇行中，寫二m動成選擇狀 持於非選擇狀態（L位準）。由於各寫^壓，可維 流控制電路4〇與接地電壓Vss耦合:^讲可依字線電 寫入字線飢流入資料寫人電流Ip。^在廷擇行中可對 讀出字線RWL，係在資料寫入時 準）。在資料寫入時，讀出控制二:於非，態“位 7 t 充電至高電壓狀態(Vcc)。 ^存取電晶體ATR由於維持截止狀態） 時，不對讀出位元線RBL流入電流。 隹貝枓寫入 =控制電路⑽及，，係藉由控制記憶體陣列⑺ 位元線WBL之電壓，以產生按照寫入資料MN之資 枓位準方向的資料寫入電流。 例如在寫入1之圯憶資料時，係將寫入控制電路60w 側的位元線電壓設定在高電壓散態（電源電壓Vcc)，將相 f側之寫入控制電路50w側的位元線電壓設定在低電壓狀 恶（接地電壓Vss)。藉此，資料寫入電流+Iw會從寫入控制 電路60w朝50w之方向流入寫入位元線WBL上。 ' 方面，在寫入0之3己憶資料時，係分別將寫入控 制電路50w及6Ow側之位元線電壓設定於高電壓狀態及低電 壓狀悲’而資料寫入電流—Iw會從寫入控制電路5〇w朝6〇w 之方向流入寫入位元線WBL上。此時，資料寫入電流± ! w ’會按照列解碼器2 0之列選擇結果，選擇性地流入對應選 擇列之寫入位元線WBL上。 C:\2D-CODE\90-10\90119120.ptd 第70頁 521270
如此，藉由設定資料寫入電流Ip及土 iw的方向， 料寫入時，按照被寫入的記憶資料之位準”丨,，、，，〇" j =賁 反方向之貧料寫入電流+丨w及_丨w中之任一方，即可I擇 =字線WWL之資料寫入電流Ip與資料位準無關地固定於二 定方向。藉此，由於可將流入寫入字線WWL的資料寫入 机Ip之方向經常設於一定，所以如已說明般，可簡化綠 電流控制電路4 〇的構成。 " 其次就資料讀出動作加以說明。 在資料讀出時，寫入字線WWL被維持於非選擇狀態（[位 準），胃其電壓位準，可依字線電流控制電路4〇而固^於接 ，電壓Vss。在資料讀出時，寫入控制電路5〇w及6〇w，係 停寫入位元線WBL供給資料寫入電流，同時將寫入位 兀線WBL設定在接地電壓^3。 $另方面σ賣出子線驅動器3 0 r，係按照列解碼器2 〇之列 選擇結果，而將對應選擇列之讀出字線RWL·的電壓驅動成 ^狀態（H位準）。在非選擇列中，讀出字線隱之電^位 L I ^持於非選擇狀態α位準）°讀出控制電路50r，係在 寺’將用以執行資料讀出的一定量之感測電流1s 之讀出位元線RBL上。讀出位元細L，由於在 貝料頃出别被預充電至高電壓狀態（Vcc)，所以依響應續 f =飢之作用而使存取電晶體ATR之導通，感測 之雷二形成於MT;記憶單元内，而按照記憶資料 之電£，交化（降低）會在讀出位元線RBL上產生。 圖33中，在以被記憶之資料位準為” Γ作為其一例的情 521270
況，當 則在記 V1會變 壓變化 及△ V2 又在 電壓與 所以可 資料讀 充電電 電壓設 固定磁 憶資料 小’而 △ V 2會 之差， 讀出位 資料寫 有效進 出動作 壓設為 為接地 性層FL與自由磁性層VL之磁場方向相同時， 為π 1π的情況，讀出位元線rBL之電壓變化△ ^己憶貝料為’’ 0’’的情況之讀出位元線RBL之電 、夂得比△ V1大。藉由檢知該等的電壓降△ v i 即可讀出MTJ記憶單元之記憶資料。 元線RBL中，由於資料讀出所具 入的設定電壓一致於相同的電源電壓以〇， 行資料讀出開始時的預充電動作，而可謀求 之同速化。另外，在將讀出位元線RBL之預 接地電壓VSS時，只要將資料寫入時之設定 電壓Vss即可。 同樣地’有關在資料讀出時有必要設定在接地電壓Vss 的寫入位兀線WBL，亦可藉由將資料寫入結束後之設定電 壓一致於接地電壓Vss，以謀求資料讀出動作之高速化。 參照圖34，在實施例5之MTJ記憶單元的構成中，存取電 晶體ATR ’係形成於半導體基板sub上之p型區域PAR上。寫 入位元線WBL，係形成於第一金屬配線層mi，並與存取電 晶體A T R之源極/汲極區域的一方11 〇電麵合。另一方之源 極/汲極區域1 2 0，係經由設在第一金屬配線層μ 1之金屬配 • ’線、障壁金屬1 4 0及形成於接觸孔内的金屬膜1 5 0，而與磁 性透納接面部MTJ電耦合。 讀出位元線RBL，係以與磁性透納接面部MTJ電耦合的方 式，設在第三金屬配線層M3上。寫入字線WWL，係配置於 第二金屬配線層M2上。寫入字線WWL，由於並無須與MTJ記
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憶皁元的其他部位耦合，而可獨立配置，所以可自由配置 以f高與磁性透納接面部MTJ之間的磁性耦合。 藉由形成該種的構成，相對於MT J記憶單元，將讀出字 線RWL與寫人字線WWL配置於相互正交的方向上，並獨立配 置分別對應讀出字線RWL及寫入字線WWL的讀出字線驅動器 30t及ΛΛ字+線驅動器30w即可提高佈局之自由度。又可二 止資料項出日守之字線驅動電流過大，且可防止不必要 性雜訊發生。
一參照圖3 5 ’在實施例5之記憶體陣列丨〇中，具有圖3 2所 不之構成的記憶單元MC配置成行列狀。讀出字線RWL及寫 ^字線WWL ’係分別沿著列方向及行方向而配置，讀出位 兀線RBL及寫入位元線WBL，係分別沿著行方向及列方向而 配置。有關瀆出位元線及寫入位元線，同樣地，在總括性 地表現的情況分別使用元件編號RBL &WBL，而在顯示特定 之讀出位元線及寫入位元線的情況，在該等的元件編號上 附記註腳。 字線電流控制電路4〇，係將各寫入字線WWL與接地電壓 V s s |馬合。藉此，在資料讀出時及資料寫入時，就可將寫 入字線WWL之電壓及電流控制成如圖3 3所示。 鄰接列方向的記憶單元，係共同具有讀出位元線RBL。 又鄰接行方向的記憶單元，係共同具有寫入位元線WBL。 例如，屬於第1個及第2個記憶單元行的記憶單元群，係 共同具有相同的讀出位元線RBL 1，而屬於第3個及第4個記 憶單元行的記憶單元群，係共同具有相同的讀出位元線
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BL2。更且’依屬於第2個及第3個記憶單元列的記憶單元 群，而同具有寫入位元線WBL2。對於以後的記憶單元 列及5己丨思單元行而言，讀出位元線RBL及寫入位元線WBL， 係可同樣配置。 ^ :，應相同的讀出位元線RBL或寫入位元線WBL，複數個 記憶單元MC成為資料讀出或資料寫入的對象時，由於會發 生^料衝突，所以記憶單元MC可交互配置。 藉由幵y成如此的構成，就可緩和記憶體陣列丨〇中之讀出 位元線RBL及寫入位元線WBL之配線間距。結果，可有效配 置圯憶單7使記憶體陣列1 〇高集成化，並刪減MR AM裝置 之晶片面積。 其次’就用以流入感測電流I s及資料寫入電流± I w的周 邊電路之構成加以說明。 關於資料讀出的行選擇，可依設於每一讀出位元線r B [ 上之讀出行選擇線RCSL及讀出行選擇閘RCSG來執行。圖35 中’係代表顯示對應讀出位元線rBL1 &RBL2而設的讀出行 選擇線RCSL1、RCSL2及讀出行選擇閘RCSG1、RCSG2。 行解碼器2 5，係在資料讀出時按照行選擇結果使複數個 讀出行選擇線RCSL中之一條作用成選擇狀態（H位準）。
,, 讀出行選擇閘R C S G ’係按照所對應之讀出行選擇線r c s L 之電壓，連接與讀出資料線RDL對應的讀出位元線RBL。在 讀出資料線RDL上，有依資料讀出電路55e供給感測電流 I s 〇 出 參照圖3 6，資料讀出電路5 5 e，與圖1 5所示之資料讀
C:\2D-C0DE\90-10\90119120.ptd 第74頁 五、發明說明（71) 電路5 5d相較，在只對節點Nrl供給 對應此，圖15所示的電晶體164就可^省】電流Is之點不同。 Vri·，可只輸入電晶體163之閘極。$略，而參照電壓 資料讀出電路55e，係將依感測電 降，與成為基準的電壓降ΔνΓ相較而S而產生的電壓 資料位準。ΔνΓ，係將讀出H位準資讀出資料DOUT之 降當作請，而將讀μ位準資料時2 =資料線之電壓 作△ V 1時，林#宗忐* Λ n k 9貝料線之電壓降當 丨户u V丄时，就汉疋成為AVh與Δνι之中 干田 因而’在資料讀出電路55e中，電阻曰。 定俾使節點Ns2之電壓位準成為（Vcc〜電阻值會被設 ^次參照圖35，介以讀出行選擇間似/選擇性 订選擇結果的讀出位元線RBL供給感測電流I 。 … 按照列選擇結果，讀出字線驅動器3〇r， 讀出字線RWL·作用。藉此，就可名#+座、士 $㈢&擇生地使 ^ J 稭此就可在對應被選擇之記憶單元 歹J的Μ T J 5己f思單元上流入感測電流I s。 :-方面丄關於資料寫入之行選擇’係可依按照行選擇 、,.D果之寫入字線驅動器30w而使寫入字線wwl選擇性地作用 來執行。各寫入字線WWL，係在字線電流控制電路4〇中與 接地電廢Vss麵合。
寫入位元線WBL，係在與寫入字線WWL相正交的方向上， 對應記憶單元列而設。因而，依設於每一寫入位元線WBL 上的寫入列選擇線及寫入列選擇閘，即可執行關於資料寫 入的列選擇。 圖35中’係代表顯示對應寫入位元線WBL1及WBL2而設的
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寫)列選擇細SL1、WRSL2及寫人列選擇_ WRSG2。以下，係在總括地表記寫入列選擇線 擇閘的情況，分別使用元件編號WRSL及醫沉入列述 寫入列選擇閘WRSG ’係電耦合於所對應之 WBL與寫人資料線WDL之間，且按照所對應之Κ = 3 WRSL之電壓而導通/截止。 ’’’、到&擇線 讀出/寫入控制電路60 ’係'包含有分別對應寫 WBL而設的位元線電流控制電晶體。在圖”中 f
示分別對應寫入位元線wBL1、WBL2而設的位元4^\表扣、貝 電晶體63-1、63-2。以下，係在统稱該 ^電，爪控制 電晶體的情況，使用元件編號63。^Λ電流控制 位元線電流控制電晶體63，係電耦合於所對應之寫入 元線WBL與資料線/WDL之間，並按照所對應之寫一入列選 線WRSL之電壓而導通/截止 ' 、 可依圖7所示之資料寫入電流5〗b而對寫入資料線㈣L及 /WDL供給資料寫入電流± Iw。因而，可按照列解碼器2〇中 之列選擇結果，在對應被選擇之記憶單元列的寫入位元線 WBL上流入資料寫入電流± I w。 讀出/寫入控制電路60，更包含有分別定讀出位元線〇L 而配置的預充電電晶體、及對應寫入位元線WBL而配置的 寫入位元線電壓控制電晶體。 圖35中’係代表顯示分對應讀出位元線rbli、rbL2而設 的預充電電晶體64- 1、64-2與分別對應寫入位元線WBL 1、 WBL2設的寫入位元線電壓控制電晶體65 —丨、65_2。以下，
C:\2D-GQDE\90-10\90119l20.ptd 第76頁 521270 五、發明說明（73) 在統稱該等複數個寫入位元線電壓控制電晶體的情況，係 使用元件編號6 5。 寫入位元線電壓控制電晶體65之各個，係在資料讀出時 $通為了要確保感測電流I s之電流路徑，而將所對廣之 寫入位元線WBL與接地電壓Vss耦合。除了資料讀出時: 外，各寫入位元線電壓控制電晶體65皆會截止，而各 位元線WBL會與接地電壓Vss相切離。 之 作，由於係與圖2中所續明去妞π & 电电日日版Μ之動 /、U △ τ所Λ明者相冋，所以不苴 藉由形成該種的構成，在資料宜 " 之;己,單元列的宜Γ 寫時，係可對應被選擇 之。己U早7L列的寫入位兀線㈣^， 列選擇閘WRSG〜寫入位元線WRT〜办隹f入貝枓線WDL〜寫入 寫入資料線/WDL之路徑上流入*兀宜$電流控制電晶體63〜 資料寫入電流± IW之方向爪貝^寫入電流± Iw。另外， 匯流排WDB、/WDB同樣地葬士 1 可^實施例1中之寫入資料 電壓來控制。因而，與每\由设定寫入資料線WDL、/WDL的 寫入相關的周邊電路，即=例1同樣，可簡單構成與資料 如此，在正交配置讀出二入抆制電路5 〇w及6 Ow。
接記憶單元間共同具=_予線〇[與寫入字線WWL·，且在鄰 構成中，亦可執行如圖3 3 ^位兀，WBL及讀出位元線RBL的 藉由形成如此的構成，=了，資料寫入及資料讀出。 位元線WBL及讀出位元線RbP可緩和記憶體陣列10中之寫入 置記憶單元MC而使記憶結果，可有效配 裝置之晶片面積。 4 呵杲成化，並可刪減MRAM 又，依寫入位元線WBl 線間距的緩和，可更廣泛地
C:\2D-OODE\90-10\90n9120.ptd 第77頁 521270 --—-- 五、發明說明（74) 確保寫入位元線WBL之配線寬度。藉此，更 述的效果。 尺《產生以下所 :已說明般，在資料寫入時’ #必要在寫 及寫入字線WWL之雙方上流入資料寫入電流。 Λ =圖34所* ’在實施例5之财】記憶單元的 入=線WBL與磁性透納接面部MTJ之間的距：： 而，在與磁性透納接面部⑴之間的距離。因 的距離幸2 f :時’產生對於與磁性透納接面部MTJ之間 之寫，位元線WBL，流入更大的電流之必要。 右寫2位疋線WBL ’由於係在鄰接之記憶單元行間 ==以可使用2個記憶單元列之配置空間來配置 ; 。因而，因加寬各寫入位元線WBL·之配線寬 ί大的截1 ^ ^寬於寫入字線WWL的配線寬度’即確保 孕乂大的截面積，故可抑制電流密度。 料ί ί雷？!^成在所鄰接之記憶單元間共同具有流入資 離更大-方的配線ΐΪ:上f開磁性透納接面部MTJ之距 又， 踝之構成，即可提高MRAM裝置之可靠度。 邱ΜΤ T夕Wa遷移耐性較高的材料而形成與磁性透納接面 ，/可/以離在之金屬配線（圖34中之寫入位元線 的金屬配線係由銘；面 (Cu)形成有必要考岸口 “形成的炀況，只要依鋼 【實施例5之改良二電子遷移耐性的金屬配線即可。 參照圖3 7，在眘始y 例5之改良例1的記憶體陣列中，所鄰 521270 五、發明說明（75) 接的記憶單元，係共同具有相同的寫入字線WWL。例如， 屬於苐1個及第2個記憶單元行的記憶單元群，係共同具有 1條的寫入字線WWL1。對以後的記憶單元行，寫入字線 WWL，亦可同樣地配置。 •在此，為了要正常執行資料寫入，就有必要不存在複數 個配置於同一寫入字線WWL及同一寫入位元線WBL之交點上 的記憶單元MC。因而，記憶單元MC係交互配置。 對於讀出位元線RBL及寫入位元線之與資料寫入及資 料讀出有關的周邊電路之構成、和資料讀出及資料寫入時
的各記憶單元之動作，由於係與實施例5相同，所以不重 覆其詳細說明。 藉由形成如此的構成，即可緩和記憶體陣列丨〇之寫入字 線WWL的配線間距。結果，可有效配置記憶單元亂而使記 憶體陣列1 〇高集成化，並可刪減MRAM裝置之晶片面積。 【實施例5之改良例2】 、 蒼照圖38，在實施例5之改良例2的記憶體陣列中，|與 施例5之改良例1的構成相較，則依鄰接行方向的記憶^貝 :’更共同具有相同的讀出字線RWL。例士口，屬二 第2個記憶單元列的記憶單％ 、 樣地配置。後）礼早疋列，頃出字物L，亦可同 在此’為了要正常執行資 將依1條之讀出字線RWL或寫 憶單元MC ’不同時搞合於同 料讀出及資料寫入，就有必要 入字線WWL所選擇的複數個記 一讀出字線RWL·或寫入位元線
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521270 五、發明說明（77) 止。 例如，對應第1個及第2個之記憶單元行的讀出行選擇閘 RCSG1及RCSG2，係按照共用之讀出行選擇線RCSU而動 作。對應奇數行之讀出位元線RBL而設的讀出行選擇閘 RCSG1、RCSG3、···，係電耦合於所對應之讀出位元線RBL 與讀出資料線RDL之間。另一方面，對應偶數行之讀出位 元線/RBL而設的讀出行選擇閘RCSG2、RCSG4、…，係電耦 合於所對應之讀出位元線RBL與讀出資料線RDL之間。 所對應之2個的讀出行選擇閘RCSG，係響應按照行選擇 結果而作用化之讀出行選擇線“儿而導通。結果，構成與 被選擇之記憶單元行對應的讀出位元線對之讀出位元線 RBL及/RBL，係與構成讀出資料線對之讀出資料線1?1^及 /RDL電耦合。 更且，對應讀出位元線RBL及/RBL之各個，配置有盥圖 35中所說明者相同之預充電電晶體64。如已說明般/在資 料讀出時，預充電電晶體64會截止。 結果，在對應被選擇之記憶單元行的讀出位元線RBl及 /RBL之各個上，介以讀出資料線RDL及/RDL流入依資料讀 出電路55d而供給的感測電流Is。資料讀出電路55d之構# ，成，由於已在圖1 5中顯示，所以不重覆其詳細說明。
因而，資料讀出，可使用可選擇性地與讀出位元線RBL 及/RBL之一方耦合之與實施例丨相同的虛設記憶單元卯。 執行。藉此，就可根據所謂的折返型位元線 資料讀出之邊限。 取木確保
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同樣地，在依所鄰接之2個的 單元列之每一 έ日μ _ ^ J π %成的記憶 母 上，可使用所對應之2條的寫人仞&綠WRi
來貫現折返型位元端谣# , . , \ 入位兀線WBL ^ 線構成。例如，可依分別對庙笙1游I菸 第2個記憶單元列的宜x从—$應第1個及 一 干tl夕』的寫入位兀線WBL1及〇12， ，7L線對。该情況，由於寫入位說2 入位 線WBU形成互補式設計，所巧 /WBL1。 7馬入位兀線 —對於以後之圮彳思單元行亦同樣，以在記憶單— 每一組上構成寫入位元線對及讀出位元線對的方=，1之 各讀出位元線RBL及寫入位元線wn。 式，配置 寫：位元線對之寫入位元線中，對 早兀列的一方、及對應偶數之記憶單元列的另一，圮fe 統稱為寫入位元線WBL及/WBL。藉此，就可根各個 返型位元線構成而執行資料寫入。 明、拆 寫入列選擇線WRSL，係設在每一寫入位元線 在每-記憶單元列之組上。因而’對應同—組 入列選擇閘mG，係響應共用的寫入列選擇線wr的寫 /截止。 斧通 例如，對應第1個及第2個之記憶單元列的寫入 fwRSG1&wRSG2，係按照共用之寫入列選擇線WRsu*、擇聞 作0 對應奇數列之寫入位元線WBL而設的寫入列選擇閘 WRSG1、WRSG3、…’係電耦合於所對應之寫入位元線 與寫入資料線WDL之間。另一方面，對應偶數行之寫入^
C:\2D-CODE\90-10\90119120.ptd 五、發明說明（79) 寫入列選擇閘WRSG2、WRSG4、…，係電搞 所對應之2個W立兀線與寫入資料線/WDL之間。 έ士果^ /寫入列選擇閉WRSG，係響應按照列選擇 ”入列選擇線職而導通。結果，構成與 WBL及/飢/係早/ ^對應^寫入位元㈣ /WDL電耦合。、/、冓成寫入貝料線對之寫入資料線WDL及 及/2的ί Ϊ :入位元線對中1以連接寫入位元線WBL 二/WBL的寻化電晶體62，可替代圖 制電晶體63來配置。等化 ：兀線電々“工 WE而動作，且在資料宜1日日脰62，例如係響應控制信號 ?修^ 寫入時，將構成同一寫入位元線對之
之1各個ΛΛ間古予以短路。又’對應寫入位元線WBL及/WBL 控制電晶體65。與圖35中所說明者相同的寫入位元線電壓 # 對構成寫〃入貝料線對之寫入資料線WDL及/WDL，與實 二Si:匯流排_及/〇β同樣地，從資料寫入電 動作、：：料寫入電流土 IW。資料寫入電路川之構成及 動1，由於”頁示於圖7中，所以不重覆其詳細說明。 釔果，與實施例1相同，在對應列選擇結果之寫入位元 =中’可依等化電晶體62而折返的往復電流，來執行資 料寫入。 广藉^形成如此的構成，被選擇的讀出位元線對，就會與 育料讀出時的實施例i之位元線對同樣地流入感測電流曰，/ 並進行資料讀出。同樣土也，被選擇的寫入位元線，係介以 第83頁 C:\2D-CDDE\90-10\901l9120.ptd 521270 五、發明說明（80) 所對應之等化電晶體6 2，而與資料寫入時之實施例1的位 元線對同樣地流入資料寫入電流，並進行資料寫入。 因而，在將可謀求晶片面積刪減之實施例5的記憶單元 配置成行列狀的情況，可使用折返型位元線構成，確保資 料讀出及資料寫入之動作邊限。 【實施例5之改良例4】 在實施例5之改良例4中，除了實施例5之改良例3所示的 折返型位元線構成之外，其亦可謀求鄰接記憶單元間之寫 入位元線WBL的共同具有。 H 參照圖4 0，在實施例5之改良例4的記憶體陣列中，鄰接 行方向的記憶單元，係共同具有相同的寫入位元線WBL。 在讀出字線RWL被作用化的資料讀出時，由於係對各讀 出位元線RBL每隔1條連接記憶單元行，所以在由所鄰接之 2個記憶單元行所形成的記憶單元行之每一組上形成讀出 位元線對，並根據折返型位元線構成，即可執行與實施例 5之改良例3相同的資料讀出。 另一方面，在資料寫入時，由於共同具有寫入位元線 WBL，所以無法根據折返型位元線構成進行資料寫入。因 而，在實施例5之改良例4中，與寫入位元線WBL之選擇相 _►關的周邊電路，可配置成與圖3 5所示者相同。藉此，與實 施例5之情況相同，可使用簡單電路構成之資料寫入電路 5 1 b執行資料寫入。 又，雖然無法根據折返型位元線構成執行資料寫入，但 是卻可緩和記憶體陣列1 0中之寫入位元線WBL的配線間
\\312\2d-code\90-10\90119120.ptd 第84頁 521270 五、發明說明（81) 距。結果’更可依記情、體陳 古 、 置之晶片面積。更且^忙宫 一同集成化而,減MRAM裝 提高而S高MRAM裝置之^靠$ ^凡線飢之電子遷移耐性 另外，在圖4 0之；(：盩士、古 i線中，在鄰接記；g二資料寫入系之信號 成，但是亦可取代^位;^/、有寫入位元線WBL的構 線WWL的構成。但是寫入在位;^^而^成共同具有寫入字 疋，在戎情況下，寫入位元線WBL並無法 了同八有而有必要配置在每一記憶單元列上。有關是否共 同具有任一個配線以緩和配線間距，只要考慮離開磁性透 納接面部MTJ之距離等構造上的條件或設計情況等而決定 即可。 【實施例5之改良例5 ] 在實施例5之改良例5中，除了實施例5之改良例3所示的 折返型位元線構成之外，其亦可謀求所鄰接之記憶單元間 的讀出字線RWL之共同具有。 茶照圖41 ’在實施例5之改良例5的記憶體陣列中，鄰接 行方向的記憶單元，係共同具有相同的讀出字線!^[。
續出/寫入控制電路6 0，係包含有與實施例5之改良例3 同樣配置的等化電晶體62、預充電電晶體64及寫入位元線 電壓控制電晶體65。 在寫入字線WWL被作用化的資料寫入時，由於係對各寫 入位元線WBL每隔1條連接記憶單元行，所以在由所鄰接之 2個記憶單元列所形成的記憶單元列之每一組上形成寫入 位元線對。結果，根據折返型位元線構成，即可執行與實
521270 五、發明說明（82) 知例5之改良例3相同的資料寫入 、 另一方面，在複數個記憶單元列相同的效果。 線RWL被作用化之資料讀出時，盔、汴/、同具有的讀出字 成進行資料讀出。因而，在實施例1 返型位元線構 位元線RBL之選擇相關的周邊電 < 改良例5中，與讀出 者相同。 ’可配置成與圖35所示 藉由形成如此的構成，雖然無法 確保動作邊限，但是卻除了可^和，據折返型位元線構成 字線RWL的配線間距之外，亦可正」己憶體陣列1 0中之讀出 果，可依記憶體陣列1 0之高隼成彳^地執仃貧料讀出。結 面積。 果成化而刪減MRAM裝置之晶片 因而，使用實施例5之記憶單元， 型位元線構成的資料寫入，而確保動卩可同時貫/見依折返 路及減低資料寫入雜訊、以及根據结邊限、簡化周邊電 而使記憶體陣列1〇高集成化。"出字線RWL之共有化 另外，在圖41之構成方面，雖係顯示資料讀出 配線中’在鄰接記憶单元間共同具有讀出字線RWL的構遗 成’但是亦可取代f買出子線m而形成共同具有讀出位元 線m的構成n在該情況下’讀出字線RWL並無法政 同具有而有必要配置在每一記憶單元列上。有關是否共/同 具有任一個配線以缓和配線間距，只要考慮構造上的條件 或設計情況等而適當決定即可。 【實施例6】 參照圖42，在實施例6之MTJ記憶單元中，與圖32所示的
521270 五、發明說明（83) MT J記憶單元相較，讀出位元線RBL及寫入位元線〇]L之間 的連接關係並不同。亦即，讀出位元線RBL，並未與磁性 透、、、内接面部MTJ直接耗合，而是按照存取電晶體atr之導 通，而與磁性透納接面部MTJ耦合。更且，寫入位元線 WBL，係與磁性透納接面部MTJ耦合，且含於資料讀出時的 感測電流路徑中。 '
包含各信號配線之配置方向，其他構成的部分，由於與 圖3 2之情況相同，所以不重覆其詳細說明。又資料寫入及 資料讀出中的各配線之電壓及電流波形由於亦與圖33相 同’故不重覆其詳細說明。 因而，寫入字線WWL，係與磁性透納接面部MT j相接近而 =在與寫入位元線WBL正交的方向上。結果，可獨立配置 讀出字線驅動器30r與寫入字線驅動器3〇w，以獲得與與 例5相同的效果。 η貝 又，寫入字線WWL，無須與MTj記憶單元之其他部位耦 合，即可優先提高與磁性透納接面部MTJ之間的磁性耦合
•又，讀出位元線RBL，由於係介以存取記憶體ATR與磁性 透納接面部MTJ相接面，所以可刪減耦合於讀出位元線 上的磁性透納接面部MTJ之數目，減低讀出位元線rbl 容，使資料讀出高速化。 參照圖43，在實施例6 iMT j記憶單元中，讀出位元線 RBL，係在第一金屬配線層M1上，設計成與存取電晶體Mr 之源極/汲極區域11〇電耦合。讀出字線RWL，係配置在與
521270 五、發明說明（84) 存取電晶體ATR之閘極13〇同一層上。存取 姊 極/汲極區域12〇，係介以設在第一及第 源 M2上的金屬i線、障壁金屬14〇及設在”屬配線層Ml及 1 50，而與磁性透納接面部MTJ耦合。 的金屬膜 磁性透納接面部MTJ，係配置在第二金 三金屬配線層M3之間。寫入位元線飢盘己=M2及第 ”MTJ電輕合’並配置於第三金屬配線心3:性；納接 線WWL，係設在第二金屬配線層M2上。此^ ^ ° Ϊ入字
，配置，係配置成可提高與磁 Μ寫:二物L 性耦合。 牧回WMT J之間的磁 在實施例6之ΜΤ Τ勾#话-& t MTJ記憶單元相^/己_^早丨兀宜中，與圖34所示之實施例5的 資料寫入電流量。 了減低^入寫入位元線WBI^内的 於J磁性透納接面部MTJ之間的距離 八％冩入子線WWL的資料寫入蕾、古 參照圖44，在每妗", K J貝才叶禺入電流。 所示之構成的r ^體陣列中，係將具有圖42 寫入字細L I置成行列狀。讀出字線觀及 出位元線m及；：f沿：列方向及行方向而配置，而讀
向而配置。寫人位兀線WBL，係分別沿著行方向及W 鄰接列方向的記憶 又鄰接行方向的記憶單元，=位元概。 平 你/、冋具有寫入位元線WBL。 C:\2D-C0DE\90-10\90119120.pld 第88頁 521270 五、發明說明（85) 例如，屬於第1個及第2個記憶單元行的記憶單元群，係 共，具有相同的讀出位元線RBL1，而屬於第3個及第4個記 憶單元行的記憶單元群，係共同具有相同的讀出位元線 RBL2。更且’依屬於第2個及第3個記憶單元列的記憶單元 二同具有寫入位元線飢2。對於以後的記憶單元 。隱早兀仃而言，讀出位元線RBL 係可同樣配置。 人咼入位兀綠， 當對應相同的讀出位元線或寫入^ 、 記怜輩元MC忐& -欠」* " 兀線WBL ’複數個
=二;讀出或資料寫入的對象時，由於會發 生=枓衝犬，所以記憶單元亂可交互配置。τ 曰I 藉由形成如此的構成，就可與實施例 體陣列10中之讀出位元線RBL及 冲目门、、友和圯 坧。纟士車叮女1 罵入位疋線WBL之配線間 距。結果，可有效配置記憶單 ^ π 化，並刪減MRAM裝置之晶片面積。 思肢陣列1 〇咼集成 對讀出位元線RBL及寫入位元線WBL，、登押 寫入電流及感測電流用的周邊電 ^擇性地供給資料 樣，所以不重覆其詳細說明。 炙構成，由於與圖35同 【實施例6之改良例1】 參照圖45 ’在實施例6之改良例！ 接的記憶單元，係共同具有相同 ^體陣列中，所鄰 屬於第2個及第3個記憶單元行的記卜予線飢。例如， 1條之寫入位元線WBL2。對於以後的:己早二群，係共同具有 入位元線WBL，係可同樣配置。 w早兀行而言，寫 在此，為了要正常執行資料寫 就有必要不存在複數 第89頁 C: \2D-OODE\90-10\90119120.ptd 521270 五、發明說明（86) 個配置於同一寫入字線WWL乃η 宜入价- A ”L及同一寫入位凡繞WRI夕‘ 的記憶單元MC。因而，記 、、策WBL之父點上 匕單兀MC係父互配詈。 更且，與實施例6相同，卸社以士 a 夏 郝接列方向的記情單亓 同具有讀出位元線RBL。 |〜早tl 係共 對於讀出位元線RBL及皆 ,11ΓΤ,Τ 寫入位元線WBL之盘眘拇宜 料讀出有關的周邊電路之椹 $次剋& Ϊ 寫入及資 的各記憶單元之動作，由 ®及貝枓寫入時 田於係與貫施例6相同，所 覆其詳細說明。 u 所以不重
如已說明般，在實施例6之㈣記憶單元 入字線肌，流入相對大的資料寫入電流 有要對寫 所鄰接之記憶單元間共同具有寫入字線WWL以確伴=在 距’即可確保寫入字線WWL之配線寬度（即截面積）並=間 電流密度。結果，可提高^!^裝置之可靠度。更且' 15制 說明般，考慮電子遷移耐性而選擇該等配線之材質，如 高動作可靠度方面亦有效果。 、 【實施例6之改良例2】
參照圖4 6，在實施例6之改良例2的記憶體陣列中，依鄰 接^亍方向的冗單元’更可共同具有相同的讀出字線rwl 。例如，屬於第2個及第3個記憶單元列的記憶單元群，係 共同具有相同的讀出字線RWL2。對於以後的記憶單元列而 言，讀出字線RWL，係可同樣配置。 在此，為了要正常執行資料讀出，就有必要將依相同的 讀出字線RWL而被選擇的複數個記憶單元MC，不同時耦合 於相同的讀出位元線RBL上。因而，讀出位元線RBL，係配
C:\2D-CODE\90-10\90119120.ptd 第90頁 521270 五、發明說明（87) 置藉由形】’更χ，記憶單元mc係交互配置。 字線m的配線成’即可緩和記憶體陣列1()中之寫入 r無妳如β々Γ 成化，而可刪減MRAM裝置的晶片面積。 【貝施例6之改良例3】 w積 參照圖4 7，相料认χ职 #、軍元，·^ , # 置成行列狀之實施例6的構成之記 :行之每一組：： = :2個=單騎而形成的記憶單 折返型位元缞搂Ϊ所對應之2條的讀出位元線Κβί來實現 憒單元行的蜂f成。例如，可依分別對應第1個及第2個記 ^線對。、。貝出位元線RBL1及RBL2(/RBL1)，構成讀出位 同二地可在依所鄰接之2個記憶單而形 早兀列之每一 έ日 7. m 使用所對應之2條的寫入位元線WBL來實 型位元線構成。例如，可依分別對應第1個及第2個 ^思=兀列的寫入位元線WBL1及WBL2(/WBL1)，構成寫入 位元線對。 用以進订對於構成寫入位元線對之寫入位元線WBL及 /WBL的列選擇及資料寫入電流±丨…之供給、和對於構成讀 出位元線對之讀出位元線RBL及/RBL的行選擇及感測電流 I s之（、給的周邊電路之構成，由於與圖3 9相同所以不重覆 其泮細說明。 因而，在將實施例6之記憶單元配置成行列狀的情況， 可使用折返型位元線構成，來確保資料讀出及資料寫入之 動作邊限。 '
521270 五、發明說明（88) 【實施例6之改良例4】 在實施例6之改良例4中，除了實施例6之改良例3所示的 折返型位元線構成之外，其亦可謀求所鄰接之記憶單元間 的寫入位元線WBL之共同具有。 參照圖48，在按照實施例6之改良例4的記憶單元中，鄰 接行方向的記憶單元，係共同具有相同的寫入位元線 WBL ° 在讀出字線RWL被作用化的資料讀出時，由於係對各讀 出位元，B一L每隔i條連接記憶單元行，戶斤以在由所鄰接之 „ ^ ^ / 成的§己k、早凡行之每一組上形成讀出 位兀線對，並根據折返型位元線 / Θ之改良例Μ目同的資料讀出。 「了執仃與Λ轭例 另一方面’在資料寫入時，由於丘 WBL，所以無法根據折返型位元線構、门進、有寫入位元線 而，在實施例6之改良例4中 構成進仃育料寫入。因 關的周邊電路’可配置成與圖“Cm之選擇相 施例6之情況相同， 不者相同。藉此，與實 51b執行資料寫入。 S早電路構成之資料寫入電路 又，雖然無法耜 是卻可緩和記“ : 構成執行資料寫人，但
距。”，更可依記憶體陣，線wBL的配線間 置之日日面積。更 —：集成化而刪減MRA 提高而提高MRAM$置之可^位凡線WBk電子遷移耐性 另外，在圖48+ 又 構成方面，雖係 _ “貝料寫入系之信號
C:\2D-C0DE\90-10\90119120.ptd 第92頁 521270 五、發明說明（89) 配線中，在鄰接記憶單元間共同具有寫入位元線的構 成，但是亦可取代寫入位元線WBL而形成共同具有寫入字 線WWL的構成。但是，在該情況下，寫入位元線WBL並無法 共同具有而有必要配置在每一記憶單元列上。有關是否共 同具有任一個配線以緩和配線間距，只要考慮離開磁性透 納接面部MTJ之距離等構造上的條件或設計情況等而決定 即可。 【實施例6之改良例5】
在實施例6之改良例5中，除了實施例6之改良例3所示的 折返型位元線構成之外，其亦可謀求所鄰接之記憶單元間 的讀出字線RWL之共同具有。 參照圖4 9，在實施例6之改良例5的記憶體陣列中，鄰接 行方向的記憶單元，係共同具有相同的讀出字線ML。 項出/寫入控制電路6 0，係包含有與貫施例6之改良例3 同樣配置的等化電晶體6 2、預充電電晶體6 4及寫入位元線 電壓控制電晶體65。 在進行寫入字線WWL被作用化之資料寫入時，由於係對 各寫入位元線WBL每隔1條連接記憶單元行，所以在由^斤鄰 接之2個記憶單元列所形成的記憶單元列之每一、纟 / n 寫：位元線對。結果’根據折返型位元線構成―;且二 與貫施例5之改良例3相同的資料寫入，部上 果。 、”’ J旱受相同的效 另一方面，在進行複數個記憶單元列間- 出字線RWL被作用化之資料讀出時，無法播、同具有的讀 嫘折返型位元
C:\2D-C0DE\90-10\90119120.ptd 第93頁
線構成進行資料钱山 讀出位元線RBLI。因而，在實施例6之改良例5中，與 所示者相同。 k擇相關的周邊電路，可配置成與圖44 猎由形成如此沾 確保動作邊限，伯ί成，雖然無法根據折返型位元線構成 字線RWL的配線門一二部f 了可緩和記憶體陣列10中之讀出 果， ^^間距之外，亦可正常地執行資料讀出。結 面積。又°思體陣列1 0之高集成化而刪減MRAM裝置之晶片 型：而=實ΐ例6之記憶單*，即可同時實現依折返 故5» 次成的貧料寫入，而確保動作邊限、簡化周邊電 ;、低貝料寫入雜訊、以及根據讀出字線RWL·之共有化 而使記憶體陣列1 〇高集成化。 另外，在圖4 9之構成方面，雖係顯示資料讀出系之信 配、、泉中，在鄰接圮憶單元間共同具有讀出字線的構& 成，但疋亦可取代讀出字線RWL而形成共同具有讀出位元 線RBL的構成。但是，在該情況下，讀出字線RWL並無法共 同具有而有必要配置在每一記憶單元列上。有關是否共同 具有任一個配線以緩和配線間距，只要考慮構造上的^ 或設計情況等而適當決定即可。 【實施例7】 參照圖50，在實施例7之MTJ記憶單元中，讀出位元線 RBL ’係介以存取土憶體ATR與磁性透納接面部μ j相接 面。磁性透納接面部MTJ，係耦合於寫入字線WWL及存取電 晶體ATR之間。讀出字線RWL，係與存取電晶體ATR之閘極
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輔合。在圖5 0之；i：盖& 士 ^ ^ 置於互相正交的方向上。靖子線RWL與寫入字線WWL亦配 參照圖51，讀出位元線RBL，配 讀出字線RWL，係阶罢士 a女 置、孟屬配線層Ml上。 声上。讀出# Λ 存取電晶體ATR之閘極1 3〇同一 廣上 靖出位兀線RBL，係盥存取雷曰麵ATD +瓜 區域110耦合。存取雷曰二m存取電日日體ATR之源極/汲極 以設在第一及第入厘日日1 R之源極/汲極區域12〇 ’係介 ^ 114〇 a t, ΛτΛ7ΛΜ1 ^Μ2 ^^^ 部MTJ柄合。觸孔上的金屬膜150，而與磁性透納接面
第： =、=L ’係與磁性透納接面部MTJ相接近而設4 弟一金屬配線層M2上。寫入字線WWL 部m電搞合，並配置於第三金屬配線層们上丨。透、、内接面 藉由形成如此的構成，讀出位元線RBL，係介以 晶體ATR而與磁性透納接面部MTJ耦合ό藉此，讀… RBL，係只與成為資料讀出之對象，即屬於所對應之^凡出、 f線RWL作用成選擇狀態（11位準）之記憶單元列的耵了 ^憶 單元MC電耦合。結果，可抑制讀出位元線RBL之電容，= 資料讀出動作高速化。 ’史 另外’實施例7之MT J記憶單元中之資料寫入及資料讀出 時的各配線之電壓及電流波形，由於與圖33相同，'所= 重覆其詳細說明。 在實施例7之MTJ記憶單元中，與圖34所示之實施例5的 MTJ έ己憶單元相較，可縮小寫入位元線與磁性透納接面 部MTJ之間的距離。因而，可減低流入寫入位元線内的
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資料寫入電流量。 大ί :性ΐ納接面部⑴之間的距離，由於寫入位元線WBL 必I泣.^ L ’所以在貫施例7之MT J記憶單元中，有 夂 、大於寫入位元線WBL·的資料寫入電流。 ^ ^ 在灵靶例7之圯憶體陣列中，係將圖5 0所示 之^單㈣配置成行列狀。讀出字細l及寫入字線 W W L ，你分别、、;l切τ、 刀⑴〜者列方向及行方向而配置，而讀出位元線 及寫入位元線WBL，係分別沿著行方向及列方向而配 置。
f接列方向的記憶單元，係共同具有讀出位元線RBL。 又鄰接打方向的記憶單元，係共同具有寫入位元線WBL。 丘例如，屬於第1個及第2個記憶單元行的記憶單元群，係 ^，具有相同的讀出位元線RBL1，而屬於第3個及第4個記 單元行的冗憶單元群，係共同具有相同的讀出位元線 ML2。更且’依屬於第2個及第3個記憶單元列的記憶單元 群’而可共同具有寫入位元線WBL2。對於以後的記憶單元 列及記憶單元行而言，讀出位元線RBL及寫入位元線WBL， 係可同樣配置。
當對應相同的讀出位元線RBL或寫入位元線WBL，複數個 A憶單元MC成為資料讀出或資料寫入的對象時，由於會發 生資料衝突，所以記憶單元…可交互配置。 藉由形成如此的構成，就可緩和記憶體陣列丨〇中之讀出 位元線RBL及寫入位元線WBL之配線間距。結果，可有效配 置記憶單元MC使記憶體陣列丨〇高集成化，並刪減〇—裝置
第96頁 C:\2D-CODE\90-10\90119120.ptd 五、發明說明（93) 之晶片面積。 對項出位元線RBL及寫入& — — ^ Φ ^ ^ '01 Φ 仅70線从81，選擇性地供給資料 罵入電机及感測電流用的 ^ 5 ^fr n yz ^ ^ ^ , 周邊電路之構成，由於與圖35同 樣’所以不重覆其詳細說明。 如已說明般，在會；^如7 ,^ wRΪ 土 、 之MTJ t己憶單元中，有必要對寫 入位兀線WBL，流入相對夫 产说抑拉々^ ^ . 大的貝料寫入電流。因而，藉由 在所鄰接之記憶單元間J£回目士 ^ 岣鬥坧 BP ^ ^ /、问具有寫入位元線WBL以確保配 線間距，即可確保寫入位 Φ ^ ^ 疋線耽[之配線寬度（即截面積） 亚抑制電流密度。結果，可担 θ , Ρ _ ηη Α 汀棱回MARM裝置之可靠度。更 所—坦·*· & 心、電子遷私耐性而選擇該等配線之材 負’在提南動作可靠度方面亦有致果。 【實施例7之改良例1】 U 5 3 ’在貝施例7之改良例】的記憶體陣列中，所鄰 接的記憶單元，係共同具有相同的寫入字線肌。例如， 屬於第2個及第3個記憶單元行的記憶單元群，係共同具有 1條之寫入位元線WBL2。對於以後的記憶單元行而言，寫 入位元線WBL，係可同樣g己置。 在此，為了要正常執行資料寫入，就有必要不存在複數 個配置於同一寫入字線WWL及同一寫入位元線WBL之交點上 的㊂己fe單元MC。因而’記憶單元mc係交互配置。 更且’與實施例7相同，鄰接列方向的記憶單元，係共 同具有讀出位元線RBL。 對於讀出位元線RBL及寫入位元線WBL之與資料寫入及資 料讀出有關的周邊電路之構成、和資料讀出及資料寫入時
521270 五、發明說明（94) 的各記憶單元之動作，由於係與實施例7相同，所以不重 覆其詳細說明。 藉由形成如此的構成，則可緩和記憶體陣列1 〇中之讀出 位元線RBL及寫入字線WWL的配線間距。結果，可有效配置 記憶單元MC並使記憶體陣列1 0高集成化，而可刪減MRAM裝 置的晶片面積。 【實施例7之改良例2】 參照圖54，在實施例7之改良例2的記憶體陣列中，依鄰 接行方向的記憶單元，可共同具有相同的讀出字線RWL。 例如，屬於第2個及第3個記憶單元列的記憶單元群，係共 同具有相同的讀出字線RWL2。對於以後的記憶單元列而 言，讀出字線RWL，係可同樣配置。 更且，依鄰接列方向的記憶單元，可共同具有相同的寫 入字線WWL。例如，屬於第2個及第3個記憶單元行的記憶 單元群，係共同具有相同的寫入字線WWL2。對於以後的記 憶單元行而言，寫入字線WWL，係可同樣配置。 在此，為了要正常執行資料讀出及資料寫入，就有必要 將依相同的讀出字線RWL或寫入字線WWL而被選擇的複數個 記憶單元MC，不同時耦合於相同的讀出位元線RBL或寫入 位元線WBL上。因而，讀出位元線RBL及寫入位元線WBL， 係分別配置於每一記憶單元行及每一記憶單元列上，更 且，記憶單元MC係交互配置。 其他部分的構成，由於與實施例7相同，所以不重覆其 詳細說明。
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I曰由升y成如此的構成’即可緩和記憶體陣列1 〇中之 ，f WWL的配線間距。結果，可有效配置記憶單元並·使 記，體陣列1 G高集成化，❿可刪減MRAM裝置的晶片面積。 【實施例7之改良例3】 、 立f照圖55，相對於配置成行列狀之實施例7的構成之記 ，兀二可在依所鄰接之2個記憶單元行而形成的記憶單 兀行之每—組，使用所對應之2條的讀出位元線RBL·來實現 2，型，το $構成。例如，可依分別對應第1個及第2個記 憶早το行的讀出位元線RBU &RBL2(/RBLl)，構成讀出位
押同仏地二可在依所鄰接之2個記憶單元列而形成的記憶 單兀列之每一組’使用所對應之2條的寫入位元線WBL來實 現^ ^里位元線構成。例如，可依分別對應第1個及第2個 記憶早兀列的寫入位元線WBL1及WBL2(/WBL1)，構成寫入 位元線對。 用以進订對於構成寫入位元線對之寫入位元線WBL及 /WBL的列選擇及資料寫入電流± I w之供給、和對於構成讀 出位凡線對之讀出位元線RBL及/RBL的行選擇及感測電流 1 S之供給的周邊電路之構成，由於與圖39相同所以不重覆 其詳細說明。 口而在將員施例7之記憶單元配置成行列狀的情況， 可使用折返型位元線構成，來確保資料讀出及資料寫入之 動作邊限。 【實施例7之改良例4】
521270 五、發明說明（96) 在貫施例7之改良例4中，除了實施例7之改良例3所示的 折返型位元線構成之外，其亦可謀求所鄰接之記憶單元間 的寫入字線WWL之共同具有。 芩圖5 6 ’在按照實施例7之改良例4的記憶單元中，鄰 接列‘方向巧記憶單元，係共同具有相同，的寫入字線。 f進行讀出字線RWL被作用化之資料讀出時，由於係對 f項出位兀線RBL每隔1條連接記憶單元行，所以在由所鄰 -ΐ2:Λ憶斜單元行所形成的記憶單元行之每-組上形成 =出位兀線對，並根據折返型位元線構成，執行盥實 施例7之改良例3相同的資料讀出。 ’ 另一方面，在資料寫入時，由於共同且 WWL，所以無法根據折返型位 ^有寫子、本 關的周邊電路，可配置成與圖52:=線皿之選擇相一 施例7之情況相同，可使用簡單電路構者㈣。藉此’與貫 51b執行資料寫入。 电路構成之資料寫入電路 又’雖然無法根據折返型位元線槿 是卻可緩和記憶體陣列1 〇中之寫入字仃貧料寫入，但 結果，更可依記憶體陣列10之高隼：；WWL的配線間距。 晶片面積。 市成化而刪減MRAM裝置之 另外，在圖5 6之構成方面，雖係— 配線中，在鄰接記憶單元間共同且有貝^:貪料寫入系之信號 成，但是亦可取代寫入字線而形成；= 的構 WBL的構成。但是，在該情況下，寫。:有寫入位兀線 罵入字線WWL並無法共同
521270 五、發明說明（97) 具有而有必要配置在每一記憶單元行上。有關是否共同具 有任一個配線以緩和配線間距，只要考慮離開磁性透納接 面部MT J之距離等構造上的條件或設計情況等而決定即 可。 【實施例7之改良例5】 在實施例7之改良例5中，除了實施例7之改良例3所示的 折返型位元線構成之外，其亦可謀求所鄰接之記憶單元間 的讀出字線RWL之共同具有。 參照圖5 7，在實施例7之改良例5的記憶體陣列中，鄰接 行方向的記憶單元，係共同具有相同的讀出字線RWL。 讀出/寫入控制電路6 0，係包含有與實施例7之改良例3 同樣配置的等化電晶體6 2、預充電電晶體6 4及寫入位元線 電壓控制電晶體6 5。 在進行寫入字線WWL被作用化之資料寫入時，由於係對 各寫入位元線WBL每隔1條連接記憶單元行，所以在由所鄰 接之2個記憶單元列所形成的記憶單元列之每一組上形成 寫入位元線對。結果，根據折返型位元線構成，即可執行 與實施例5之改良例3相同的資料寫入，並可享受相同的效 果。 另一方面，在進行複數個記憶單元列間所共同具有的讀 出字線RWL被作用化之資料讀出時，無法根據折返型位元 線構成進行資料讀出。因而，在實施例7之改良例5中，與 讀出位元線RBL之選擇相關的周邊電路，可配置成與圖52 所示者相同。
C:\2D-CODE\90-10\90119120.ptd 第101頁 521270 五、發明說明（98) 藉由形成如此的構成，雖然無法奸 、 確保動作邊限，但是卻除了可緩和今X折返型位70線構成 字線RWL的配線間距之外，亦可正當:體_陣列1 〇中之讀出 果，可依記憶體陣列1 0之高集成化 執仃貧料讀出。結 面積。 卞成化而刪減議裝置之晶片 因而，使用實施例7之記憶單元， 型位元線構成的資料寫入，而確保勤P可同時實現依折返 路及減低資料寫入雜訊、以及根據 簡化周邊電 而使記憶體陣列1 〇高集成化。 予、，泉RWL之共有化 另外，在圖5 7之構成方面，雖係_ - 一 配線中’在鄰接記憶單元間共同且右:貝料項出系之信號 成，但是亦可取代讀出字線RWL而 _L的構成。但A，在該情況下；^具有讀出位元 同具有而有必要配置在每-記憶單元貝予線RWL並無法共 具有任-個配線以緩和配線間距，^士。有關是否共同 或設計情況等而適當決定即可。”要考慮構造上的條件 【實施例8】 參照圖58，實施例8之MTJ記愔罝-例7的MTJ記憶單元相較，係成為卷=，與圖50所不之貫施 ^ ^WWT ^ S& € 6ίι m ^ ^為身換讀出位元線RBL·與寫 S50 ° ^ 圖5 0相同所以不垔设其說明。今 字線RWL·與寫入字線WWL相互正▲ &成，亦可配置於讀出 — ^日丘止父的方向 參照圖5 9，在貫施例8之MTJ記憒 一 實施例7的MTJ記憶單元相_ μ兀中，與圖51所不之 |Χ係可替換寫入字線WWL與讀
C:\2D-C0DE\90-10\90119120.ptd 第102頁 521270 五、發明說明（99) 出位元線RBL所配置的位置。亦即，寫入字線WWL，係設在 第一金屬配線層Ml上，並與存取電晶體ATR之源極/汲極區 域110 I馬合。另一方面，讀出位元線RRBL，係以與磁性透 納接面部MTJ電耦合的方式設在第三金屬配線層M3上。 、如此，在實施例8之構成中，由於讀出位元線RRBL係與 磁性it納接面部MTJ直接耦合，所以無法謀求如實施例7所 示之資料讀出動作的高速化。然而，在實施例8之構成 中，亦可獨立配置讀出字線驅動器3〇r與寫入字線驅動器 3 Ow，而可獲得與實施例7相同的效果。 士另夕卜’實施例8之MTJ記憶單元中之資料寫入及資料讀出 日寸的各配線之電壓及電流波形，由於 重覆其詳細說明。 J ^ U不 又’在實施例8之Μ T T却咅單元* t MTJ之Η㈣雜 中’與磁性透納接面部 MTJ之間的距離，由於係以寫入 元線WBL，所以有ν西、古人相蚪丄 L之方大於寫入位 入電流。 必U才對大於寫入字線WWL的資料寫 之實施例8之記憶體陣列中，係將圖58所示 ww丨往5 置成行列狀。讀出字線闢L及寫入字線 RRI乃宜入办-ΐ方向及方向而配置，而讀出位元綾 R】L。及寫入位疋線m ’係分別沿著行方向及列方向而配i 鄰接列方向的記憶單元，係共同且 L。 有相同的寫入予線 例如，屬於第1個及第2個記憶單元行的記憶單元群，係
C:\2D-CODE\90-10\90119120.ptd 第103頁 521270 五、發明說明（100) ----- 共同具有相同的寫入字線WWL1，而屬於第3個及第4個記 單元行的記憶單元群，係共同具有相同的寫入字賴2“ 對於以後的記憶單兀行而言，寫入字線WWL，係可同樣配 置。 一當對應相同的寫入位元線WBL，複數個記憶單元mc成 貢料寫入的對象時’由於會發生資料衝突，所以記憶單元 MC可交互配置。
耩由形成如此的構成，就可缓和記憶體 二 =配鄭。結果，可有效配置記憶單：MC使寫記Λ u胆車m 〇冋集成化’並冊減麗肘裝置之晶片面積。 及寫入位元線WBL 供 :入：、 流及感測電流用的周邊電路之構 貝二 樣，所以不重覆其詳細說明。 、/、α35同 如已說明般，在眚谂如〇 如 在
入字線WWL，流入在相貝對知大例f記憶單元中，有必要對寫 所鄰接之記憶單^^的資料寫人電流。因❿，藉由在 距，即可蜂保寫入具有寫入字線WWL以確保配線間 電流密度。結果，可^；之配線寬度(即截面積)並抑制 說明般，考慮電子：t兩咖裝置之可靠度。更且 高動作可靠度方面3 =而選擇該等配線之材質 【實施例8之改良例j】
參照圖6 1，在竇姑A 所 接的記憶單元，之改良例1的記憶體陣列中 如，屬於第2個及第^具有相同的讀出位元線脱。例 久弟3個記憶單元行的記憶單元群，係共
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具有1條之讀出位元線RBL2。對於以後的記憶一― 言，讀出位元線RBL·，係可同樣配置。 早兀行而 複數個配置 點上的記憶 為了要正常執行資料讀出，就有必要不存在 於同一讀出字線RWL及同一讀出位元線RBL之交 單元MC。因而，記憶單元MC係交互配置。 更且，依所鄰接的記憶單元，可共同具有相同的寫入位 元線WBL。例如，屬於第}個及第2個記憶單元列的記憶單 元群’係共同具有相同的寫入位元線—[丨。對於以後的記 fe單元列而b ，寫入位元線WBL，係可同樣配置。
在此’為了要正常執行資料寫入，就有必要不存在複數 個配置於同一寫入字線WWL及同一寫入位元線WBL之 的記憶單元MC。 0 對於t買出位元線RBL及寫入位元線WBL之與資料寫入及資 料讀出有關的周邊電路之構成、和資料讀出及資料寫入時 的各記憶單元之動作，由於係與實施例8相同，所以不重 覆其詳細說明。 藉由形成如此的構成，則可緩和記憶體陣列1 〇中之讀出 位元線RBL及寫入位元線WBL的配線間距。結果，可有效配 置記憶單元MC並使記憶體陣列1 〇高集成化，而可刪減mram 裝置的晶片面積。 【實施例8之改良例2】 參照圖6 2，在實施例8之改良例2的記憶體陣列中，依鄰 接行方向的記憶單元，可共同具有相同的讀出字線”匕。 例如，屬於第2個及第3個記憶單元列的記憶單元群，係共
C:\2D-C0DE\90-10\90119120.ptd 第105頁 521270 五、發明說明（102) "--- 同具^相同的讀出字線RWL2。對於以後的記憶單元列而 吕’續出字線RWL，係可同樣配置。 更且，依鄰接行方向的記憶單元，可共同具有相同的寫 入，兀線WBL。例如，屬於第2個及第3個記憶單元列的記 憶單ί ^，係共同具有相同的寫入位元線仰以。對於以後 的記憶單元列而言，寫入位元線WBL，係可同樣配置。 在此，為了要正常執行資料讀出及資料寫入，就有必要 將依相同的讀出字線RWL而被選擇的複數個記憶單元mc， 不同時耦合於相同的讀出位元綠上。因而，讀出位元 線RB\，係分別配置於每一記憶單元列上，更且，記憶單 元MC係交互配置。 ”他口P刀的構成，由於與貫施例8相 詳細說明。 I I至仳… 成如此的構成’即可緩和記憶體陣列10中之讀出 :-瞌、線間·。結果’ 1有效配置記憶單元MC並使 吕己體陣列1 〇高隹# /μ 而可 r ^ . ,IQ 门集成化而可冊彳減MRAM裝置的晶片面積。 【貫施例8之改良例3】 二T圖丄相對於配置成行列狀之實施例8的構成之記 二：ί依所鄰接之2個記憶單元行而形成的記憶單 Γ使用所對應之2條的讀出位元線肌來實現 :之一兀線構成。例如’可依分別對應第1個及第2個記 ‘思早兀仃的續出位元線RBL1及RBL2C/RBL1)，構成讀出位 元線對。 同1地’可在依所鄰接之2個記憶單元列而形成的記憶
第106頁 521270 五、發明說明（103) 一 單元列之每一組，使用所對應之2條的寫入位元線WBL來實 現折返型位元線構成。例如，可依分別對應第1個及第2個 記憶單元列的寫入位元線WBL1及WBL2C/WBL1)，構成寫入 位元線對。 用以進行對於構成寫入位元線對之寫入位元線WBL及 /WBL的列選擇及資料寫入電流±丨w之供給、和對於構成讀 出位元線對之讀出位元線RBL及/RBL的行選擇及感測電流貝 Is之供給的周邊電路之構成，由於與圖3 其詳細說明。 丨 卜里後 可拼ί 1貫施例8之記憶單元配置成行列狀的情況， 、i位元線構成，來確保資料 動作邊限。 貝了十口貝出及貝料寫入之 【實施例8之改良例4】 折iirr線之構改/::;中， 斤κ凡線構成之外，其亦可謀求所鄰接 的寫入字線WWL之共同具有。 郇接之e己丨思早兀間 參照圖64 ’在按照實施例8之 接列方向的記憶單元，係共同 4的5己^早兀中’鄰 在進行讀出字細L被作用化之有資相同的寫±入字線WWL。 各讀出位元線RBL每隔1條連接吃t單/貝出日寸，由於係對 接之2個記憶單元行所形成的記憶〜單疋行^所以在由所鄰 讀出位元線肖，並根據折返型位元線仃之母一、组上形成一 施例8之改良例3相同的資料讀出。f成’即可執行與貫 另一方面，在資料寫入時，由 〜/、问具有寫入字線
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WWL，所以無法根# I课折返型位亓# 而，在實施例8夕；^ ώ 線構成進行資料寫入。因 、（又良例4中，金命 ， 關的周邊電路，可、 ”寫入位元線WBL之選擇相 施例8之情況相同/成與圖μ6〇所示者相同。藉此，與實 51b執行資料寫入。 巧單電路構成之資料寫入電路 又，雖然無法根據折返型位 是卻可緩和記憶體陣列1〇中之 結果，更可依記憶體陣列1 〇之 晶片面積。 疋線構成執行資料寫入，但 寫入字線WWL的配線間距。 高集成化而刪減MRAM裝置之 另夕卜， 在圖64之構成方面 配線中，纟鄰接記憶單且j:貢料寫入糸之信號 成，但是亦可取代寫入字寫入字厲的構 WBL的構成。但是，在 /成^同具有寫入位元線 具有而有必要配置在每？二下單，_寫入字線WWL並無法共同 有任-個配線以緩和配線間i早以；==同具 =隨之距料構造±的料即納接 【實施例8之改良例5】 在實施例8之改良例5中，除每 折返型位元線構成之外，其亦可；；：8之改良例3所示的 的讀出字線RWL·之共同具有。/所郴接之記憶單元間 行實施例8之改良例5的記憶體陣歹"，鄰接 ^ / =早元，係共同具有相同的讀出字細L。 續出/寫入控制電路60，係包含有與實施例8之改
521270 五、發明說明（105) 入位元線 同樣配置的等化電晶體62、預充電電曰 電壓控制電晶體65。 "晶體64及寫 在進行寫入字線WWL被作用化之資 各寫入位元線WBL每隔1條連接記憶、寫入時，由於係對 接之2個記憶單元列所形成的記憶單1::亍，所以在由 寫入位元線對。結果’根據折返型位列之每一組上形成 與實施例8之改良例3相同的資料7線構成，即可執 果。 並可享受相同的致 另一方面，在進行複數個記憔 出字線RWL被作用化之資料讀出時，7^列間所共同具有的讀 線構成進行資料讀出。因而，在實」、、、去根據折返型位元 讀出位元線RBL之選擇相關的周邊電例8之改良例5中，與 所示者相同。 可配置成與圖6〇 藉由形成如此的構成，雖然益法 確保動作邊限，但是卻除了 X據折返型位元線構成 字線RWL的配線間距之P外除了/可友正和」己憶體陣列1〇中之讀出 面積。 ϋ之间集成化而刪減MRAM裝置之晶片 因而，使用實施例8之# a s ^ » 剂a -始拢# μ次」 思早 即可同時實現依折返 兀、、、貝；斗寫入，而確保動作邊限、簡化周邊電 路及減低資料寫入雜m、以及根據讀出字線飢 邊電 而使記憶體陣列1 0高集成化。 ^ 另外，在圖65之構成方面，雖係顯示資料讀出系之信號 配線中’在鄰接e憶單元間共同具有讀出字線RWL的構
C:\2D-CODE\90-10\90119120.ptd 第109頁 521270 五、發明說明（106) 疋亦可取代讀出字線RWL而形成共同具有讀出位元 、構成。但是，在該情況下，讀出字線RWL·並無法共 1i彳=有必要配置在每一記憶單元列上。有關是否共同 =μ =個配線以緩和配線間距，只要考慮構造上的條件 或纟又计h況等而適當決定即可。 【實施例9】 ATf =，在實施例9之MTJ記憶單元中，存取電晶體 ’係電_合於磁性透納接面部Μτ:與寫入位元線wbl之 2 @ 納接面部^】，係耦合於存取電晶體ATR與共用 八。存取電晶體atr之閘極係與讀出字線rwl耦 :f圖66之構成中，由於具有寫入字線WWL·之功能的丘 用配線CML、與讀出字線RWL係配 所以可獨立配置兩者之嗯動哭雷玖 和又的方向上， 自由度。 直珩者之驅動益電路，且可提高佈局設計之 圖67係顯示對實施例9之MTJ記憶單元 讀出之時序圖。 貝了叶馬入及貝枓 H67 ’在資料寫入時’對寫人位元線他流入資料 寫入笔^± Iw。又，依後面說明之電流控制電晶體的導 ΐ料ϊίϊϊΓ擇f果而對應選擇行的共用配線叱流人 二料寫入電流Ip。b此，資料寫入時的共用配線 堅及電流，就可與圖33所示之寫入字線WWL同樣訊6 藉此就可將按照寫入資料DIN之資料位絲二=。 性透納接面部MTJ。又如圖33所示，由於场寫，， 有特別需要讀出位元線RBL，所以可將兩去=碑寫入時沒 肝两者之功能統合於
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共用配線CML中。 在除了資料寫入時以外， 截止。在資料讀出前，共用
Vss 〇 上面所述之電流控制電晶體會 配線CML會預充電至接地電壓 在資料讀出時，抱竹^ 接地電壓Vss 1且將寫入位元線WBL之電壓位準設定在 測電流Is。s而且在’·二共"配fCML供給資料讀出用的感 ^ ^ ^ (H ^ ^WL ^ 感測電流Is流人共用 ° 、子電日日體ATR導通，並使
、用配線C M L〜磁性透納接而τ τ六& ♦ 晶體ATR〜寫入位元線WBL之路徑中接®视卜存取電
日召ΐί = = ^流路徑形成於MTJ記憶單元内時，按 ;“枓的電壓變化(上昇）就會產生於共用配線CML 圖6J =丄在以被記憶之資料位準為πι"作為其一例的情 /目丨六Γ固=磁性層FL與自由磁性層VL之磁場方向相同時， △以°己匕資料為1的情況，共用配線CML之電壓變化△ ν 1 曰又小’而$憶資料為π 0 ”的情況之共用配線CML之電壓變 化△ V2會變得比△ η大。藉由檢知共用配線⑶乙上所產生
的電壓降△ VI及△ V2之差，即可讀出MT j記憶單元之記憶 資料。 又如圖33所示，寫入字線而l，由於在資料讀出時並沒 有特別需要，所以可將寫入字線WWL及讀出位元線RBL統合 於共用配線CML中。 如此，對於使用共用配線CML來統合寫入字線WWL及讀出
：\2D-CODE\9〇.i〇\9〇ii9i2〇.ptd 第111頁 ^^1270 五、發明說明（108) 位元線RBL以刪減配線 。一 樣的資料寫入及資料钱出的MT J °己早兀而言，亦可執行同 於係將備於資^ ^ 之功能的共用配線GML中，由 電壓-致為相同::垃的預充電電壓與資料寫入時的設定 出開始時的預充雷私^電壓VSS，所以可有效進行資料讀 化。 、電動作，並可謀求資料讀出動作的高速
參照圖68，在总浐A 概，係配置在/Λ 記憶單元中，寫入位元線 位元線飢，晶體ATR之閑極130同-層。寫入 合。另一方之怎與4存取電晶體ATR之源極/沒極區域Π0電箱 線層Mi上的金極严域120 ’係介以設在第-金屬配 屬膜1 5 0，而鱼、、P早壁金屬1 4 0及設在接觸孔上的金 丘 /、磁性透納接面部MT J耦合。 設：：：系：與磁性透納接面部mt j電耦合的方式 151 P 1古崎^ _線層M2上。如此，藉由在共用配線MCL上 ^i t出位元線RBL及寫入字線WWL功能之雙方，除了 可達到κ施例6之MTJ記憶單元的效果之外，亦可刪減配線 述及金2配線層之數目而可謀求製造成本之刪減。 又在貝施例9之mt J記憶單元中，與磁性透納接面部MTJ 之=的距離’由於寫入位元線WBL大於具有寫入字線WWL之 功能的共用配線。結果，在實施例9之MTJ記憶單元中，有 必要流入相對大於寫入位元線WBL的資料寫入電流。 參知、圖6 9 ’在實施例9之記憶體陣列中，係將圖6 6所示 之記憶單元MC配置成行列狀。讀出字線RWL及寫入位元線
521270 五、發明說明（109) WBL，係分別沿著列方向而配置。共用配線[紅，係、 方向而配置。 0考行 有關共用配線CML·，亦與讀出字線R乳等相同，進 顯示或特定配線的表記。 用以 鄰接列方向的記憶單元，係共同具有共用配線⑽^。 例如，屬於第1個及第2個記憶單元行的記憶單元群，/ ，同具有相同的共用配線CML1，而屬於第3個及第4二係 ^元行的記憶單元群，係共同具有相同的共用配線^憶 =於以後的記憶單元行而言’共用配線CML，係可同樣配 ，複數個記憶單元MC成為資 由於會發生資料衝突，所以 當對應相同的共用配線CML 料項出或資料寫入的對象時， 記憶單元MC可交互配置。 藉由形成如此的構成，就可緩和記憶體陣列丨〇中之誇 位兀線RBL及寫入位元線WBL之配線間距。結果，可有=配 之晶片面積。 對共用配線CML，配置有在圖35中對讀出位元線皿而設 之選擇性地供給感測電流的周邊電路。 更且，對應各共用配線CML，配置有電流控制電晶體。 在圖69中，係代表顯示分別對應共用配線“以及“^的電 流控制電晶體41-丨及41_2。以下，係在總括性地表記電流 控制電晶體時，簡單使用元件編號& j。 電流控制電晶體41，係配置於戶;對應之共用配線與 521270 五、發明說明（110) 接地電壓Vss之間。電流控制電晶體41，係在共用配線“]^ 具有寫入字線WWL之功能的資料寫入時，響應控制信號… 之作用而導通。藉此，可依寫入字線驅動器3 〇w，在作用 成選擇狀態（電源電壓Vcc)的共用配線CML上，流入資料寫 入電流I p。 如圖67所說明，共用配線CML之資料讀出前的預充電電 壓，由於被設定於接地電壓VSS，所以藉由更使電流控制 電晶體41響應位元線預充電信號BLPR而動作，即可省略預 充電電晶體44之配置。 另一方面，對於寫入位元線WBL選擇性地供給資料寫入 電流的周邊電路之構成，由於與圖35同樣，所以不重覆复 詳細說明。 八 【實施例9之改良例1】 參照圖70，在實施例9之改良例】的記憶體陣列中， 接的記憶單元，係共同具有相同的寫入位元線WBL。 如，屬於第2個及第3個記憶單元列的記憶單元 具有相同的寫入位元線觀。對於以後的記憶單元二问 言，寫入位元線WBL，係可同樣配置。 為了要正常執行資料讀出’就有必 於同一共用配線CML及同一寫入位元線WBL之交點上 單元MC。因而，共用配線CML·係配置於备— ' 心 且>7、母一打上，更且兮ρ 憶單元MC係交互配置。 & i心 對於共用配線CML及寫入位元線WB 讀出有關的周邊電路之構成、和資料心及貢料 々貝村曰貝出及肓料寫入時的
521270 五、發明說明（111) 各記憶單元之動作，由於係與實施例9相同，所以不重覆 其詳細說明。 藉由形成如此的構成，則可緩和記憶體陣列1 0中之寫入 位元線WBL的配線間距。結果，可有效配置記憶單元MC並 使記憶體陣列1 0高集成化，而可刪減MR AM裝置的晶片面 積。 如已說明般，在實施例9之MTJ記憶單元中，有必要對寫 入字線WWL ’流入相對大的貢料寫入電流。因而’精由在 所鄰接之記憶單元間共同具有寫入字線WWL以確保配線間 距，即可確保寫入位元線WBL之配線寬度（即截面積）並抑 制電流密度。結果，可提高MARM裝置之可靠度。更且，如 已說明般，考慮電子遷移耐性而選擇該等配線之材質，在 提高動作可靠度方面亦有效果。 【實施例9之改良例2】 參照圖7 1，在實施例9之改良例2的記憶體陣列中，依鄰 接行方向的記憶單元，可共同具有相同的讀出字線RWL。 例如，屬於第1個及第2個記憶單元列的記憶單元群，係共 同具有相同的讀出字線RWL 1。對於以後的記憶單元列而 言，讀出字線RWL，係可同樣配置。 更且，依鄰接行方向的記憶單元，可共同具有相同的寫 入位元線WBL。例如，屬於第2個及第3個記憶單元列的記 憶單元群，係共同具有相同的寫入位元線WBL2。對於以後 的記憶單元列而言，寫入位元線WBL，係可同樣配置。 在此，為了要正常執行資料讀出，就有必要將依相同的
C:\2D-CODE\90-10\90119120.ptd 第115頁 521270 五、發明說明（112) 讀出字線RWL而被選擇的複數個記憶單元MC，不同時麵合 於相同的共用配線CML上。因而，共用配線CML，係分別配 置方；母一 s己丨思單元列上，更且，記憶單元Me係交互配置。 其他部分的構成，由於與實施例9相同，所以不重覆其 詳細說明。 藉由形成如此的構成，即可緩和記憶體陣列丨〇中之讀出 字線RWL及寫入位元線WBL的配線間距。結果，可有效配置 記憶單元MC並使記憶體陣列丨〇高集成化，而可刪減MRAM裝 置的晶片面積。
【實施例9之改良例3】 爹照圖72，相對於配置成行列狀之實施例9的構成之記 憶單元丄可在依所鄰接之2個記憶單元行而形成的記憶單 元行之每一組，使用所對應之2條的共用配線CML來實現折 返型位元線構成。例如，可依分別對應第丨個及第2個記憶 單元行的共用配線CML1及CML2(/CML1)，構成讀出位元線 抑同，地:可在依所鄰接之2個記憶單元列而形成的記憶 早兀列之母一組，使用所對應之2條的寫入位元線WBL來實 型;=構成。例如，可依分別對應第Η固及第^ 位1 線對 元線WBL1及WBL2(/wbli)，構成寫入 用以進行對於構 /WBL的列選擇及資 成，由於與圖39相 成寫入位元線對之寫 料寫入電流；^ I w之供 同所以不重覆其詳細 入位元線WBL及 給的周邊電路之構 說明。
C:\2D-CGDE\90-10\90119120.ptd 第116頁 521270 五、發明說明（113) 又’當使用元件編號CML及/CML統稱資料讀出時構成資 料線對之共用配線的一方及另一方時，用以進行對於圖3 9 之構成中的讀出位元線RBL及/RBL的行選擇及感測電流Is 之供給的周邊電路之構成，亦可分別對應共用配線CML及 /CML而配置。 因而，在將實施例9之記憶單元配置成行列狀的情況， 可使用折返型位元線構成，來確保資料讀出及資料寫入之 動作邊限。 【實施例9之改良例4】 在貫施例9之改良例4中，除了實施例8之改良例3所示的 折返型位元線構成之外，其亦可謀求所鄰接之記憶單元間 的寫入位元線WBL之共同具有。 茶照圖7 3，在按照實施例9之改良例4的記憶單元中，鄰 接行方向的記憶單元，係共同具有相同的入位元線 WBL 〇 *
另一方面，在進 時，由於係對具有 C M L每隔1條連接記 單元行所形成的記 根據折返型位元線 同的資料讀出。 行讀出字線RWL被作j 讀出位元線RBL 之功 fe卓元行’所以在由 十思早元行之每一組上 構成，即可執行與實 丨化之資料讀出 能的各共用配線 所鄰接之2個記憶 形成資料線對，並 施例9之改良例3相 另 WBL， 而， 万面，在資
以無法根據折返型位元線構成進行資 潭 在實施例9之改良例4中，與寫入位元、擇J
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關的周邊電路 施例9之情況相 5 1 b執行資料寫 _可配置成與圖69所示者相同。藉此，與實 同可使用簡單電路構成之資料寫入電路 又，雖然無法根據折返型 是卻可緩和記憶體陣列1 〇中 結果，更可依記憶體陣列j 〇 晶片面積。 位元線構成執行資料寫入，但 之寫入字線WWL的配線間距。 之高集成化而刪減MRAM裝置之 【貫施例9之改良例5】
在實施例9之改良例5中，除7每 折返型位元線構成之外，例9之改良例3所示的 的讀出字綱L之共同具有可s某求所鄰接之記憶單元間 行ί = 3實施例9之改良例5的記憶體陣列中，鄰接 灯方向的e己f思早兀，係共同具有相同的 讀出/寫入控制電路6〇，係包含有與實 、、' 。 同樣配置的等化電曰M 、曰、 < 彳9之改良例3 電壓控制電晶體^ 予貝充電電晶體64及寫人位元線 在資料寫入時，由於係對各寫入位元線 記憶單兀行，所以在由所鄰接之2個記憶單元W w i、、
記憶單元列之每一組上形成寫入位元線肖。J所形成的 返型位元線構成’即可執行與實施例9之〜果，根據^ 料舄入，並可享受相同的效果。 又到3相同的資 另一方面，在進行複數個記憶單元列間 出字線RWL被作用化之資料讀出時，無法粑索、同具有的讀 線構成進行資料讀出。因而，在實施例9 X據折返型位元 改良例5中，與
-'— 五、發明說明（115) 具有讀出位元線RBL之功能的共用 邊電路，可配置成與圖6 9所示者相同4 C紅之選擇相關的周 藉由形成如此的構成，雖然盔隻 確保動作邊限，但是卻除了可緩^根據折返型位元線構成 字線隱的配線間距之外，亦可\^憶體陣列10中之讀出 果，可依記憶體陣列10之高集成化？執行資料讀出。結 r 士 果成化而删減MRAM裝置之晶片 面積。 因而，使用實施例9之記憶單元，即可同時實現依折返 型位70線構成的資料寫入，而確保動作邊限、簡化周邊電 路及減低資料寫入雜訊、以及根據讀出字線RWL之共有化 而使記憶體陣列1 〇高集成化。 、 【實施例1 0】 參照圖7 5，在實施例1 〇之訂j記憶單元中，存取電晶體 ATR係耦合於共用配線CML與磁性透納接面部MT j之間。讀 出字線RWL ’係與存取記憶體ATR之閘極耦合。寫入位元線 WBL，係配置於與讀出字線RWL相同的方向上，並與磁性透 納接面部MTJ電耦合。 共用配線CML，在資料寫入時係與寫入字線WWL相同，可 依舄入字線驅動器3 〇 w被選擇性地作用。另一方面，在資 料讀出時，可對共用配線CML供給感測電流I s。 在資料寫入時，依電流控制電晶體41 _ 1〜41 - m之導通， 而被作用成選擇狀態（Η位準）的共用配線CML，係與寫入字 線WWL同樣流入資料寫入電流丨ρ。另一方面，在資料讀出 時，電流控制電晶體41 -1〜41 -m會截止，且依流入共用配
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線CML〜磁性透納接面部MTJ〜存取電晶體 WBL(接地電壓Vss)之路徑内的感测電流了 ，寫入位兀線 說明般，對應磁性透納接面部对^ S而如圖6 7中所 會在共用配線CML上產生。 之貧料的電愿變化
，而，與貫施例9同樣，使共用配線CML 入時的寫入字線WWL之功能及資料讀出匕二有貝料寫 之功能，即可刪減配線數。 7 5貝出位凡線RBL
f入時具有寫入字線之 =的方向上，所以可獨 字線驅動器30w，而獲得 又，由於將讀出字線RWL與資料 功能的共用配線CML配置於互相正 立配置讀出字線驅動器3〇r與寫入 與實施例6相同的效果。 參照圖76，在實施例1 〇之MTJ記憶單元中 CML，係配置於第一金屬配線層M1 :：二共用配線 之源極/汲極區域no電…讀出字 取電晶體ATR之閘極130同一層上。 〆成於存 源極/集極區域1 2 0，係介以形成於輦 金屬配線、障壁金屬！ 4 〇及形成於成接於觸弟孔—內金的屬二線㈣的 从么接觸孔内的金屬膜1 5 〇， 而與磁性透納接面部MTJ麵合。寫入位元線WBL，係以虚 性透納接面部MTJ搞合的方式配置於第二金屬配線層M2、 上0
藉此，藉由形成介以存取電晶體ATR而耦合共用配線CML 與磁性透納接面部MTJ之構成，即可使共用配線CML只在存 取電晶體ATR導通時與磁性透納接面部MTJ耦合。結果，可 抑制資料項出時具有讀出位元線RBL之功能的共用配線CML
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五、發明說明（117) 之電容，並可更加謀求資料讀出動作的高速化。 另外，實施例1 0之MT J記憶單元中之資料寫入及資料讀 出時的各配線之電壓及電流波形，由於與實施例9相同， 所以不重覆其詳細說明。 又’在實施例1 0之MT J記憶單元中，與磁性透納接面部 MTJ之間的距離，係以具有寫入字線WWL之功能的共用配線 C M L之一方大於寫入位元線ψ b L。結果，在實施例1 〇之μ τ j 吕己憶單元中，有必要流入相對大於共用配線(^[的資料寫 入電流。 .....
參照圖77，在實施例丨〇之記憶體陣列中，係將圖75所示 之記憶單元MC配置成行列狀。 讀出字線RWL及寫入位元線WBL，係沿著列方向而配置。 共用配線CML，係分別沿著行方向而配置。 鄰接列方向的記憶單元，係共同具有共用配線⑶匕。 例如’屬於第1個及第2個記憶單元行的記憶單元群，係 =同具有相同的共用配線⑶!^，而屬於第3個及第4個記憶 單凡行的記憶單元群，係共同具有相同的CML2。對於以後 的記憶單元行而言，共用配線CML，係可同樣配置。 當對應相同的共用配線⑶!^，複數個記憶單元肊成為資 料寫入及資料讀出的對象時，由於會發生資料衝突，所以 記憶單元MC可交互配置。 藉由形成如此的構成，就可缓和記憶體陣列丨〇中之共用 配線CML之配線間距。結果，可有效配置記憶單元^^使記 憶體陣列1 0高集成化，並刪減〇—裝置之晶片面積。
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第121頁 521270 五、發明說明（118) 對共用配線CML及寫入位元線WBL，選擇性地供給資料寫 入電流及感測電流用的周邊電路之構成，由於與圖6 9同 樣，所以不重覆其詳細說明。 如已說明般，在實施例1 0之MTJ記憶單元中，有必要對 共用配線CML，流入相對大的資料寫入電流。因而，藉由 在所鄰接之記憶單元間共同具有共用配線CML以確保配線 間距，即可確保共用配線CML之配線寬度（即截面積）並抑 制電流密度。結果，可提高MARM裝置之可靠度。更且，如 已說明般，考慮電子遷移耐性而選擇該等配線之材質，在 | 提高動作可靠度方面亦有效果。 【實施例1 0之改良例1】 參照圖7 8，在實施例1 0之改良例1的記憶體陣列中，所 鄰接的記憶單元，係共同具有相同的寫入位元線WBL。例 如，屬於第2個及第3個記憶單元列的記憶單元群，係共同 具有相同的寫入位元線WBL2。對於以後的記憶單元列而 言，寫入位元線WBL，係可同樣配置。 為了要正常執行資料讀出，就有必要不存在複數個配置 於同一共用配線CML及同一寫入位元線WBL之交點上的記憶 單元MC。因而，共用配線CML係配置於每一行上，更且記 憶單元MC係交互配置。 對於共用配線CML及寫入位元線WBL之與資料寫入及資料 讀出有關的周邊電路之構成、和資料讀出及資料寫入時的 各記憶單元之動作，由於係與實施例1 0相同，所以不重覆 其詳細說明。
G:\2D-CODE\90-10\90119120.ptd 第122頁 521270 五、發明說明（119) 藉由形成如此的構成，則可緩和記憶體陣列1 〇中之寫入 位元線的配線間距。結果，可有效配置記憶單元…並使記 憶體陣列1 0高集成化，而可刪減MR AM裝置的晶片面積。 【實施例1 0之改良例2】 參照圖79，在實施例1 0之改良例2的記憶體陣列中 鄰接行方向的記憶單元’可共同具有相同的讀出字線 RWL。例如，屬於第1個及第2個記憶單元列的記憶單元 群，係共同具有相同的讀出字線RWL1。對於以後的記憶單 元列而言，讀出字線RWL，係可同樣配置。 更且’依鄰接行方向的記憶單元，可共同具有相同的寫 入位元線WBL·。例如，屬於第2個及第3個記憶單元列的記… 憶單元群，係共同具有相同的寫入位元線WBL2。對於以後 的記憶單元列而言，寫入位元線WBL，係可同樣配置。 在此，為了要正常執行資料讀出，就有必要將依相同的 讀出字線RWL而被選擇的複數個記憶單元MC，不同時耗人 於相同的共用配線CML上。因而，共用配線CML，係分別口配 置於每-記憶單兀列上’更且，f己憶單元訧係交互配置。 其他部分的構成，由於與實施例1〇相 詳細說明。 里復/、 藉由形成如此的構成，即可緩和記憶體陣列1〇中之讀出 字線RWL及寫入位兀線WBL的配線間距。結果，可有效配 記憶單元MC並使記憶體陣列丨〇高隹士、儿 卞π…1 置的晶片面積。 ㈣。-集成化’而可刪減MRAM裝 【實施例1 0之改良例3】
C:\2D-CQDE\90-10\90119120.ptd 第123頁 521270 五、發明說明（120) ^照圖80 ’相對於配置成行列狀之實施例1〇的構成之記 ^ 了在依所鄰接之2個記憶單元行而形成的記憶單 =行之每一組，使用所對應之2條的共用配線CML·來實折 =里位兀線構成。例如，可依分別對應第個_ 位元線對的資料線對。 …目田於頃出 同樣地丄可在依所鄰接之2個記憶單元列而 早凡列之每-μ，使用所對應之2條的寫人nw 現折返型位元線構成。鈔，可依分別7^飢來貫 記憶單元列的寫入位元線WBL1及WBL2(/WBl1)，構^2個 位元線對。 構成寫入 /J以進？對於構成寫入位元線對之寫入位元線WBI β 的列選擇及資料寫入電流± Iw之供給的周邊 成，由於與圖72相同所以不重覆其詳細說明。 之構 同樣地，用以進行對於資料讀出時構成資料線 配線CML及/CML之行選擇及感測電流Is之供給的f t、用 之構成，由於與圖72相同所以不重覆其詳細說明邊電路 因而，在將實施例1 〇之記憶單元配置成行列狀 可使用折返型位元線構成，來確保資料讀出及 :/ 動作邊限。 、 貝枓寫入之 【實施例1 0之改良例4 ] 在實施例1 0之改良例4中 的折返型位元線構成之外 間的寫入位元線WBL之共同具有 除了實施例10之改良例3所示 其亦可謀求所鄰接之記憶單元
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521270 五、發明說明（121) 參照圖8 1 ’在知：知、貫施例1 〇之改良例4的記憶單元中， 鄰接行方向的記憶單元’係共同具有相同的寫入位元線 WBL 0 在進行讀出字線RWL被作用化之資料讀出時，由於係對 具有f買出位凡線RBL·之功能的各共用配線CML每隔1條連接 記憶單元行，所以在由所鄰接之2個記憶單元行所形成的 記憶單元行之每一組上形成資料線對，並根據折返型位元 線構成’即可執行與實施例10之改良例3相同的資料讀 出。 另-方面’在資料寫入時，由於共同具有寫入位元線 WBL，所以無法根據折返型位元線構成進行資料寫入。因 而，在實施例！0之改良例4中，與寫入位元線m之選擇相 關的周邊電路’可配置成與圖77所示者相㈤。藉此，斑實 ㈣Π0之情況相同，可使用簡單電路 ^電路 5lb執行資料寫入。
除了實施例1 0之改良例3所示 其亦可謀求所鄰接之記憶單元 又，雖然無法根據折返型位 是卻可緩和記憶體陣列1 〇中之 結果，更可依記憶體陣列1 〇之 晶片面積。 【實施例1 0之改良例5】 在實施例1 0之改良例5中 的折返型位元線構成之外， 間的讀出字線RWL之共同具 70線構成執行資料寫入，但 ^入字線WWL的配線間距。 局集成化而删減MRAM裝置之 參照圖8 2 在實施例1 0之改良例5的 記憶體陣列中，鄰
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五、發明說明（122) 接行方向的5己fe單元，係共同具有相同的讀出〜 言買出/寫入控制電路6 0，係包含有與實施例1 〇線R界L 同樣配置的等化電晶體62、預充電電晶體^及之改良例3 電壓控制電晶體6 5。 寫入位元線 在資料寫入時，由於係對各寫入位元線概 記憶單元行，所以在由所鄰接之2個記憶單元网1條連接 記憶單元列之每一組上形成寫入位元線對。結1所形成的 返型位元線構成，即可執行與實施例丨〇之改’根據折 資料寫入’並可享受相同的效果。 相同的
另一方面，在進行複數個記憶單元列間所共 出字線飢被=用/匕之資料讀出日寺，無法根據折返型有位的^ 線構成進灯貝料頃出。因而，在實施例丨0之改 與具有讀出位元線RBL之功能的共用配線CML之選^相中的 周邊電路，可配置成與圖69所示者相同。 、
藉由形成如此的構成，雖然無法根據折返型位元線 確保動作邊限，但是卻除了可緩和記憶體陣列丨〇中之綠 字線RWL的配線間距之外，亦可正常地執行資料讀出。V 果，可依記憶體陣列1 〇之高集成化而刪減mram裝置之晶片 面積。 因而使用貝施例1 0之記憶單，元，即可同時實現依折返 型位元線構成的資料寫入，而確保動作邊限、簡化周 路及減低資料寫入雜訊、以及根據讀出字線RWL之共有化电 而使記憶體陣列1 0高集成化。 【元件編號之說明】 521270 五、發明說明（123)
10 20 25 30 30r 3 0 w 40 50 ^ 60 51a 、 51b 52 5 5 a 〜5 5 e 62 63 64 65 200 ^ 210 ATR BL，/BL CML CSG DM DMC FL MC，MCD 記憶體陣列 列解碼器 行解碼器 字線驅動器 讀出字線驅動器 寫入字線驅動器 字線電流控制電路 讀出/寫入控制電路 資料寫入電路 資料寫入電流供給電路 資料讀出電路 均衡電晶體 位元線電流控制電晶體 預充電電晶體 寫入位元線電壓控制電晶體 、2 3 0 資料寫入電流調整電路 存取電晶體 位元線 共用配線 行選擇閘 存取二極體 虛設記憶單元 固定磁性層 記憶單元
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五、發明說明（ ：124) MTJ 磁 性 透 納 接 面部 RBL 讀 出 位 元 線 RG 讀 出 閘 RCG 共 用 讀 出 閘、 RCSG 讀 出 行 選 擇 閘 RWL 讀 出 字 線 TB 透 納 障 壁 VL 白 由 磁 性 層 WCSG 寫 入 行 選 擇 閘 WRSG 寫 入 列 選 擇 閘 WBL,/WBL 寫 入 位 元 線 WWL 寫 入 字 線 C:\2D-CODE\90-10\90119120.ptd 第128頁 521270 圖式簡單說明 的概 略=^示本發明實施例1之匪裝幻之整體構成 1^1 2 用γ 構成圖。況明冗憶體陣列1 〇及其周邊電路之實施例1的 圖3係顯示圖？ 5 圖。 所示之資料寫入電路51a之構成的電路 β 4係顯示圖9 ^ 圖。 °厅示之資料讀出電路55a之構成的電路 圖5係用以說… 寫入動作的時序圖貧施例1之仙虓裝置中之資料讀出及資料 圖6係用以訪昍^ 改良例1的構成圖把憶體陣列10及其周彡電路之實施例1之 圖7係顯示圖/ _ + 圖。 所不之育料寫入電路51b之構成的電路 圖8係顯示圖6所_ 次 圖。 不之貝料讀出電路55b之構成的電路 圖9係用以說明娘 讀出及資料寫入列之改良例1 2MRAM裝置中之資料 ，寸馬入動作的時序圖。 心貝料 圖1 〇係用以說明記憶體陣 之改良例2的構成圖。 及八周邊電路之實施例工 路之實施例1 圖11係用以說明記憶體陣列 之改良例3的構成圖。 u及其周邊電 圖12係顯示實施例2之資料寫 圖13係顯示實施例2之字線驅 成的電路圖 °。之構成例的電路圖 Μ C:\2D-CQDE\90-10\90119120.ptd 第〗29頁 521270 圖式簡單說明 圖1 4係顯不貫施例2之改良例之資料寫入電流調整電路 2 3 0之構成的電路圖。 圖1 5係用以說明不使用讀出閘而執行資料讀出之〇純裝 置中之§己憶體陣列1 0及其周邊電路的構成圖。 圖16係說明本發明實施例3之位元線之配置的方塊圖。 圖17係顯示實施例3之位元線之第一配置例的構造圖。 圖1 8係顯示實施例3之位元線之第二配置例的構造圖。 圖1 9係說明實施例3之改良例丨之位元線之配置的概念 ISI 〇
圖2 0係說明實施例3之改良例2之寫 構造圖。 入字線WWL之配置 的 寫入字線之副字線間進行 圖2 1 A、2 1 B係說明在形成同一 耦合的概念圖。 圖22係說明實施例3之改良例3之穹入仝綠^ π /V予綠的酉己署同 。 圖2 3係說明實施例3之改良例4之寫入仝治Α 回 0 2 4係說明貫施例3之改良例5之寫入宝始 π八子綠的® 7菩isi。 圖2 5係顯示實施例4之MT J記憶單元的構成固 ° 圖26係將圖25所示之MTJ記憶單元配置 ® ° 之情況的構造圖。 卞¥體基板上
單凡進行讀出動作及 單7°配置成行列狀之 圖27係說明對圖25所示之MTJ記憶 寫入動作的時序圖。 圖28係顯示將圖25所示之MTJ記憶 記憶體陣列之構成的概念圖。 ㈣係顯示由共同具有寫人字線WWL且配置成行列狀之
521270 圖式簡單說明 單元所形成的記憶體陣列之構成的概念圖 圖30係顯示MTJ記憶單元之實施例4之改良例 念圖。 ------之配置的概 圖31係顯示實施例5之腸肘裝置2之整體構成的概念方塊 圖3 2係顯示實施例5之M n記憶單元之連接態樣的電 圖 圖 路 料寫入 圖33係用以說明對實施例5之MTJ記憶單元進 及資料讀出的時序圖。 貝 圖34係說明實施例5之们記憶單元之 圖35係用以說明記憶體陣列1〇及其 圖。 的構成圖。 电路之κ方也例5 圖36係顯示資料讀出電路55e之構成的電路圖。 圖37係用以說明記憶體陣列丨〇及其周 之改良例1的構成圖。 玉路之κ知例5 圖38係用以說明記憶體陣列1〇及其周 之改良例2的構成圖。 电給 < 貝方也例5 圖39係用以說明記憶體陣列1〇及其周 之改良例3的構成圖。 电路之灵知例5 圖40係用以說明記憶體陣列1〇及其周邊電 之改良例4的構成圖。 之貝&例5 圖4 1係用以說明記憶體陣列丨〇及其周邊電路 之改良例5的構成圖。 之只方也例5 圖42係顯示實施例6 iMT j記憶單元 咬雖悲樣的電路
C:\2D-CODE\90-10\90119120.ptd 第131頁 521270 圖式簡單說明 圖。 圖43係說明實施例6之MTJ記憶單元之配置的構造圖。 圖44係用以說明記憶體陣列1 0及其周邊電路之實施例6 的構成圖。 圖4 5係用以說明記憶體陣列1 0及其周邊電路之實施例6 之改良例1的構成圖。 圖4 6係用以說明記憶體陣列1 0及其周邊電路之實施例6 之改良例2的構成圖。 圖4 7係用以說明記憶體陣列1 0及其周邊電路之實施例6 之改良例3的構成圖。 圖4 8係用以說明記憶體陣列1 0及其周邊電路之實施例6 之改良例4的構成圖。 圖4 9係用以說明記憶體陣列1 0及其周邊電路之實施例6 之改良例5的構成圖。 圖5 0係顯示實施例7之MTJ記憶單元之連接態樣的電路 圖。 圖5 1係說明實施例7之MT J記憶單元之配置的構造圖。 圖5 2係用以說明記憶體陣列1 0及其周邊電路之實施例7 的構成圖。 圖5 3係用以說明記憶體陣列1 0及其周邊電路之實施例7 之改良例1的構成圖。 圖5 4係用以說明記憶體陣列1 0及其周邊電路之實施例7 之改良例2的構成圖。 圖5 5係用以說明記憶體陣列1 0及其周邊電路之實施例7
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之改良例3的構成圖。 圖5 6係用以說明記憶體陣 之改良例4的構成圖。 圖5 7係用以說明記憶體陣 之改良例5的構成圖。 列1 0及其周邊電路之實施例7 列1 〇及其周邊電路之實施例7 圖58係顯不實施例8之’記憶單元之連接態樣的電路 =ΓΓ月實施例8之MTJ記憶單元之配置的構造圖。 j =用以說明記憶體陣列1〇及其周邊電路之實施例8
圖61係用以說明記憶體陣列1 〇 之改良例1的構成圖。 及其周邊電路之實施例8 圖62係用以說明記憶體陣列丨〇及其周邊電路之實施例8 之改良例2的構成圖。 圖6 3係用以說明記憶體陣列1 0及其周邊電路之實施例8 之改良例3的構成圖。 圖64係用以說明記憶體陣列1〇及其周邊電路之實施例8 之改良例4的構成圖。
圖6 5係用以說明記憶體陣列丨〇及其周邊電路之實施例8 之改良例5的構成圖。 圖66係顯示實施例9之MTJ記憶單元之連接態樣的電絡 圖。 圖6 7係係用以說明對實施例9之μ τ j記憶單元進行賃料"、 入及資料讀出的時序圖。
C:\2D-CODE\90-10\90119120.ptd 第133頁 521270 圖式簡單說明 圖6 8係說明實施例9之MTJ記憶單元之配置的構造圖。 圖6 9係用以說明記憶體陣列1 0及其周邊電路之實施例9 的構成圖。 圖7 0係用以說明記憶體陣列1 0及其周邊電路之實施例9 之改良例1的構成圖。 圖7 1係用以說明記憶體陣列1 0及其周邊電路之實施例9 之改良例2的構成圖。 圖7 2係用以說明記憶體陣列1 0及其周邊電路之實施例9 之改良例3的構成圖。 圖7 3係用以說明記憶體陣列1 0及其周邊電路之實施例9 之改良例4的構成圖。 圖7 4係用以說明記憶體陣列1 0及其周邊電路之實施例9 之改良例5的構成圖。 圖7 5係顯示實施例1 0之MT J記憶單元之連接態樣的電路 圖。 圖7 6係說明實施例1 0之MT J記憶單元之配置的構造圖。 圖7 7係用以說明記憶體陣列1 0及其周邊電路之實施例1 0 的構成圖。 圖7 8係用以說明記憶體陣列1 0及其周邊電路之實施例1 0 之改良例1的構成圖。 圖7 9係用以說明記憶體陣列1 0及其周邊電路之實施例1 0 之改良例2的構成圖。 圖8 0係用以說明記憶體陣列1 0及其周邊電路之實施例1 0 之改良例3的構成圖。
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實施例1 0 實施例1 0 圖81係用以說明記憶體陣列l 〇及其周邊電路之 之改良例4的構成圖。 圖82係用以說明記憶體陣列1 0及其周邊電路之 之改良例5的構成圖。 圖8 3係顯示具有磁性透納接面部之記憶單元之構成的概 略圖。 圖84係說明來自MTJ記憶單元之資料讀出動作的概念 圖0 圖85係說明對MTJ記憶單元進行資料寫入動作的概念 圖。 圖8 6係說明資料寫入時之資料寫入電流之方向與磁場方 向之關係的概念圖。 圖8 7係顯示集積配置成行列狀之MTJ記憶單元的概念 圖。 圖88係配置於半導體基板上之MTJ記憶單元的構造圖。 圖89係用以說明製造不均帶給資料寫入邊限（inargin)之 影響的概念圖。 圖9 0係顯示使用二極體之MTJ記憶單元之構成的概略 圖。
圖9 1係將圖9 0所示之MTJ記憶單元配置在半導體基板上 之情況的構造圖。
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Claims (1)

  1. 521270 六、申請專利範圍 1 · 一種薄膜磁性體記憶裝置，其具備有： δ己fe體陣列（1 0 )’包含有配置成行列狀之複數個磁性體 δ己fe、單元（M C，M C D) ’而該複數個磁性體記憶單元之各個則 係依記憶資料之位準而具有第一及第二電阻值中之任一方 者； 分別對應上述磁性體記憶單元之行而設的複數個第一位 元線（B L ); 複數條讀出字線（RWL)，分別對應上述磁性體記憶單元 之列而設，且在設定於第一電壓（Vcc)之上述複數個第一 | 1兀線與第二電壓（vss)之間，分別電耦合一對應經位址 選擇出之上述列的上述磁性體記憶單元，俾使資料讀出電 流（I s )通過上述磁性體記憶單元； 用以傳輸讀出資料（DOUT)的第一讀出資料線（RDB); 5貝出閘電路（RG，RCG)，按照對應上述複數個第一位元線 中之上述經位址選擇出的行之一條電壓，而設定上述第一 讀出資料線之電壓；以及 資料讀出電路（5 5 a，5 5 b，5 5 c )，按照上述第一讀出資料 線之電壓’而設定讀出資料之資料位準。 2· 一種薄膜磁性體記憶裝置，其係具有通常動作模式及 I測試模式者，其具備有： 記憶體陣列（1 〇 )，具有配置成行列狀的複數個磁性體記 憶單元（MC，MCD)，而上述複數個磁性體記憶單元之各個， 係具有按J3、?、§己憶資料之位準而不同的電阻值，該記憶資料 係依第一及第二資料寫入電流（11)，± IW)而施加之資料寫
    C:\2D-CODE\90-10\90119120.ptd 第136頁 521270 六、申請專利範圍 入磁場大於預定磁場時所寫入者 複數條寫人字線（WWL)，分別對應上述磁性體記憶單元 之列而6又’且在貧料寫入時可按照列選擇結果而選擇性地 使之作用； 的寫：ΓΪ:區”路(30) ’用以對作用化之上述複數個字 、n H二者ί二控制節點（Npi)之電壓位準而改變電流 置的上述乐一貢料寫入電流； 資料寫入電路（51a 51h rim ^ L x u ^ I笛一 ^ A， b，51c)，在上述資料寫入時，用 i、^ Ik者弟一拴制節點（Nfl)之電壓位 的上述第二資料寫入電流；以及 早而改义電-里 而：數：：：’分別對應上述磁性體記憶單元之行 上；二料ti::斗寫入時’可按照行選擇結果而選擇與 上述貝枓寫入電路相連接； 上述寫入字線驅動電路及上述資料寫入電路之至 方’係包含有在上述测續握士 士 -^ ^ - 3^ -,、八杈式％，用以從外部設定上述第 一二制即點所對應之一方之電壓位準的γ ^ γ + (202,204/21 2,2 1 4/27〇-273)。 旱的輸入編子 3. —種薄膜磁性體記憶裝置，其更具備 記憶體陣列（1 〇 )，且古献里丄、、 八 · 憶單元（MC，MCD)，而!述複數^行列狀的複數個磁性體記 J ) 而該磁性記憶部伤始W々揞 貧料之位準而具有第一及第二 /係 料寫入磁N電流❿，土iw)而施加之資 科舄入磁％大於預定磁場時所寫入者； W刀心貝 第〗37頁 C:\2D-CODE\90-10\90ll9120.ptd 521270 六、申請專利範圍 複數條寫入字線（WWL)，分別對應上述磁性體記憶單元 之列而設，且各個在資料寫入時為了流出上述第一資料寫 入電流而可按照位址選擇結果而選擇性地使之作用； 複數個位元線對（BLP )，為了流出上述第二資料寫入電 流而分別對應上述磁性體記憶單元之行而設，且各個皆包 含有第一及第二位元線（BL，/BL)，上述第一及第二位元線 之各個’在半導體基板（g U B)上’係使用形成於隔著上述 磁性記憶部而配置之第一及第二金屬配線層（M2，m3/m4)上 的配線所構成；以及
    輛合電路（62)，分 各個係用以電耦合於 元線之間， 別對應上述袓數個位元線對而設，且 所對應之各上述第一位元線及第二位 上述第 I料f，電流，係往復流動於依上述麵合 合之上流结 -η λτ/s _ - 、电孤，你你设流勁於 而進行電輕合之上述第一及第二位元線間 4. 一種薄膜磁性體記憶裝置，其具傷 記憶體陣列（10)，農 ^ · 憶單元（mc，mcd)，而j f成仃列狀的複數個磁性體記 :包含有-具有依記憶資料之位準而異之匕:之各個’ fe部（Μ T J )，該記情咨 電阻值的磁性記
    Τ τ 、 貝料係依第一及第二資枓官x A Iw，ίρ)而施加之資料寫入磁貝枓寫入電流（± 複數個位元線（BL)，八S|1 :大於預疋磁场時所寫入者； 而設，且各個係在資 二體,己憶單元之行 設； 守為了 ^出賢料寫入電流而 複數條寫入字線（ 分別對應上述磁 性體記憶單元
    第138頁 521270
    六、申請專利範圍 之歹ll而设，且各纟μ、+、 斤a二個在上地資料寫入時為了流出上述第-眘 “可按照位址選擇結果而選擇性地使之Ϊ; 入，線，係在半導體基板麵上 作—用， 第，：寫，字線(WWLu，WWLl)，而該第一及第二副U 亡h =升y，於以上下方向隔著上述磁性記而，配 第-及第二金屬配線層(M2，M4)上；以及 而配置的 :數個搞合電路(145，TSW) 字線而設’用以電耦合於二數條寫入 字線之間， 、所對應之上述弟一及第二副寫入
    上述第二資料寫入電流， 合電路之中所對應的一個而 副寫入字線間。 係往復流動於依上述複數個摩馬 進行電耦合之上述第一及第二 5 · —種薄膜磁性體記憶裝置，其具備有： 且V而上述複數個磁性體記憶單元之各個 ^(M J而该記憶資料係依第—及第二資料寫入電流。己 (』P: W)…之資料寫入磁場大於預定磁場時所寫入
    複數條讀出字線（rWL) 而設，且在資料讀出時， 一電壓（Vss); 對應上述磁性體記憶單元之列 可按照位址選擇結果而驅動至第 複數條寫入字線（WWL) — +、 、 〜 对屨上述列而設，且在上沭杳 料舄入日寸為了流出上述第一資 貝 貝枓寫入電流而可按照上述你
    521270 六、申請專利範圍 址選擇結果而選擇松A „ y 释11地使之作用；以及 複數個位元線（BL) 赠上述複數條寫入字線相向i早ΠΓ而 對應之上述磁性記憶部耦合； 各個與所 按照上述複數彳A - A二’ -條，係在上述資料：屮士之上述位址選擇結果而選擇的 1貝抖碩出時及資料寫入時， A 讀出電流(Is)及上述第二資料寫入電流， -出資料 士”磁性體記憶單元，更包含有連接於所對 磁彳5己fe部與上述複數條讀出字“述 之間的整流存取元件（DM)。 τ應之一條字線 6 · —種薄膜磁性體記憶裴置，其具 記憶體陣列(10)，包含有配置成行列狀 記憶單元（MCD，），而上述複數個磁性體纪債^數個磁性體 係包含有一具有依記憶資料之位準而显之^ =之各個， 憶部（MT J )，該記憶資料係依第一及、-、,、值的磁性記 (IP，± IW)而施加之資料寫人磁場大二寫入電流 者； ；預疋磁場時所寫入 Φ 複數個字線（WL)，對應上述磁性體 且各個係在鄰接行方向之上述磁 I =几之列而設， 者，按照上述複數個字線中之憶单元間共同具有 條，係在資料寫入時及資料讀出時、結=而選擇的一 一資料寫入電流及資料讀出電流（1二了分別流出上述第 複數個位元線（BL)，對應上述磁性用；以及 設於與上述複數條寫入字線相交 1 °心早凡之行，而 、方向上，且與所對應
    丄 ^—-- 六、申請專利範圍 之上述磁性記憶部耦合， 按知上述複數個位元 、 —條，係在上述資料$ L ) 址選擇結果而選擇的 資料讀出電流及以出料寫入時，分別流： 各上述磁性體入電流， 磁性記憶部與上述字線^有連接於所對應之上述 7 之間的整流存取i I , n u、 7· 一種薄膜磁性體記 凡件（DM)。 記憶體陣列(1〇)，且，置，、其具備有： 憶單元（MC)，而上扯二配置成仃列狀的複數個磁性體記 含古2 t ^ ?是數個磁性體記憶單元$久彳si，展七 各有磁性記憶部（MT j) 一 “早兀之各個，係包 記憶部呈有依記情次把 k早70、擇閘（ATR)，而該磁性 係依第二ί[:;:之位準而異的電阻值，…資料 入絲^丄弟一貝枓寫入電流（Ip，± Iw)而施加之資料寫 料二=士^預疋石兹場時所寫入，該記憶單元選擇閘係在資 者、日可用以使資料讀出電流（I s )通過上述磁性記憶部 设數條讀出字線（rwl)，分別對應上述磁性體記憶單元 之列而設’且各個在資料讀出時，按照位址選擇結果而使 所對應之上述記憶單元選擇閘動作；
    複數條寫入字線（WWL)，分別對應上述磁性體記憶單元 之行而設，且在上述資料寫入時為了流出上述第一資料寫 入電流而可按照上述位址選擇結果而選擇性地使之驅動成 作用狀態·， 複數條寫入資料線（WBL)，分別對應上述列而設，且在 上述資料寫入時用以流出上述第二資料寫入電流；以及
    C:\2D-CQDE\90-10\90119120.ptd 第 141 頁 yziz/Ό ^料線⑽L)，分別對應上述行而設， 出日守用以流出上述資料讀出電流； 土 ί磁1! ?記憶單元，係共同具有上述複數條 述硬數條讀出字線、複數條寫入資料線及上 出貢料線中之至少一個之中所對應的一條。 膜磁性體記憶裝置，其具備有·· 列（1 〇)’具有配置成行列狀的複數個磁性體記 ，而上述複數個磁性體記憶單元之各個，係包 憶部（MTJ)及記憶單元選擇閘（ATR)，而該磁性 依5己憶資料之位準而異的電阻值，該記憶資料 第二資料寫入電流（± IW，Ip)而施加之資料寫 預定磁場時所寫入，該記憶單元選擇閘係在資 以使資料讀出電流（I s )通過上述磁性記憶部 複數條項出字線（r W L )，分別對應上述磁性體記憶單元 之列而設，且各個在資料讀出時，按照位址選擇結果而使 所對應之上述記憶單元選擇閘動作； 複數條寫入資料線（WBL)，分別對應上述列而設，且在 上述資料寫入時用以流出上述第一資料寫入電流；
    六、申请專利範圍 複數條讀 上述資料讀 所鄰接之 寫入子線、 述複數條讀 8 · —種薄 記憶體陣 憶單元（M C) 含有磁性記 s己部具有 係依第一及 入磁場大於 料讀出時用 者， 複數條共用配線（CML)，分別對應上述行而設，而上述 複數條共用配線之各個，係在上述資料讀出時，按照上述 位址選擇結果而選擇性地接受上述資料讀出電流之供給’ 且上述複數條共用配線之各個，係在上述資料寫入時’知: 照上述位址選擇結果，為了流出上述第二資料寫入電流而
    IEBH C:\2D-CODE\90-10\90119120.ptd 第142頁 521270 六、申請專利範圍 選擇性地驅動至第一電壓（Vcc );以及 電流控制電路（4 0 )，在上述資料寫入時及上述資料讀出 時的各情況中，用以在和第一電壓不同之第二電壓（Vss) 與各上述共用配線之間，進行電耦合及切離者； 所鄰接之上述磁性體記憶單元，係共同具有上述複數條 寫入資料線、上述複數條讀出字線及上述複數條共用配線 中之至少一個之中所對應的一條。 I
    C:\2D-C0DE\90-10\90119120.ptd 第143頁
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