JP2000182392A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】不良セルをスペアセルへに置き換える際、ビッ
ト線イコライズ解除の遅れを回避する。 【解決手段】スペアセルが形成された複数のスペアセル
領域１１と、センスアンプとビット線イコライズ回路と
を含む複数のセンスアンプブロック１２と、ビット線イ
コライズ回路を制御する複数のイコライズ制御回路５０
と、所定のイコライズ回路を選択するブロック選択回路
４９とを具備し、前記ブロック選択回路は、所定ブロッ
クのワード線活性化のための活性化信号を受けてイコラ
イズ制御回路駆動信号を出力し、前記イコライズ制御回
路は前記駆動信号と前記活性化信号とを受けて、ビット
線イコライズ回路の駆動信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に不良メモリセルを置き換えるスペアセルを有す
る半導体記憶装置に関する。

【０００２】

【従来の技術】一般に、半導体記憶装置、例えばＤＲＡ
Ｍでは、図７に示すようにメモリセルＭを構成するＭＯ
ＳトランジスタＱのゲートにワード線ＷＬが接続され、
ソース・ドレインの一方にはビット線ＢＬが接続され、
ワード線、ビット線を選択的に活性化することにより、
メモリセルが選択されるようになっている。

【０００３】ビット線ＢＬは、ビット線イコライズ回路
（プリチャージ回路）にイコライズ信号（ＥＱＬ）が与
えられることにより、１／２Ｖｃｃにイコライズ（プリ
チャージ）される。ワード線、ビット線が活性化された
とき、キャパシタＣｓに記憶されたデータがビット線に
微少な電位変化として現れ、これがセンスアンプにより
増幅される。

【０００４】センスアンプにより増幅されたデータ信号
は、データトランスファゲートを介してデータ線に出力
される。図７では、メモリセルを代表的に２個のみ記載
しているが、これらがマトリックス状に配置されてメモ
リセルアレイを構成している。

【０００５】従来、半導体記憶装置のチップでは、通常
使用するメモリセル（ノーマルセル）に不良があった場
合、予め用意してある予備のメモリセル（スペアセル）
に置き換えることによって、そのチップを救済してい
る。このスペアセルをノーマルセルの間に局在させるレ
イアウトもあるが、多くの場合図８に示すように、ノー
マルセルアレイ領域２₁ 〜２_n に隣接して、スペアセル
アレイ領域１が設けられる。

【０００６】図８のスペアセルアレイ領域１の代表的な
レイアウトを、図９により詳細に示す。図９において、
スペアセル領域１１は左右に第１と第２の領域に分か
れ、第１と第２の領域のそれぞれ上下にセンスアンプブ
ロック（センスアンプ、ビット線イコライズ回路が形成
される領域）１２が形成されている。センスアンプブロ
ックが上下にあるのは、各ビット線対（ＢＬ，／ＢＬ）
に対するセンスアンプを交互に上下に形成しているため
である。

【０００７】第１と第２のセンスアンプ領域には、それ
ぞれロウデコーダ１５が付属しており、各スペアセル領
域のワード線を選択するようになっている。

【０００８】各センスアンプブロック１２は、スペアセ
ルに置き換えるか否かを決定する制御回路（不図示）で
生成されるスペアセル用のワード線活性化信号ｂＦＳＷ
Ｌｌ，ｂＦＳＷＬｒに基づき、ブロック選択回路１３、
ＥＱＬ制御回路１４により独自に制御されている。例え
ば、左側のスペアセル領域では、活性化信号ｂＦＳＷＬ
ｌを受けたブロック選択回路１３が駆動するセンスアン
プブロックを選択し、ＥＱＬ制御回路１４を通じて対応
するビット線の初期化（イコライズ）および活性化（イ
コライズ解除）が行われる。

【０００９】上記の信号の流れをブロック図で示したの
が図１０である。図１０では、上下のＥＱＬ制御回路１
４を１つのブロックで示している。また、制御信号ＳＡ
ＥＤは、図示しない他の制御回路で生成されたイコライ
ズ解除の制御信号である。この制御法では、ブロック選
択回路１３およびＥＱＬ制御回路１４を第１と第２（左
右）のスペアセル領域で各々有しているので、チップサ
イズが大きくなるという問題を有していた。

【００１０】この問題を解決するために、図１１および
図１２のような構成が考案されている。即ち、ブロック
選択回路２３を左右のスペアセル領域で共通化してチッ
プサイズを縮小化し、ビット線のイコライズおよびイコ
ライズ解除については、個々のスペアセル領域で独自に
制御することを可能にしたものである。

【００１１】より詳細には、ワード線活性化信号ｂＦＳ
ＷＬｌ，ｂＦＳＷＬｒがブロック選択回路２３に入力さ
れると、左右のブロックいずれかが選択され、対応する
センスアンプ制御回路２４、ＥＱＬ制御回路２５を通じ
て、ビット線のイコライズまたはイコライズ解除が行わ
れる。

【００１２】この制御法の動作を図１３を参照して説明
する。不良メモリセルが左側のスペアセルに置き換えら
れる場合には、スペアセル用のワード線を活性化する信
号ｂＦＳＷＬｌが立ち下がり、この信号を受けてスペア
セル共有のセンスアンプ制御回路駆動信号ＢＬＫＳＥＲ
が立ち上がる。このＢＬＫＳＥＲの立ち上がりを受け
て、対応するスペアセル領域（この場合左側のスペアセ
ル領域）用のＥＱＬ制御回路駆動信号ＳＡＶＬＤＲｌが
立ち上がり、これを受けてＥＱＬ制御回路２５から出力
されるイコライズ信号ＥＱＬＲｌが立ち下がり、イコラ
イズ解除が行われる。このとき、置き換えられないスペ
アセルのビット線イコライズは持続される。

【００１３】また、ビット線イコライズの際は、制御信
号ＳＡＥＤが立ち下がり、これを受けてイコライズ信号
ＥＱＬＲｌが立ち上がり、ビット線のイコライズが開始
される。

【００１４】上記の例において、ＥＱＬ制御回路は、例
えば図１４のように構成される。この図において、いず
れもノンアクティブ時“Ｌ”レベルであるＢＬＫＳＥＬ
Ｒ信号とＳＡＶＬＤＲ信号とＳＡＥＤ信号が入力される
ラッチ回路３１の出力は“Ｈ”に保持される。このラッ
チ回路３１の出力と、いずれもノンアクティブ時“Ｌ”
のＢＬＫＳＥＬＲ信号とＳＡＶＬＤＲＩ信号とがＮＡＮ
Ｄ回路３２に入力され、２つのインバータ回路３３、３
４を介して、ＥＱＬＲ信号として出力される。ＥＱＬＲ
信号はノンアクティブ時“Ｈ”であるが、ＢＬＫＳＥＬ
Ｒ信号とＳＡＶＬＤＲ信号が両者共“Ｈ”となった時
に、ＥＱＬＲ信号はアクティブになり“Ｌ”になる（イ
コライズが解除される）。さらに、ＳＡＥＤ信号が
“Ｌ”から“Ｈ”になり、再度“Ｌ”になった時に、Ｅ
ＱＬＲ信号は“Ｈ”になり、イコライズが開始される。

【００１５】しかしながら、上記の例においては、スペ
アセル用ワード線の活性化信号ｂＦＳＷＬ信号の立ち下
がり（本明細書ではこれをロウアクティブと称する）か
ら、ＥＱＬＲ信号の立ち下がりまでのクリティカルパス
に多くの制御回路を必要としていることから、ビット線
のイコライズ解除が遅れることが問題とされている。こ
のビット線イコライズ解除の遅れは、データ書き込みあ
るいは読み出しまでのタイミングマージンを著しく悪化
させ、初期データ読み出しの遅れや、ｔＲＣＤ（Bank A
ctive to Read/Write Command Delay Time）を大きくす
る原因となる。なお、ｔＲＣＤは図１５に示すように、
ロウアクティブからカラムアクティブ（ライト／リー
ド）までの時間を規定したもので、ＥＱＬＲ信号に遅れ
が大きい場合には、規格値としてのｔＲＣＤも大きくし
なくてはならない。なお、ＣＳＬは図７に示すように、
データトランスファゲートの制御信号である。

【００１６】

【発明が解決しようとする課題】上記のように、従来の
半導体記憶装置のスペアセル領域の制御回路には、ロウ
アクティブからビット線のイコライズ解除までに時間が
かかり、初期データ読み出しの遅れやｔＲＣＤが増大す
るといった問題があった。

【００１７】

【課題を解決するための手段】本発明は、上記課題を解
決するために為されたもので、本発明の半導体記憶装置
（請求項１）は、不良メモリセル置き換え用のスペアセ
ルが形成された複数のスペアセル領域と、前記複数のス
ペアセル領域にそれぞれ付属して形成され、スペアセル
のためのセンスアンプとビット線イコライズ回路とを含
む複数のセンスアンプブロックと、前記複数のセンスア
ンプブロック中のビット線イコライズ回路をそれぞれ制
御する複数のイコライズ制御回路と、前記複数のイコラ
イズ制御回路の内の所定のイコライズ制御回路を選択す
るブロック選択回路とを具備し、前記ブロック選択回路
は、所定ブロックのワード線活性化のための活性化信号
を受けてイコライズ制御回路駆動用の第１の駆動信号を
出力し、前記イコライズ制御回路は前記第１の駆動信号
と前記活性化信号とを受けて、前記ビット線イコライズ
回路駆動用の第２の駆動信号を出力することを特徴とす
る。

【００１８】前記複数のイコライズ制御回路の各々は、
初期値はローレベルでハイアクティブの前記第１の駆動
信号と初期値はローレベルでハイアクティブのセンスア
ンプ制御信号とが少なくとも入力され、前記第１の駆動
信号と前記制御信号がアクティブとされたときも初期値
としてのハイレベルの信号を出力するラッチ回路と、前
記第１の駆動信号がゲートに入力され、ソースが電源電
位に接続された第１のＰＭＯＳトラジスタと、前記第１
の駆動信号がゲートに接続され、ドレインが前記第１の
ＰＭＯＳトランジスタのドレインに接続された第１のＮ
ＭＯＳトランジスタと、前記ラッチ回路の出力がゲート
に入力され、ドレインが前記第１のＮＭＯＳトランジス
タのソースに接続された第２のＮＭＯＳトランジスタ
と、ドレインが前記第２のＮＭＯＳトランジスタのソー
スに接続され、ソースが接地電位に接続された第３のＮ
ＭＯＳトランジスタと、前記ワード線活性化信号が入力
され、出力が前記第３のＮＭＯＳトランジスタのゲート
に入力される第１のインバータと、ゲートが前記第２の
ＮＭＯＳトランジスタのゲートに接続され、ソースが電
源電位に接続され、ドレインが前記第１のＰＭＯＳトラ
ンジスタのドレインに接続された第２のＰＭＯＳトラン
ジスタと、入力側が前記第１のＰＭＯＳトランジスタの
ドレインに接続された第２のインバータと、入力側が前
記第２のインバータの出力側に接続され、出力側が前記
ビット線イコライズ回路駆動用でローアクティブの前記
第２の駆動信号を出力する第３のインバータとを具備す
ることが望ましい（請求項２）。

【００１９】前記第２のインバータに逆並列に接続され
た第４のインバータをさらに具備することが望ましい
（請求項３）。

【００２０】

【発明の実施の形態】以下図面を参照して本発明の実施
の形態を説明する。図１は、本発明の１実施形態に係る
半導体記憶装置のスペアセル領域のレイアウトを示す摸
式的な平面図で、図２はその信号の流れを示したブロッ
ク図である。ノーマルセル領域を含めたチップ全体のレ
イアウトは、図８と同様になる。また、図９の従来技術
のスペアセル領域と同一個所には同一番号を付して重複
する説明を省略する。

【００２１】本発明では、ブロック選択回路４９を左右
のスペアセル領域で共有し、ブロック選択回路４９の出
力信号ＢＬＫＳＥＲと、ブロック選択回路４９への入力
信号ｂＦＳＷＬｌ／ｒを直接ＥＱＬ制御回路５０へ入力
して、ＥＱＬＲｌ／ｒ信号を得ている。ＥＱＬ制御回路
５０は、各センスアンプブロック１２毎に保有されてい
る。なお、図２では、左右のスペアセル領域のそれぞれ
の上下にあるＥＱＬ制御回路５０を１つのブロックで表
示している。図１２に含まれていたセンスアンプ制御回
路２４はこの制御系からは削除され、図示しない他の制
御回路に包含されている。

【００２２】図３は、図２に示す回路の動作を示すタイ
ミング図である。不良セルをスペアセルに置き換える指
令が他の制御回路から出された場合には、例えばｂＦＳ
ＷＬｌが立ち下がり、これをブロック選択回路４９に入
力することにより、予めビット線イコライズを解除する
スペアセル領域が決定される。ブロック選択回路の出力
信号ＢＬＫＳＥＬＲの立ち上がりを受けて、ＥＱＬ制御
回路の出力信号ＥＱＬＲｌが立ち下がる。このため、ビ
ット線イコライズがロウアクティブ後、速やかに解除さ
れる。

【００２３】図４は、ブロック選択回路４９の具体的回
路の１例である。電源電位と接地電位の間にＰＭＯＳト
ランジスタ５１、ＰＭＯＳトランジスタ５２、ＮＭＯＳ
トランジスタ５３が直列に接続されている。ＰＭＯＳト
ランジスタ５２に並列にＰＭＯＳトランジスタ５４が接
続されている。ＰＭＯＳトランジスタ５４のゲートには
ｂＦＳＷＬｌが入力され、ＰＭＯＳトランジスタ５２の
ゲートには、ｂＦＳＷＬｒ信号が入力される。ＰＭＯＳ
トランジスタ５１とＮＭＯＳトランジスタ５３のゲート
にはＢＬＫＳＥＲ信号の立ち下がりのタイミングを決定
するＸＰ信号が入力される。ＮＭＯＳトランジスタのド
レインよりラッチ／レベルシフター５５を介して出力信
号ＢＬＫＳＥＬＲが取り出される。このラッチ／シフタ
ー回路５５は、ＢＬＫＳＥＬＲを外部電位から内部電位
にレベルシフトする。またＮＭＯＳトランジスタのドレ
インのフローティングを防止するため、ラッチ回路も付
加している。なお、ＸＰ信号は他の制御回路から供給さ
れる信号である。

【００２４】図５は、図４の回路動作を説明するための
タイミング図である。ｂＦＳＷＬｒに一定の“Ｈ”レベ
ルが供給され、ｂＦＳＷＬｌに“Ｈ”から“Ｌ”に立ち
下がる信号が供給されると、ｂＦＳＷＬｌの立ち下がり
を受けて、ＢＬＫＳＥＲ信号が立ち上がる。ＸＰ信号
は、初期において“Ｈ”であるが、ロウアクティブにお
いて予め“Ｌ”に立ち下げることにより、ｂＦＳＷＬの
“Ｌ”を受け付け可能な状態にしている。またロウプリ
チャージにおいて、“Ｈ”に立ち上がる時点でＢＬＫＳ
ＥＬＲ信号を“Ｌにする。

【００２５】図６は、ＥＱＲ制御回路の具体的回路の１
例である。いずれも常時“Ｌ”であるＢＬＫＳＥＬＲ信
号とＳＡＶＬＤＲ信号とＳＡＥＤ信号が入力されるラッ
チ回路６１の出力は、上記信号がアクティブになった後
も“Ｈ”に保持される。なお、ＳＡＶＬＤＲ信号は、他
の制御回路で生成された制御信号である。

【００２６】一方、ｂＦＳＷＬｌ信号あるいはｂＦＳＷ
Ｌｒ信号は、インバータ６２を介してＮＭＯＳトランジ
スタ６６のゲートに入力される。ＮＭＯＳトランジスタ
６６のソースは接地電位に接続され、ドレイン側にはＮ
ＭＯＳトランジスタ６５と６４、ＰＭＯＳトランジスタ
６３がこの順に直列に接続され、ＰＭＯＳトランジスタ
６３のソースは電源電位に接続されている。ＮＭＯＳト
ランジスタ６５のゲートには、前記ラッチ回路６１の出
力が接続され、ＮＭＯＳトランジスタ６４とＰＭＯＳト
ランジスタ６３のゲートには、ＢＬＫＳＥＬＲ信号が入
力される。

【００２７】また、電源電位とＰＭＯＳトランジスタ６
３のドレインとの間には、ＰＭＯＳトランジスタ６７が
接続され、そのゲートはＮＭＯＳトランジスタ６５のゲ
ートに接続されている。

【００２８】また、ＰＭＯＳトランジスタ６３のドレイ
ンは、逆並列に接続されたインバータ６８と６９のラッ
チ回路を介し、さらにインバータ７０を介してＥＱＬＲ
出力端子に接続されている。

【００２９】初期状態においては、ＢＬＫＳＥＬＲ信
号、ＳＡＥＤ信号、ＳＡＶＬＤＲ信号はいずれも
“Ｌ”、ラッチ回路６１の出力は“Ｈ”である。ｂＦＳ
ＷＬｌ、あるいはｂＦＳＷＬｒ信号は初期状態はいずれ
も“Ｈ”であるからインバータ回路６２の出力は“Ｌ”
である。従って、この状態では、ＰＭＯＳトランジスタ
６３はＯＮ，ＮＭＯＳトランジスタ６４はＯＦＦである
から、ＰＭＯＳトランジスタのドレインは“Ｈ”，イン
バータ６８、７０を介した出力端子ＥＱＬＲも“Ｈ”で
ある。

【００３０】次に、例えばブロック選択回路でｂＦＳＷ
Ｌｌが選択され、ｂＦＳＷＬｌが直接入力されるＥＱＬ
制御回路でｂＦＳＷＬｌが“Ｌ”になると、ＮＭＯＳト
ランジスタ６６のゲートは“Ｈ”になり、ＮＭＯＳトラ
ンジスタ６６はＯＮとなる。

【００３１】続いてブロック選択回路４９からの出力信
号ＢＬＫＳＥＲが“Ｈ”になると、ＰＭＯＳトランジス
タ６３がＯＦＦとなり、ＮＭＯＳトランジスタ６４がＯ
Ｎ，ＮＭＯＳトランジスタ６５もラッチ回路６１の出力
が“Ｈ”であることからＯＮとなり、ＰＭＯＳトランジ
スタ６３のドレイン（ＮＭＯＳトランジスタ６４のドレ
イン）は“Ｌ”となる。従ってインバータ６８、７０を
介した出力端子ＥＱＬＲは“Ｌ”に変化する。

【００３２】次に、ＳＡＥＤ信号が“Ｌ”から“Ｈ”に
変化し再び“Ｌ”に変化すると、ラッチ回路６１の出力
は“Ｌとなり、ＮＭＯＳトランジスタ６５がＯＦＦする
とともに、ＰＭＯＳトランジスタ６７がＯＮするため、
ＰＭＯＳトランジスタ６７のドレインは”Ｈ“となり、
インバータ６８、７０を介した出力端子ＥＱＬＲは、再
び“Ｈ”に変化する（イコライズが開始される）。

【００３３】なお、インバータ６８に逆並列に挿入され
たインバータ６９は、インバータ６８の出力を確定し、
動作を安定化するラッチ回路である。

【００３４】上記の回路構成により、図３に示したよう
な動作が実行される。

【００３５】

【発明の効果】以上述べたように、本発明によればセン
スアンプ制御系統のインバータ段数を削減することによ
り、スペアセル用ワード線の活性化信号発生（ロウアク
ティブ）からビット線イコライズ解除までの時間が短縮
され、ロウアクティブからカラムアクティブまでのタイ
ミングマージンが充分確保されたコンパクトな半導体記
憶装置を提供することができる。また、初期読み出しの
高速化、良好なｔＲＣＤスペックの確保が可能になる。

【図面の簡単な説明】

【図１】本発明の実施形態における半導体記憶装置のス
ペアセルアレイ領域のレイアウトを示す摸式的な平面
図。

【図２】本発明の実施形態における半導体記憶装置のス
ペアセル領域制御回路のブロック図。

【図３】図２の回路動作を説明するためのタイミング
図。

【図４】図２のブロック選択回路の具体的な回路例。

【図５】図４の回路動作を説明するためのタイミング
図。

【図６】図２のＥＱＬ制御回路の具体的な回路例。

【図７】一般的なＤＲＡＭメモリセルとその周辺回路の
構成例。

【図８】半導体記憶装置におけるノーマルメモリセルア
レイ領域とスペアセル領域の配置を示す模式的な平面
図。

【図９】従来のスペアセル領域の構成例を示す模式的な
平面図。

【図１０】図９のスペアセル領域の制御回路のブロック
図。

【図１１】従来のスペアセル領域の他の構成例を示す模
式的な平面図。

【図１２】図１１のスペアセル領域の制御回路のブロッ
ク図。

【図１３】図１２の回路動作を説明するためのタイミン
グ図。

【図１４】図１２のＥＱＬ制御回路の回路例。

【図１５】ｔＲＣＤを説明するためのタイミング図。

【符号の説明】

１…スペアセルアレイ領域 １１…スペアセル領域 １２…センスアンプブロック ４９…ブロック選択回路 ５０…ＥＱＬ制御回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 不良メモリセル置き換え用のスペアセル
   が形成された複数のスペアセル領域と、 前記複数のスペアセル領域にそれぞれ付属して形成さ
   れ、スペアセルのためのセンスアンプとビット線イコラ
   イズ回路とを含む複数のセンスアンプブロックと、 前記複数のセンスアンプブロック中のビット線イコライ
   ズ回路をそれぞれ制御する複数のイコライズ制御回路
   と、 前記複数のイコライズ制御回路の内の所定のイコライズ
   制御回路を選択するブロック選択回路と、 を具備し、前記ブロック選択回路は、所定ブロックのワ
   ード線活性化のための活性化信号を受けてイコライズ制
   御回路駆動用の第１の駆動信号を出力し、前記イコライ
   ズ制御回路は前記第１の駆動信号と前記活性化信号とを
   受けて、前記ビット線イコライズ回路駆動用の第２の駆
   動信号を出力することを特徴とする半導体記憶装置。
2. 【請求項２】 前記複数のイコライズ制御回路の各々
   は、 初期値はローレベルでハイアクティブの前記第１の駆動
   信号と初期値はローレベルでハイアクティブのセンスア
   ンプ制御信号とが少なくとも入力され、前記第１の駆動
   信号と前記制御信号がアクティブとされたときも初期値
   としてのハイレベルの信号を出力するラッチ回路と、 前記第１の駆動信号がゲートに入力され、ソースが電源
   電位に接続された第１のＰＭＯＳトラジスタと、 前記第１の駆動信号がゲートに接続され、ドレインが前
   記第１のＰＭＯＳトランジスタのドレインに接続された
   第１のＮＭＯＳトランジスタと、 前記ラッチ回路の出力がゲートに入力され、ドレインが
   前記第１のＮＭＯＳトランジスタのソースに接続された
   第２のＮＭＯＳトランジスタと、 ドレインが前記第２のＮＭＯＳトランジスタのソースに
   接続され、ソースが接地電位に接続された第３のＮＭＯ
   Ｓトランジスタと、 前記ワード線活性化信号が入力され、出力が前記第３の
   ＮＭＯＳトランジスタのゲートに入力される第１のイン
   バータと、 ゲートが前記第２のＮＭＯＳトランジスタのゲートに接
   続され、ソースが電源電位に接続され、ドレインが前記
   第１のＰＭＯＳトランジスタのドレインに接続された第
   ２のＰＭＯＳトランジスタと、 入力側が前記第１のＰＭＯＳトランジスタのドレインに
   接続された第２のインバータと、 入力側が前記第２のインバータの出力側に接続され、出
   力側が前記ビット線イコライズ回路駆動用でローアクテ
   ィブの前記第２の駆動信号を出力する第３のインバータ
   とを具備することを特徴とする請求項１に記載の半導体
   記憶装置。
3. 【請求項３】 前記第２のインバータに逆並列に接続さ
   れた第４のインバータをさらに具備することを特徴とす
   る請求項２に記載の半導体記憶装置。