KR19990055372A - 리페어 제어회로 - Google Patents

리페어 제어회로 Download PDF

Info

Publication number
KR19990055372A
KR19990055372A KR1019970075305A KR19970075305A KR19990055372A KR 19990055372 A KR19990055372 A KR 19990055372A KR 1019970075305 A KR1019970075305 A KR 1019970075305A KR 19970075305 A KR19970075305 A KR 19970075305A KR 19990055372 A KR19990055372 A KR 19990055372A
Authority
KR
South Korea
Prior art keywords
repair
sense amplifier
output
signal
input
Prior art date
Application number
KR1019970075305A
Other languages
English (en)
Other versions
KR100273263B1 (ko
Inventor
유민영
Original Assignee
구본준
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체 주식회사 filed Critical 구본준
Priority to KR1019970075305A priority Critical patent/KR100273263B1/ko
Priority to US09/198,521 priority patent/US5986956A/en
Priority to JP37004998A priority patent/JP3793886B2/ja
Publication of KR19990055372A publication Critical patent/KR19990055372A/ko
Application granted granted Critical
Publication of KR100273263B1 publication Critical patent/KR100273263B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Landscapes

  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 리페어 동작을 하는 칩에서 메인 센스앰프와 리페어센스앰프가 동시에 동작하면서 발생하는 구동전류의 증가를 방지하기 위해 사용되는 메인센스앰프를 디스에이블 시키기 위해 사용되는 퓨즈 대신에 논리회로를 사용하여 리페어 되는 셀에 대한 메인센스앰프를 디스에이블 시키기 때문에 퓨즈 컷팅 시간에 의한 지연을 줄일 수 있고, 퓨즈 숫자를 줄이므로 칩 크기를 줄일 수 있는 리페어 제어회로이다.

Description

리페어 제어회로
본 발명은 리페어 제어회로에 관한 것으로, 특히 리페어 동작을 하는 센스앰프가 동작하는 경우, 퓨즈 수를 줄여 퓨즈 컷팅 시간과 칩 크기를 줄일 수 있도록 한 입출력 리페어 회로에 관한 것이다.
종래 기술의 리페어 제어회로는 도 1 에 도시된 바와 같이, 블록리페어제어신호(RB)를 출력하는 블록리페어제어부(1)와, 칼럼코딩신호(RECOL)를 출력하는 칼럼코딩제어부(2)와, 상기 칼럼코딩신호(RECOL)가 입력되어 입출력인에이블신호(IOEN)를 출력하는 입출력리페어제어부(3)와, 메인센스앰프디스에이블신호(MSADIS)를 출력하는 메인센스앰프제어부(4)와, 상기 메인센스앰프디스에이블신호(MSADIS) 및 센스앰프인에이블신호(SAEN)에 의해 제어되어, 데이터버스로부터 데이터를 입력받아 증폭하여 출력하는 메인센스앰프부(5)와, 상기 블록리페어제어신호(RB) 및 센스앰프인에이블신호(SAEN)에 의해 제어되어 데이터버스로부터 데이터를 입력받아 증폭하여 출력하는 리페어센스앰프부(6)와, 상기 메인센스앰프부(5) 및 리페어센스앰프부(6)에서 출력된 데이터를 선택 출력하는 멀티플렉서(7)로 구성된다.
여기서, 상기 입출력리페어제어부(3)는 도 2 에 도시된 바와 같이, 칼럼코딩신호(RECOL)를 반전시키는 인버터(INV21)와, 그 인버터(INV21)의 출력을 컷팅 하는 복수개의 입출력퓨즈들(IOF21 ~ IOF24)과, 접지전압(VSS)과 상기 입출력퓨즈(IOF21 ~ IOF24)에 연결되어 접지전압(VSS)을 컷팅 하는 복수개의 접지전압퓨즈(VSF21 ~ VSF24)로 구성된다.
상기 메인센스엠프제어부(4)는 도 3 에 도시된 바와 같이 외부전압(VCC)과 접지전압(VSS)사이에 직렬로 연결된 저항(R31) 및 메인센스엠프퓨즈(MF)와, 입력이 상기 저항(R31) 및 메인센스엠프퓨즈(MF31)에 공통으로 연결되어 메인센스엠프디스에이블신호(MSADIS)를 출력하는 인버터(INV31)와, 드레인과 소오스에 공통으로 외부전압(VCC)이 입력되고, 게이트가 상기 저항(R31) 및 메인센스엠프퓨즈(MF)에 공통으로 연결된 피모스트랜지스터(PM31)와, 소오스에 외부전압(VCC)이, 게이트에 상기 인버터(INV31)의 출력이 입력되고, 드레인이 상기 저항(R31) 및 메인센스엠프퓨즈(MF)에 공통으로 연결된 피모스트랜지스터(PM32)로 구성된다.
상기 메인센스앰프부(5)는 도 4 에 도시된 바와 같이, 메인센스엠프디스에이블신호(MSADIS) 및 센스앰프인에이블신호(SAEN)가 입력되는 낸드게이트(ND41)와, 그 낸드게이트(ND41)의 출력이 반전되는 인버터(INV41)와, 게이트에 상기 인버터(INV41)의 출력이 입력되고, 소스가 접지전압(VSS)에 연결된 엔모스트랜지스터들(NM41,NM42)과, 상기 엔모스트랜지스터들(NM41,NM52)의 드레인에 의해 제어되어 데이터버스로부터 데이터(DI0,DIB0,DI1,DIB1)를 입력받아 이를 증폭하여 메인센스엠프출력데이터(DO0,DO1)를 출력하는 메인센스앰프들(MSA41,MSA42)을 포함하여 구성된다.
상기 리페어센스앰프부(6)는 도 5 에 도시된 바와 같이 블록리페어제어신호(RB) 및 센스앰프인에이블신호(SAEN)가 입력되는 낸드게이트(ND51)와, 그 낸드게이트(ND51)의 출력이 반전되는 인버터(INV51)와, 게이트에 상기 인버터(INV51)의 출력이 입력되고, 소스가 접지전압(VSS)에 연결된 엔모스트랜지스터들(NM51,NM52)과, 상기 엔모스트랜지스터들(NM51,NM52)의 드레인에 의해 제어되어 데이터버스로부터 데이터(RDI0,RDIB0,RDI1,RDIB1)를 입력받아 이를 증폭하여 리페어센스앰프출력데이터(RDO0,RDO1)를 출력하는 메인센스앰프들(RSA51,RSA52)을 포함하여 구성된다.
상기 출력 멀티플렉서(7)는 도 6 에 도시된 바와 같이 입출력리페어제어신호(IOEN0)가 반전되는 인버터들(INV61,INV62)과, 상기 입출력리페어제어신호(IOEN0) 및 그의 반전된 신호에 의해 제어되어 메인센스엠프출력데이타(DO0,DO1) 및 리페어센스앰프출력데이터(RDO0,RDO1)를 전송하여 출력데이터(DOUT0,DOUT1)로 선택 출력하는 전송게이트들(TG61,TG62)로 구성된다.
이와 같이 구성된 종래 기술의 입출력 리페어 제어회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 블록리페어제어부(1)는 리페어 되는 셀에 대한 블록 퓨즈를 컷팅 하여 출력을 "로우"로 만들고, 블록 코딩 결과로 도 7a 에 도시된 바와 같은 "하이" 레벨의 인에이블 신호인 블록리페어신호(RB)를 출력한다.
이때, 입출력리페어제어부(3)는 리페어 되는 셀에 대한 입출력 퓨즈를 컷팅 하여, 도 7b 에 도시된 바와 같은 리페어 되는 셀의 칼럼신호인 리페어칼럼신호(RECOL)를 도 7c 에 도시된 바와 같이, "하이" 레벨의 입출력인에이블신호(IOEN)로 출력하고, 리페어 되는 셀이 없는 경우에는 입출력리페어제어신호(IOEN)가 접지전압퓨즈(VSF)를 컷팅 하여 "로우" 레벨의 입출력인에이블신호(IOEN)가 출력된다.
한편, 메인센스엠프제어부(4)는 리페어 되는 셀에 해당하는 입출력에 대해서 메인센스앰프와 인접한 메인센스앰프 퓨즈(MF)를 컷팅 하여, 도 7e 에 도시된 바와 같이 메인센스앰프디스에이블신호(MSADIS)를 "로우" 레벨로 만들어 메인센스앰프부(5)의 메인센스앰프들(MSA41,MSA42)을 디스에이블 시킨다.
즉, 리페어 되는 셀이 있을 경우, 메인센스앰프디스에이블신호(MSADIS)는 "로우" 레벨이 되고, 엔모스트랜지스터들(NM41,NM42)을 오프시켜서 메인센스앰프들(MSA41,MSA42)을 디스에이블 시킨다. 그리고, 리페어센스앰프부(6)의 리페어센스앰프들(RSA51,52)은 리페어블록신호(RB)와 도 7d 에 도시된 바와 같은 센스앰프인에이블신호(SAEN)에 의해 인에이블 된다.
따라서, 리페어 되는 셀이 있을 경우, 입출력리페어제어부(3)의 출력인 입출력리페어제어신호(IOEN)가 "하이" 레벨이 되어 메인센스앰프들(MSA41,MSA42)의 출력(DO0,DO1)을 전송하는 멀티플렉서(7)의 전송게이트들(TG61,TG63)이 오프되어 메인센스앰프들(MSA41,MSA42)의 출력(DO0,DO1)은 출력되지 않고, 리페어센스앰프들(RSA51,RSA52)의 출력(RDO0,RDO1)을 전송하는 멀티플렉서(7)의 전송게이트들(TG62,TG64)이 온되어 도 7f 및 도 7g 에 도시된 바와 같이, 리페어센스앰프들(RSA51,RSA52)의 출력(RDO0,RDO1)이 출력데이터(DOUT0,DOUT1)로 출력된다.
일반적으로 리페어된 칩에서 리페어된 입출력의 데이터를 출력하기 위해 리페어센스앰프를 동작시키게 되면 리페어센스앰프와 메인센스앰프가 모두 동작하게 되어 칩 전체에서 흐르는 구동 전류가 증가하게 된다.
따라서, 이러한 구동 전류를 줄이기 위하여 메인센스앰프들을 디스에이블 시키는 퓨즈를 모든 메인센스앰프마다 사용해야 하므로 퓨즈 수가 증가하여 그에 따라 메인 칩의 크기가 증가하게 되고, 리페어 시간이 증가하는 문제점이 발생한다.
따라서, 본 발명의 목적은 구동전류를 줄이기 위하여 사용된 퓨즈를 사용하지 않고서도 메인센스앰프를 디스에이블 시켜 구동전류를 줄이면서, 퓨즈 컷팅 시간과 칩 크기를 줄이는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 리페어 제어회로는 칼럼코딩신호를 출력하는 칼럼코딩제어부와, 블록리페어신호를 출력하는 블록리페어제어부와, 상기 칼럼코딩신호 및 블록리페어신호가 입력되어 메인센스앰프디스에이블신호, 입출력리페어제어신호, 입출력인에이블신호 및 리페어센스앰프인에이블신호를 출력하는 입출력리페어제어부와, 상기 메인센스앰프디스에이블신호 및 센스앰프인에이블신호에 의해 제어되어 데이터버스로부터 데이터를 입력받아 증폭하는 메인센스앰프부와, 상기 입출력리페어제어부에서 출력되는 입출력리페어제어신호 및 리페어센스앰프인에이블신호 그리고 센스앰프인에이블신호에 의해 제어되어 리페어 되는 데이터를 데이터버스로부터 입력받아 증폭하는 리페어센스앰프부와, 상기 메인센스앰프부 및 리페어센스앰프부로부터 출력되는 증폭된 데이터를 선택 출력하는 멜티플렉서로 구성된 것을 특징으로 한다.
도 1 은 종래 기술의 리페어 제어회로의 블록도.
도 2 는 도 1 에 있어서, 입출력리페어 제어부의 상세 회로도.
도 3 은 도 1 에 있어서, 메인센스앰프 제어부의 상세 회로도.
도 4 는 도 1 에 있어서, 메인센스앰프부의 상세 회로도.
도 5 는 도 1 에 있어서, 리페어센스앰프부의 상세 회로도.
도 6 은 도 1 에 있어서, 멀티플렉서의 상세 회로도.
도 7a 내지 도 7g 는 도 1 에 있어서, 동작 타이밍도.
도 8 은 본 발명의 리페어 제어회로의 블록도.
도 9 는 도 8 에 있어서, 입출력리페어 제어부의 상세 회로도.
도 10 은 도 8 에 있어서, 입출력리페어제어신호 합성부의 상세 회로도.
도 11 은 도 8 에 있어서, 리페어센스앰프인에이블신호 합성부의 상세 회로도.
도 12 는 도 8 에 있어서, 리페어센스앰프부의 상세 회로도.
도 13a 내지 도 13h 는 도 8 에 있어서, 동작 타이밍도.
*****도면의주요부분에대한부호설명*****
PM91, PM92, PM121 : 피모스트랜지스터
NM121, NM122 : 엔모스트랜지스터
INV91-INV95, INV121 : 인버터
R91 : 저항
IOF : 퓨즈
ND91, ND92, ND101, ND111, ND121 : 낸드게이트
NOR101, NOR102, NOR111, NOR112 : 노아게이트
TG91 : 전송게이트
RSA121, RSA122 : 센스앰프
본 발명의 입출력 리페어 회로는 도 8 에 도시된 바와 같이 칼럼코딩신호(RECOL)를 출력하는 칼럼코딩제어부(10)와, 블록리페어신호(RB)를 출력하는 블록리페어제어부(20)와, 상기 칼럼코딩신호(RECOL) 및 블록리페어신호(RB)가 입력되어 메인센스앰프디스에이블신호(MSADIS), 입출력리페어제어신호(RIO), 입출력인에이블신호(IOEN) 및 리페어센스앰프인에이블신호(RSAEN)를 출력하는 입출력리페어제어부(30)와, 상기 메인센스앰프디스에이블신호(MSADIS)에 의해 제어되어 데이터버스로부터 데이터를 입력받아 증폭하는 메인센스앰프부(40)와, 상기 입출력리페어제어부(30)에서 출력되는 리페어입출력제어신호(RIO)를 조합하는 리페어입출력제어신호 합성부(80)와, 상기 입출력리페어제어부(30)에서 출력되는 리페어센스앰프인에이블신호(RSAEN)를 조합하는 리페어센스앰프제어부(90)와, 상기 리페어입출력제어부(80) 및 리페어센스앰프제어부(90)의 출력과 센스앰프인에이블신호(SAEN)에 의해 제어되어 리페어되는 데이터를 데이터버스로부터 입력받아 증폭하는 리페어센스앰프부(50)와, 상기 메인센스앰프부(40) 및 리페어센스앰프부(50)로부터 출력되는 증폭된 데이터를 선택 출력하는 멜티플렉서(70)로 구성된다.
여기서, 상기 입출력리페어제어부(30)는 도 9 에 도시된 바와 같이 소스에 외부전압(VCC)이 인가되는 피모스트랜지스터(PM91)와, 상기 피모스트랜지스터(PM91)의 드레인에 입력이, 게이트에 출력이 연결된 인버터(INV91)와, 소스와 드레인이 외부전압(VCC)에 공통연결되고, 게이트가 상기 인버터(INV91)의 입력에 연결된 피모스트랜지스터(PM92)와, 외부전압(VCC)과 접지사이에 직렬연결된 저항(R91) 및 입출력퓨즈(IOF)와, 상기 블록리페어신호(BR) 및 입출력컷팅신호(RIO)가 입력되는 낸드게이트(ND91)와, 그 낸드게이트(ND91)의 출력이 순차 반전되는 인버터들(INV92,INV93)과, 상기 낸드게이트(ND91)의 출력을 반전시키는 인버터(INV95)와, 상기 입출력컷팅신호(RIO) 및 상기 블록리페어신호(RB)가 입력되는 낸드게이트(ND92)와, 그 낸드게이트(ND92)의 출력을 반전시키는 인버터(INV94)와, 상기 낸드게이트(ND91)의 출력 및 상기 인버터(INV94)의 출력에 의해 제어되어 상기 인버터(INV95)의 출력을 전송하는 전송게이트(TG91)로 구성된다.
상기 리페어입출력제어부(80)는 도 10 에 도시된 바와 같이 입출력리페어제어부(30)에서 출력된 리페어입출력제어신호들(RIO0-RIO3)을 합성하는 노아게이트들(NOR101,NOR102)과, 그 노아게이트들(NOR101,NOR102)의 출력이 입력되어 합성된 리페어입출력제어신호(RIOS)를 출력하는 낸드게이트(ND101)로 구성된다.
상기 리페어센스앰프제어부(90)는 도 11 에 도시된 바와 같이 상기 입출력리페어제어부(30)에서 출력된 리페어센스앰프인에이블신호들(RSAEN0-RSAEN3)을 합성하는 노아게이트들(NOR111,NOR112)과, 그 노아게이트들(NOR111,NOR112)의 출력이 입력되어 리페어센스앰프인에이블합성신호(RSAENS)를 출력하는 낸드게이트(ND111)로 구성된다.
상기 리페어센스엠프부(50)는 도 12 에 도시된 바와 같이 리페어센스앰프인에이블신호(RSAEN) 및 센스앰프인에이블신호(SAEN)가 입력되는 낸드게이트(ND121)와, 그 낸드게이트(ND121)의 출력을 반전시키는 인버터(INV121)와, 게이트에 상기 리페어입출력제어부(80)의 출력인 합성된 리페어입출력 제어신호(RIOS)가, 드레인에 외부전압(VCC)이 인가되고, 소스가 상기 낸드게이트(ND121)의 출력에 연결된 피모스트랜지스터(PM121)와, 게이트에 상기 인버터(INV121)의 출력이 입력되고, 소스가 접지전압(VSS)에 연결된 엔모스트랜지스터들(NM121,NM122)과, 상기 엔모스트랜지스터들(NM121,NM122)의 드레인에 의해 제어되어 데이터버스로부터 리페어되는 데이터들(RDI0,RDIB0,RDI1,RDIB1)을 입력받아 증폭하는 리페어센스앰프들(RSA121,RSA122)로 구성된다.
이와 같이 구성된 본 발명의 리페어 제어회로가 8 비트의 입출력데이터를 처리하는 리페어 제로회로라고 가정하고, 리페어되는 셀이 있을 경우의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 칼럼코딩제어부(10)에서 도 13b 에 도시된 바와 같은 칼럼코딩신호(RECOL)가 입출력리페어제어부(30)에 출력된다.
한편, 블록리페어제어부(20)는 리페어되는 셀에 대한 블록퓨즈를 컷팅하여, 도 13a 에 도시된 바와 같이, "하이" 레벨에서 인에이블되는 블록리페어신호(RB)를 출력한다.
입출력리페어제어부(30)는 리페어되는 셀에 대한 입출력 퓨즈(IOF91)를 컷팅하여, 저항(R91), 피모스 트랜지스터들(PM91,PM92) 및 인버터(INV91)에 의해 "하이" 레벨의 리페어입출력신호(RIO)를 만들고, 그 리페어입출력신호(RIO) 및 블록리페어제어신호(RB)가 낸드게이트(ND91)에 의해 조합되고, 인버터들(INV92,INV93)에 의해 순차반전되어 도 13d 에 도시된 바와 같은 메인센스앰프디스에이블신호(MSADIS)를 출력한다. 또한, 상기 칼럼코딩신호(RECOL) 및 리페어입출력신호(RIO)가 낸드게이트(ND92)에 의해 조합되고, 인버터(INV94)에 의해 반전되어 도 13c 에 도시된 바와 같은 입출력제어신호(IOEN)를 출력하며, 상기 낸드게이트(ND92)의 출력과 그의 반전된 신호에 의해 제어되는 전송게이트(TG91)에 의해 상기 낸드게이트(ND91)의 반전된 출력을 전송하여 도 13e 에 도시된 바와 같은 리페어센스앰프인에이블신호(RSAEN)를 출력한다.
상기 메인센스앰프디스에이블신호(MSADIS)가 리페어되는 셀에 대한 메인센스앰프부(40)에 입력되어 메인센스앰프들을 디스에이블시키고, 상기 리페어센스앰프인에이블신호(RSAEN) 및 도 13f 에 도시된 바와 같은 센스앰프인에이블신호(SAEN)가 리페어센스앰프부(50)에 입력되어 리페어센스앰프들(RSA121,RSA122)을 인에이블시켜 리페어되는 입출력데이터(RDI0,RDIB0,RDI1,RDIB1)를 증폭하여 멀티플렉서(70)로 출력하게 된다.
이어서, 도 13g 에 도시된 바와 같은 증폭된 리페어되는 출력데이터(RDO0,RDO1)가 멀티플렉서(70)에 입력되면 멀티플렉서(70)의 전송게이트들은 상기 입출력리페어제어부(90)에서 출력된 입출력인에이블신호(IOEN)에 의해 제어되어 증폭된 리페어된 출력데이터(RDO0,RDO1)를 전송하여, 도 13h 에 도시된 바와 같은 출력데이터(DOUT0,DOUT1)로 출력하게 된다.
리페어되는 셀이 있을 경우, 리페어되는 셀에 대한 메인센스엠프를 디스에이블시키기 위해 퓨즈를 사용하지 않고 제어신호를 발생하여 사용하기 때문에 퓨즈 컷팅 시간과 칩 사이즈를 줄일 수 있는 효과가 있다.

Claims (5)

  1. 칼럼코딩신호를 출력하는 칼럼코딩제어부와, 블록리페어신호를 출력하는 블록리페어제어부와, 상기 칼럼코딩신호 및 블록리페어신호가 입력되어 메인센스앰프디스에이블신호, 입출력리페어제어신호, 입출력인에이블신호 및 리페어센스앰프인에이블신호를 출력하는 입출력리페어제어부와, 상기 메인센스앰프디스에이블신호 및 센스앰프인에이블신호에 의해 제어되어 데이터버스로부터 데이터를 입력받아 증폭하는 메인센스앰프부와, 상기 입출력리페어제어부에서 출력되는 입출력리페어제어신호 및 리페어센스앰프인에이블신호 그리고 센스앰프인에이블신호에 의해 제어되어 리페어 되는 데이터를 데이터버스로부터 입력받아 증폭하는 리페어센스앰프부와, 상기 메인센스앰프부 및 리페어센스앰프부로부터 출력되는 증폭된 데이터를 선택 출력하는 멜티플렉서로 구성된 것을 특징으로 하는 리페어 제어회로.
  2. 제 1 항에 있어서, 리페어되는 셀이 있을 경우, 리페어되는 셀에 대한 메인센스앰프를 디스에이블시키기 위한 신호와 리페어센스앰프를 인에이블시키기 위한 신호를 상기 입출력리페어제어부의 논리회로에 의해 생성되는 것을 특징으로 하는 리페어제어회로.
  3. 제 2 항에 있어서, 각각의 셀에 대한 입출력리페어제어부에서 출력된 복수개의 리페어입출력제어신호들이 조합회로에 의해 조합되어 리페어센스앰프부에 리페어입출력합성신호로 출력되는 것을 특징으로 하는 리페어 제어회로.
  4. 제 2 항에 있어서, 각각의 셀에 대한 입출력리페어제어부에서 출력된 복수개의 리페어센스앰프인에이블신호들이 조합회로에 의해 조합되어 리페어센스앰프부에 출력되는 것을 특징으로 하는 리페어 제어회로.
  5. 제 1 항에 있어서, 리페어센스앰프부는 상기 리페어센스앰프인에이블신호 및 센스앰프인에이블신호가 입력되는 낸드게이트와, 그 낸드게이트의 출력을 반전시키는 인버터와, 소오스에 외부전압이, 게이트에 상기 리페어입출력합성신호가 인가되고, 드레인이 상기 낸드게이트의 출력에 연결된 피모스트랜지스터를 포함하여 구성된 것을 특징으로 하는 리페어 제어회로.
KR1019970075305A 1997-12-27 1997-12-27 리페어제어회로 KR100273263B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019970075305A KR100273263B1 (ko) 1997-12-27 1997-12-27 리페어제어회로
US09/198,521 US5986956A (en) 1997-12-27 1998-11-24 Repair control circuit
JP37004998A JP3793886B2 (ja) 1997-12-27 1998-12-25 復旧制御回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970075305A KR100273263B1 (ko) 1997-12-27 1997-12-27 리페어제어회로

Publications (2)

Publication Number Publication Date
KR19990055372A true KR19990055372A (ko) 1999-07-15
KR100273263B1 KR100273263B1 (ko) 2001-01-15

Family

ID=19528967

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970075305A KR100273263B1 (ko) 1997-12-27 1997-12-27 리페어제어회로

Country Status (3)

Country Link
US (1) US5986956A (ko)
JP (1) JP3793886B2 (ko)
KR (1) KR100273263B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100380024B1 (ko) * 2001-01-04 2003-04-18 삼성전자주식회사 리던던시를 구비하는 반도체 메모리 장치

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5905401A (en) 1996-09-09 1999-05-18 Micron Technology, Inc. Device and method for limiting the extent to which circuits in integrated circuit dice electrically load bond pads and other circuit nodes in the dice
US6111797A (en) * 1998-12-04 2000-08-29 Micron Technology, Inc. DRAM array with gridded sense amplifier power source for enhanced column repair
US10854246B1 (en) 2019-05-23 2020-12-01 Qualcomm Incorporated Memory with high-speed and area-efficient read path

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5295102A (en) * 1992-01-31 1994-03-15 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with improved redundant sense amplifier control
US5438546A (en) * 1994-06-02 1995-08-01 Intel Corporation Programmable redundancy scheme suitable for single-bit state and multibit state nonvolatile memories
US5497347A (en) * 1994-06-21 1996-03-05 Motorola Inc. BICMOS cache TAG comparator having redundancy and separate read an compare paths

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100380024B1 (ko) * 2001-01-04 2003-04-18 삼성전자주식회사 리던던시를 구비하는 반도체 메모리 장치

Also Published As

Publication number Publication date
KR100273263B1 (ko) 2001-01-15
US5986956A (en) 1999-11-16
JPH11250689A (ja) 1999-09-17
JP3793886B2 (ja) 2006-07-05

Similar Documents

Publication Publication Date Title
KR920007343A (ko) 버퍼회로
KR970012781A (ko) 컬럼 리던던시 회로를 가지는 반도체 메모리 장치
KR940009079B1 (ko) 노이즈로 인한 오동작을 방지하기 위한 반도체장치
KR910013279A (ko) 감지 증폭기 및 이에 의한 방법
KR19990055372A (ko) 리페어 제어회로
KR100253391B1 (ko) 투 포트 에스램의 라이트 스루 기능을 갖는 고속회로
JP3737908B2 (ja) フューズラッチ回路
KR970016535A (ko) 어드레스 디코더
KR940008213B1 (ko) 컬럼 리페어의 입출력 선택회로
JPH0766669B2 (ja) デコーダバッファ回路
JP3194132B2 (ja) 接地雑音隔離機能を有する半導体メモリ素子
JP3926901B2 (ja) 半導体メモリ装置及びその不良セル救済方法
KR20010100714A (ko) 반도체 메모리
KR100264076B1 (ko) 데이타 출력 드라이버 전류를 증가시킨 디램
US6388935B1 (en) Semiconductor memory that enables dimensional adjustment by using a fuse
JPH04346000A (ja) 半導体メモリ装置
US5838621A (en) Spare decoder circuit
JPH10112183A (ja) 半導体記憶装置
KR19990056803A (ko) 로우/컬럼 선택 회로
KR100271625B1 (ko) 어드레스 천이 합성회로
KR100223993B1 (ko) 반도체 메모리 소자의 감지 증폭기 구동회로
KR20010064522A (ko) 반도체 메모리 장치의 결함 뱅크 디스에이블 회로
JP2001028198A (ja) アドレス入力回路及びそれを用いた半導体メモリ
KR100197997B1 (ko) 반도체 메모리 소자의 로우컬 리페어 컬럼라인 선택장치
US6269044B1 (en) Semiconductor memory device employing an abnormal current consumption detection scheme

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110825

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee