JP5266790B2 - 不良解析方法、不良解析プログラム及び不良解析装置 - Google Patents

Description

本発明は、半導体装置の不良検査の解析に好適な不良解析方法、不良解析プログラム及び不良解析装置に関する。

ＳＲＡＭ（static random access memory）の製造の際には、不良なビットが存在しないかについての検査が行われ、この結果からフェイルビットマップ（ＦＢＭ：fail bit map）が作成されることがある。そして、ＦＢＭから不良モードを識別することができる。不良モードとしては、シングルビット、ツインビット、ライン不良等が挙げられる。シングルビットは１ビット分の不良が存在することを示し、ツインビットは隣り合う２ビット分の不良が存在することを示し、ライン不良はワード線又はビット線に沿って複数のビットに不良が存在することを示す。

しかし、ＳＲＡＭのどこに不良があるかを取得することは可能であるが、製造過程中のどこに不良の原因があるかを特定することはできず、この特定のためには物理解析を行う必要がある。ところが、物理解析には破壊検査が必要とされる。このため、不良箇所のすべてについて物理解析を行うと、多大な時間がかかってしまう。従って、不良モードを特定したとしても、一部の不良箇所についての解析を省略しなければ、解析結果の製造プロセスへのフィードバックが遅れてしまう。その一方で、一部の解析を省略すると、同様の不良が繰り返されることもあり得る。

そこで、不良の原因を特定するための技術についての検討が行われている（特許文献１〜８）。しかしながら、これの技術によっても、不良の原因を簡易に特定することは困難である。

例えば、特許文献１には、過去の解析実績をデータベース化して原因工程を推定する方法が記載されているが、この方法では、検出できる不良の原因は既知のものに限定されてしまう。特許文献２には、欠陥検査と照合することで原因を推定する方法が記載されているが、欠陥検査では見つからない欠陥も多く、全てのロットで欠陥検査を行うことは困難である。特許文献３には、回路ブロックのマッピングより不良工程を推定する方法が記載されているが、具体的に原因を特定することはできない。特許文献４に記載の技術で検出できるものは、同一レチクルショット内での配置依存のみである。特許文献５には、クリティカルエリアにより歩留りを算出する方法が記載されているが、原因を特定することはできない。特許文献６には、回路要素別に分析する方法が記載されているが、不良毎に原因を特定することはできない。特許文献３及び７には、不良ビットの検査データから不良モードの分類と個数を求めることが記載されているが、不良の原因を特定することはできない。

特開平７−２２１１５６号公報 特開２００２−１３４５６９号公報 特開２００４−１５８８２０号公報 特開平１０−２２２９９８号公報 特開２００６−３４４６３５号公報 特開２００７−１４１９４３号公報 特開２０００−２６９２７６号公報

本発明の目的は、不良検査の結果から不良の原因を容易に特定することができる不良解析方法、不良解析プログラム及び不良解析装置を提供することにある。

本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

不良解析方法の一態様では、同一の設計情報に基づいて作製された複数の半導体装置の不良検査を行い、その後、前記不良検査の結果に基づいて、不良箇所が存在する半導体装置のフェイルビットマップを作成する。次いで、前記フェイルビットマップに基づいて、不良モード毎に当該不良モードに該当する不良箇所を含む半導体装置の数を取得する。そして、前記複数の半導体装置の製造工程毎かつ不良モード毎に予め求めておいたクリティカルエリアの大きさと、前記不良モード毎に取得した半導体装置の数との関係に基づいて、前記製造工程のうちで最もクリティカルエリアの総和が大きいものを抽出する。

不良解析装置の一態様には、同一の設計情報に基づいて作製された複数の半導体装置の不良検査を行う検査手段と、前記不良検査の結果に基づいて、不良箇所が存在する半導体装置のフェイルビットマップを作成するＦＢＭ作成手段と、が設けられている。更に、前記フェイルビットマップに基づいて、不良モード毎に当該不良モードに該当する不良箇所を含む半導体装置の数を取得する計数工程と、前記複数の半導体装置の製造工程毎かつ不良モード毎に予め求めておいたクリティカルエリアの大きさと、前記不良モード毎に取得した半導体装置の数との関係に基づいて、前記製造工程のうちで最もクリティカルエリアの総和が大きいものを抽出する抽出手段と、が設けられている。

上記の不良解析方法等によれば、半導体装置の製造工程毎かつ不良モード毎に予め求めておいたクリティカルエリアの大きさ及び不良検査の結果を反映した半導体装置の数に基づく抽出が行われるので、不良の原因となっている製造工程を容易に特定することができる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。

本実施形態では、半導体装置としてＳＲＡＭ又はＳＲＡＭを搭載したＬＳＩ（large-scale integration）を製造することとする。また、チップ化されたＳＲＡＭの検査の前にその設計情報に基づくクリティカルエリア分析を行っておき、この分析の結果と検査の結果とを照合することにより、不良を生じさせている工程がどの工程であるかを特定する。

先ず、クリティカルエリア分析に関する処理について説明する。図１は、クリティカルエリア分析に関する処理の内容を示すフローチャートである。

先ず、ＳＲＡＭ又はＳＲＡＭを搭載したＬＳＩの設計を行う（ステップＳ１１）。この設計では、どこにどのような膜を形成するかという構造上の設計だけでなく、どのような順序でどのような処理を実行するかというプロセスに関する設計も行う。

例えば、図２Ａ乃至図２Ｅに示す処理を経てＳＲＡＭ又はＳＲＡＭを搭載したＬＳＩを製造するという設計を行う。即ち、先ず、図２Ａに示すように、半導体基板５１の表面にＳＴＩ法により素子分離絶縁膜５２を形成する。素子分離絶縁膜５２の形成に当たっては、半導体基板５１に溝を形成し、この溝内及び半導体基板５１上に絶縁膜を形成し、これを研磨する。この溝の際にはレジストマスクを用いたエッチングを行う。素子分離絶縁膜５２の形成後に、ウェル５３を形成する。

ウェル５３の形成後に、図２Ｂに示すように、ゲート絶縁膜５４及びゲート電極５５を形成する。ゲート電極５５の形成の際には、多結晶シリコン膜の形成及びそのパターニングを行い、このパターニングの際にはレジストマスクを用いたエッチングを行う。ゲート絶縁膜５４及びゲート電極５５の形成後に、不純物拡散層５６及びサイドウォール絶縁膜５７を形成する。このようにして、電界効果トランジスタが形成される。

電界効果トランジスタの形成後に、図２Ｃに示すように、この電界効果トランジスタを覆う層間絶縁膜５８を形成し、これに不純物拡散層５６まで達するコンタクトホール５９を形成する。コンタクトホール５９の形成後に、コンタクトホール５９内にコンタクトプラグ６０を形成する。

コンタクトプラグ６０の形成後に、図２Ｄに示すように、コンタクトプラグ６０に接続される配線６１を層間絶縁膜５８上に形成する。配線６１の形成の際には、アルミニウム又はアルミニウム合金膜の形成及びそのパターニングを行い、このパターニングの際にはレジストマスクを用いたエッチングを行う。

配線６１の形成後に、図２Ｅに示すように、配線６１を覆う層間絶縁膜６２を形成し、その上にコンタクトプラグ（図示せず）を介して配線６１に接続される配線６３を形成する。配線６３の形成の際には、アルミニウム又はアルミニウム合金膜の形成及びそのパターニングを行い、このパターニングの際にはレジストマスクを用いたエッチングを行う。

その後、更に上層の配線、及び層間絶縁膜等を形成し、ＳＲＡＭ又はＳＲＡＭを搭載したＬＳＩを完成させる。

このような構造上の設計及びプロセスに関する設計を行った後（ステップＳ１１）、チップ化後に行う検査に基づいて作成する予定のフェイルビットマップ（ＦＢＭ）の不良モードの選択を行う（ステップＳ１２）。ここでは、ＦＢＭの不良モードとして、シングルビット、ツインビット、ワード線不良及びビット線不良の４種類が想定されているとする。従って、ステップＳ１２では、４種類の不良モードのうちから１種類を選択する。

続いて、ステップＳ１１において作成した設計情報（例えばＧＤＳデータ）から、ステップＳ１２において選択したモードの不良が生じ得る不良パターン（例えば、ある不良モードは、設計上のある領域と別の領域が短絡することで引き起こす等）を作成し、これを用いたクリティカルエリア分析を行う（ステップＳ１３）。この結果、当該不良モードのみに関するクリティカルエリアの値が得られる。

次いで、全ての不良モードについての分析が終了したか判断し（ステップＳ１４）、終了していなければ、終了するまでステップＳ１２〜ステップＳ１４の処理を繰り返す。

そして、全ての不良モードについての分析が終了したと判断したならば、ステップＳ１３において取得したクリティカルエリアの値の収集を行う（ステップＳ１５）。例えば、図２Ａ乃至図２Ｅに示す工程に関しては、表１に示すようなテーブルを作成する。つまり、マスク層及び不良モードに関し、当該マスク層において当該モードの不良が生じ得る領域の大きさを示すテーブルが得られる。従って、ある不良モードに着目すると、クリティカルエリアの値が大きいマスク層ほど、当該不良モードが検出された場合に当該マスク層に関する工程に不良の原因が存在する可能性が高いといえる。

このようにして、クリティカルエリア分析に関する処理を行う。

次に、ＳＲＡＭ又はＳＲＡＭを搭載したＬＳＩのチップ化後の処理について説明する。図３は、ＳＲＡＭ又はＳＲＡＭを搭載したＬＳＩのチップ化後の処理の内容を示すフローチャートである。

先ず、テスタを用いてＳＲＡＭ又はＳＲＡＭを搭載したＬＳＩの不良検査を行う（ステップＳ２１）。

次いで、不良検査により得られた不良データの論理変換を行う（ステップＳ２２）。つまり、ステップＳ１１において作成した設計情報１を参照して、不良箇所の論理アドレスを特定する。

その後、ステップＳ２２において取得した論理変換後の不良データの物理変換を行う（ステップＳ２３）。つまり、設計情報１を参照して、不良箇所の論理アドレスから物理アドレスを特定する。例えば、ＸＹ座標上での不良箇所の位置を特定する。

続いて、ステップＳ２３において取得した物理アドレスに基づいて、フェイルビットマップ（ＦＢＭ）を作成する（ステップＳ２４）。

次いで、ステップＳ２４において作成したＦＢＭに基づいて、生じている不良がどのＦＢＭ不良モードに該当するか分類する。

その後、全てのチップについての検査から分類までの処理が終了したか判断し（ステップＳ２６）、終了していなければ、終了するまでステップＳ２１〜ステップＳ２６の処理を繰り返す。ここで、全てのチップとは、解析の対象とするチップの全てを意味し、例えば、１枚のウェハから切り出された全チップ又は単一のロット内の全チップである。なお、不良がまったく存在しないチップに関しては、ステップＳ２２〜ステップＳ２５の処理を省略してもよい。

そして、全てのチップについての処理が終了したと判断したならば、ステップＳ２６において分類した不良モードに基づいて、層毎にクリティカルエリアの値を計算する（ステップＳ２７）。例えば、図２Ａ乃至図２Ｅに示す工程に関し、シングルビットの不良がａ個のチップで生じ、ツインビットの不良がｂ個のチップで生じ、ワード線不良がｃ個のチップで生じ、ビット線不良がｄ個のチップで生じている場合には、素子分離絶縁膜５２、ゲート電極５５、配線６１及び配線６３のマスク層毎に、次の計算を行う。
＜素子分離絶縁膜５２＞
ＣＡ１×ａ＋ＣＡ５×ｂ＋ＣＡ９×ｃ ＋ＣＡ１３×ｄ
＜ゲート電極５５＞
ＣＡ２×ａ＋ＣＡ６×ｂ＋ＣＡ１０×ｃ＋ＣＡ１４×ｄ
＜配線６１＞
ＣＡ３×ａ＋ＣＡ７×ｂ＋ＣＡ１１×ｃ＋ＣＡ１５×ｄ
＜配線６３＞
ＣＡ４×ａ＋ＣＡ８×ｂ＋ＣＡ１２×ｃ＋ＣＡ１６×ｄ

次いで、ステップＳ２７において取得した層毎のクリティカルエリアの値を相互に比較し、どの層においてクリティカルエリアの値が最大となっているか判断し、その層の工程を不良が生じている工程として抽出する。

このようにして、チップ化後の処理を行い、不良工程を特定する。

このような実施形態によれば、物理解析を行わずともＳＲＡＭ又はＳＲＡＭを搭載したＬＳＩの製造プロセスのどの工程に問題があるかを特定することができる。従って、漏れのない解析の結果を製造プロセスに速やかにフィードバックすることができる。このため、不良が生じた場合であっても、その原因の特定及び修正により、不良を速やかに解消することが可能となる。

ここで、具体的な数値を用いた例に基づいて、上記の実施形態の内容について説明する。例えば、１０個のチップに不良が検出され、表１に示すパラメータとして、表２に示すものが得られたとする（ステップＳ１５）。

また、検査（ステップＳ２１）の結果から図４（ａ）〜（ｊ）に示すＦＢＭが得られたとする（ステップＳ２４）。つまり、図４（ａ）〜（ｆ）に示す６個のチップではシングルビットの不良１１が検出され、図４（ｇ）及び（ｈ）に示す２個のチップではワード線不良１２が検出され、図４（ｉ）及び（ｊ）に示す２個のチップではツインビットの不良１３が検出されたとする。なお、図４（ａ）〜（ｊ）中の黒い矩形の部分が不良ビットを示しており、図４（ａ）〜（ｊ）中の３個の白抜きの矩形の部分はそれぞれＲＡＭ１１４を示している。

このような場合、ステップＳ２７では、次のような計算を行う。
＜素子分離絶縁膜５２＞
１０×６ ＋１２×２＋９×２ ＋０×０ ＝１０２
＜ゲート電極５５＞
４０×６ ＋５０×２＋０×２ ＋７０×０＝３４０
＜配線６１＞
１４０×６＋４０×２＋８０×２＋１０×０＝１０８０
＜配線６３＞
０×６ ＋０×２ ＋１０×２＋８０×０＝２０

従って、クリティカルエリアの値が最も大きい配線６１の形成に関する工程に不良が発生していると特定することができる。

なお、未設計の半導体装置の検査結果の解析だけでなく、既に設計が済んでいる半導体装置の検査結果の解析に適用することも可能である。このような場合には、半導体装置の設計ルール（配線幅）の世代（テクノロジ種）及び半導体装置の種類（マクロ種）に応じて、表１のようなテーブルを作成しておき、これをデータベース化しておくことが好ましい。つまり、既に設計されている半導体装置毎に表１のようなテーブルを作成しておき、これらを統合したデータベースを作成しておくことが好ましい。そして、データベースに対応するテーブルが存在しない新たな半導体装置の設計が行われた場合には、それに関して新たなテーブルを作成し、データベースに追加すればよい。

ここで、上記のようなデータベースの作成に関する処理の内容について説明する。図５は、データベースの作成に関する処理の内容を示すフローチャートである。

先ず、複数種類の世代の中から１つの世代を選択する（ステップＳ３１）。例えば、９０ｎｍ世代を選択する。

次いで、複数種類の半導体装置の中から１種類を選択する（ステップＳ３２）。例えば、シングルポートＲＡＭを選択する。

その後、ステップＳ１２と同様にして、チップ化後に行う検査に基づいて作成する予定のＦＢＭ不良モードの選択を行う（ステップＳ３３）。

続いて、ステップＳ３２において選択した種類の半導体装置の設計情報（例えばＧＤＳデータ）から、ステップＳ３３において選択したモードの不良が生じ得る不良パターン（例えば、ある不良モードは、設計上のある領域と別の領域が短絡することで引き起こす等）を作成し、これを用いたクリティカルエリア分析を行う（ステップＳ３４）。

次いで、ステップＳ１４と同様にして、全ての不良モードについての分析が終了したか判断し（ステップＳ３５）、終了していなければ、終了するまでステップＳ３３〜ステップＳ３５の処理を繰り返す。

そして、全ての不良モードについての分析が終了したと判断したならば、全ての種類についての分析が終了したか判断し（ステップＳ３６）、終了していなければ、終了するまでステップＳ３２〜ステップＳ３６の処理を繰り返す。ここで、全ての種類とは、不良解析として、図３に示す解析を行うことが予定されている半導体装置の種類の全てを意味する。半導体装置の種類としては、シングルポートＲＡＭ、デュアルポートＲＡＭ及びＲＯＭ等が挙げられる。

そして、全ての種類についての分析が終了したと判断したならば、全ての世代についての分析が終了したか判断し（ステップＳ３７）、終了していなければ、終了するまでステップＳ３１〜ステップＳ３７の処理を繰り返す。ここで、全ての世代とは、不良解析として、図３に示す解析を行うことが予定されている世代の全てを意味する。世代としては、例えば、６５ｎｍ世代、９０ｎｍ世代、１３０ｎｍ世代及び１８０ｎｍ世代等が挙げられる。

そして、全ての世代についての分析が終了したと判断したならば、ステップＳ３４において取得したクリティカルエリアの値の収集を行う（ステップＳ３８）。例えば、表１のようなテーブルを世代毎かつ半導体装置毎に作成する。

その後、ステップＳ３８において収集した値をデータベース化する（ステップＳ３９）。

このようにして、表１のようなテーブルのデータベースを得ることができる。従って、図３に示す解析を行う場合には、層毎のクリティカルエリアの計算を行う際に（ステップＳ２７）、このデータベースを参照すればよい。

なお、上述の実施形態では、不良検査を開始する前にテーブルを作成しているが、このテーブルは、クリティカルエリアの計算（ステップＳ２７）の前に作成しておけばよく、不良検査を開始した後に作成してもよい。

また、半導体装置に含まれる配線層の数は限定されず、３層以上の配線層が含まれる半導体装置に上述の解析を適用することも可能である。また、コンタクトホールの形成に関するマスク層を追加すればより信頼性の高い解析結果を得ることができる。また、ＦＢＭ不良モードも、上記の４種類に限定されない。

また、クリティカルエリアの分析（ステップＳ１３及びＳ３４）においては、異物等の欠陥大きさ及び数の相関関係を考慮することが好ましい。つまり、欠陥の数は、その大きさが大きくなるほど少なくなる傾向があるので、この傾向を考慮しながら分析を行うことが好ましい。

なお、本発明の実施形態は、例えばコンピュータが不良解析プログラムを実行することによって実現することができる。つまり、図２に示す処理をプログラム化したものをコンピュータに実行させてもよい。この場合、このような不良解析プログラムを実行するコンピュータは不良解析装置として動作することとなる。また、プログラムをコンピュータに供給するための手段、例えばかかるプログラムを記録したＣＤ−ＲＯＭ等のコンピュータ読み取り可能な記録媒体又はかかるプログラムを伝送するインターネット等の伝送媒体も本発明の実施形態として適用することができる。また、上記の印刷処理用のプログラムも本発明の実施形態として適用することができる。上記のプログラム、記録媒体、伝送媒体及びプログラムプロダクトは、本発明の範疇に含まれる。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
同一の設計情報に基づいて作製された複数の半導体装置の不良検査を行う工程と、
前記不良検査の結果に基づいて、不良箇所が存在する半導体装置のフェイルビットマップを作成する工程と、
前記フェイルビットマップに基づいて、不良モード毎に当該不良モードに該当する不良箇所を含む半導体装置の数を取得する工程と、
前記複数の半導体装置の製造工程毎かつ不良モード毎に予め求めておいたクリティカルエリアの大きさと、前記不良モード毎に取得した半導体装置の数との関係に基づいて、前記製造工程のうちで最もクリティカルエリアの総和が大きいものを抽出する工程と、
を有することを特徴とする不良解析方法。

（付記２）
前記最もクリティカルエリアの総和が大きいものを抽出する工程は、
前記製造工程毎に、前記不良モード毎のクリティカルエリアの大きさと半導体装置の数との積の総和を前記クリティカルエリアの総和として求める工程を有することを特徴とする付記１に記載の不良解析方法。

（付記３）
前記複数の半導体装置の製造工程毎かつ不良モード毎に予め求めておいたクリティカルエリアの大きさとして、前記設計情報から求められたものを用いることを特徴とする付記１又は２に記載の不良解析方法。

（付記４）
コンピュータに、
同一の設計情報に基づいて作製された複数の半導体装置の不良検査を行う工程と、
前記不良検査の結果に基づいて、不良箇所が存在する半導体装置のフェイルビットマップを作成する工程と、
前記フェイルビットマップに基づいて、不良モード毎に当該不良モードに該当する不良箇所を含む半導体装置の数を取得する工程と、
前記複数の半導体装置の製造工程毎かつ不良モード毎に予め求めておいたクリティカルエリアの大きさと、前記不良モード毎に取得した半導体装置の数との関係に基づいて、前記製造工程のうちで最もクリティカルエリアの総和が大きいものを抽出する工程と、
を実行させることを特徴とする不良解析プログラム。

（付記５）
前記最もクリティカルエリアの総和が大きいものを抽出する工程は、
前記製造工程毎に、前記不良モード毎のクリティカルエリアの大きさと半導体装置の数との積の総和を前記クリティカルエリアの総和として求める工程を有することを特徴とする付記４に記載の不良解析プログラム。

（付記６）
前記複数の半導体装置の製造工程毎かつ不良モード毎に予め求めておいたクリティカルエリアの大きさとして、前記設計情報から求められたものを用いることを特徴とする付記４又は５に記載の不良解析プログラム。

（付記７）
同一の設計情報に基づいて作製された複数の半導体装置の不良検査を行う検査手段と、
前記不良検査の結果に基づいて、不良箇所が存在する半導体装置のフェイルビットマップを作成するＦＢＭ作成手段と、
前記フェイルビットマップに基づいて、不良モード毎に当該不良モードに該当する不良箇所を含む半導体装置の数を取得する計数工程と、
前記複数の半導体装置の製造工程毎かつ不良モード毎に予め求めておいたクリティカルエリアの大きさと、前記不良モード毎に取得した半導体装置の数との関係に基づいて、前記製造工程のうちで最もクリティカルエリアの総和が大きいものを抽出する抽出手段と、
を有することを特徴とする不良解析装置。

（付記８）
前記抽出手段は、
前記製造工程毎に、前記不良モード毎のクリティカルエリアの大きさと半導体装置の数との積の総和を前記クリティカルエリアの総和として求める手段を有することを特徴とする付記７に記載の不良解析装置。

（付記９）
前記複数の半導体装置の製造工程毎かつ不良モード毎に予め求めておいたクリティカルエリアの大きさとして、前記設計情報から求められたものを用いることを特徴とする付記７又は８に記載の不良解析装置。

実施形態におけるクリティカルエリア分析に関する処理の内容を示すフローチャートである。 半導体装置の製造方法を示す断面図である。 図２Ａに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｃに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｄに引き続き、半導体装置の製造方法を示す断面図である。 実施形態におけるＳＲＡＭ又はＳＲＡＭを搭載したＬＳＩのチップ化後の処理の内容を示すフローチャートである。 ＦＢＭの例を示す図である。 実施形態におけるデータベースの作成に関する処理の内容を示すフローチャートである。

符号の説明

１：設計情報
２：分析結果
１１：シングルビットの不良
１２：ワード線不良
１３：ツインビット乃不良
１４：ＲＡＭ

Claims (5)

1. 同一の設計情報に基づいて作製された複数の半導体装置の不良検査を行う工程と、
   前記不良検査の結果に基づいて、不良箇所が存在する半導体装置のフェイルビットマップを作成する工程と、
   前記フェイルビットマップに基づいて、不良モード毎に当該不良モードに該当する不良箇所を含む半導体装置の数を取得する工程と、
   前記複数の半導体装置の製造工程毎かつ不良モード毎に予め求めておいたクリティカルエリアの大きさと、前記不良モード毎に取得した半導体装置の数との関係に基づいて、前記製造工程のうちで最もクリティカルエリアの総和が大きいものを抽出する工程と、
   を有することを特徴とする不良解析方法。
2. 前記最もクリティカルエリアの総和が大きいものを抽出する工程は、
   前記製造工程毎に、前記不良モード毎のクリティカルエリアの大きさと当該不良モードに該当する不良箇所を含む半導体装置の数との積の総和を前記クリティカルエリアの総和として求める工程を有することを特徴とする請求項１に記載の不良解析方法。
3. 前記複数の半導体装置の製造工程毎かつ不良モード毎に予め求めておいたクリティカルエリアの大きさとして、前記設計情報から求められたものを用いることを特徴とする請求項１又は２に記載の不良解析方法。
4. コンピュータに、
   同一の設計情報に基づいて作製された複数の半導体装置の不良検査を行う工程と、
   前記不良検査の結果に基づいて、不良箇所が存在する半導体装置のフェイルビットマップを作成する工程と、
   前記フェイルビットマップに基づいて、不良モード毎に当該不良モードに該当する不良箇所を含む半導体装置の数を取得する工程と、
   前記複数の半導体装置の製造工程毎かつ不良モード毎に予め求めておいたクリティカルエリアの大きさと、前記不良モード毎に取得した半導体装置の数との関係に基づいて、前記製造工程のうちで最もクリティカルエリアの総和が大きいものを抽出する工程と、
   を実行させることを特徴とする不良解析プログラム。
5. 同一の設計情報に基づいて作製された複数の半導体装置の不良検査を行う検査手段と、
   前記不良検査の結果に基づいて、不良箇所が存在する半導体装置のフェイルビットマップを作成するＦＢＭ作成手段と、
   前記フェイルビットマップに基づいて、不良モード毎に当該不良モードに該当する不良箇所を含む半導体装置の数を取得する計数手段と、
   前記複数の半導体装置の製造工程毎かつ不良モード毎に予め求めておいたクリティカルエリアの大きさと、前記不良モード毎に取得した半導体装置の数との関係に基づいて、前記製造工程のうちで最もクリティカルエリアの総和が大きいものを抽出する抽出手段と、
   を有することを特徴とする不良解析装置。

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