JP2007141943A

JP2007141943A - クリティカルエリア算出方法及び歩留まり算出方法

Info

Publication number: JP2007141943A
Application number: JP2005330232A
Authority: JP
Inventors: Yoko Toyama; 陽子遠山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-11-15
Filing date: 2005-11-15
Publication date: 2007-06-07
Also published as: US20070114396A1

Abstract

【課題】半導体デバイス品種の設計着手前に歩留まり予測を高精度に行えるようにする。
【解決手段】予め算出しておいた回路要素別の単位面積当たり又は単位容量当たりの実効クリティカルエリア値と、対象製品の回路要素別の面積又は容量とに基づいて、前記対象製品の回路要素別の実効クリティカルエリア値を求める。前記対象製品の回路要素別の実効クリティカルエリア値と、前記対象製品の製造ラインにおける欠陥密度と、所定の歩留まりモデルとを用いて、前記対象製品の歩留まりを算出する。
【選択図】図１

Description

本発明は、半導体デバイスの歩留まりを算出する方法に関するものである。

ＬＳＩ（large scale integration ）等の半導体デバイスを製造する場合において、１枚の半導体基板（半導体ウェハ）から多数の良品ＬＳＩを得ることができること、つまり歩留まりを上げることは、半導体デバイスの低コスト化につながる。歩留まりを低下させる要因としては、例えばＬＳＩ製造プロセスの各工程（特に配線工程）で異物等の欠陥が配線のショート若しくはオープン又はビアの形成不良を生じさせることが知られている。異物等の欠陥の密度については、例えばＬＳＩ製造を行なうクリーンルームにおけるダスト分布情報に基づいて見積もることが可能である。尚、ＬＳＩのチップサイズが大きいほど、１個当たりのＬＳＩチップに発生する異物等の欠陥の個数が多くなって歩留まりが低下する。

このようなＬＳＩの歩留まりを設計段階において算出することは、ＬＳＩの製造コストを見積もる上で重要である。このため、下記（式１）に示すポアソンモデル又は下記（式２）に示すネガティブ・バイノミナルモデルのような歩留まりモデルが使用されている。

Ｙ＝ｅｘｐ（−Ａｃ・Ｄ０）・・・（式１）
Ｙ＝（１＋Ａｃ・Ｄ０／α）^(-α⁾ ・・・（式２）
ここで、Ｙは歩留まりであり、Ａｃはクリティカルエリア（ｃｍ²）であり、Ｄ０は欠陥密度（個／ｃｍ²）であり、αはクラスタリングの割合を表す係数である。

配線のオープン・ショートの歩留まりに関して、欠陥の分布曲線と、欠陥が実際に不良の要因となるクリティカルエリアとを歩留まり算出に使用する方法等が提案されている（例えば非特許文献１参照）。ここで、クリティカルエリアとは、ＬＳＩ製造プロセスの各工程において欠陥がショートを起こしたり又はオープンによる断線を起こしたりする度合いを定量的に示す指標であって、実際にチップ内において欠陥の存在によって不良になりうる面積の総和に等しい。

このようなクリティカルエリアの算出方法としては、大きく分けて２つの方法、具体的には図形演算による方法（例えば特許文献１、非特許文献２参照）と、モンテカルロシミュレーションによる方法（例えば特許文献２、特許文献３参照）とが報告されている。

図形演算による方法においては、配線図形を異物の半径分だけ太らせて隣接配線同士が重なる部分をクリティカルエリアとする。

モンテカルロシミュレーションによる方法においては、ランダムな直径を持つ異物を発生させて、該異物が隣接配線同士を接続するならばショートとみなすと共にこのような仮想の異物を多数発生させることにより、全異物のうちショートを起こす異物の割合を算出する。これにより算出された値は、クリティカルエリアをチップ面積によって正規化した値の近似値となる。

また、クリティカルエリア解析結果からＳＲＡＭ（static random access memory ）などの冗長救済歩留まりを算出する方法が開示されている非特許文献３参照）。
特開２００２−１６３３２３号公報特開２００２−１５６４１８号公報特開２００１−３４４３０１号公報 C. H. Stapper（シー・エイチ・スタッパー）、Modeling of Integrated Circuit defect Sensitivities（モデリング・オブ・インテグレイテッド・サーキット・ディフェクト・センシティビィティ）、IBM J. Res. Develop.（ＩＢＭ・ジャーナル・オブ・リサーチ・デベロプメント）、アメリカ、1983年11月、Vol.27、p.549-557 A.G.Allen（Ａ・Ｇ・アラン）他、Efficient Critical Area Estimation for Arbitrary Defect Shapes （エフィシャント・クリティカル・エリア・エスティメーション・フォ・オービトラリ・ディフェクト・シェイプス）、IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems、1997年10月、ｐ.20-28 Jitendra Khare（ジテンドラ・カーレ）、Accurate Estimation of Defect-Related Yield Loss in Reconfigurable VLSI Circuits（アキュレイト・エスティメイション・オブ・ディフェクト・リレイテッド・イールド・ロス・イン・リコンフュギャラブル・ＶＬＳＩ・サーキット）、IEEE JOURNAL OF SOLID-STATE CIRCUITS（IEEE・ジャーナル・オブ・ソリッドステート・サーキット）、アメリカ、1993年２月、Vol.28、p.146-156

以上に述べたような歩留まり予測手法を用いると、半導体製品の歩留まりを正確に予測することができる。しかしながら、クリティカルエリア解析を実施するためには、製品の設計データが必要である。従って、実際の品種設計着手前、例えば採算検討を行う時期又はＳＲＡＭの冗長救済対応条件を決定する時期などにおいても、歩留まり予測を精度よく行う必要があるものの、その時期にはレイアウトデータが完成していないため、前述の方法が使用できないという問題があった。そのため、従来、実際の品種設計着手前には、チップ面積から歩留まり予測を行う方法、又はＳＲＡＭの冗長救済構成を容量により一律に決定する方法等の予測精度の低い方法を活用していた。

本発明は、以上に述べた問題点に鑑みなされたもので、ある半導体デバイス製品の歩留まりを計算するために必要なパラメータであるクリティカルエリアを実際の設計着手前の時点で見積もる方法を提供すること、及びその方法を用いて半導体デバイス実品種の設計着手前に生産段階の所望の時期における歩留まり予測を高精度に行うことを可能にすることを目的とする。

前記の目的を達成するために、本発明に係る歩留まり予測方法のための第１のクリティカルエリア算出方法は、実際の半導体デバイス製品（複数種類の回路要素を含む）の各回路要素の実効クリティカルエリア値が当該回路要素のレイアウトの種類に従って近似した値となること、つまりレイアウトの種類が同じ回路要素の実効クリティカルエリア値が互いに近似した値になることを利用して、回路ＴＥＧ（Test Element Group）又は量産中の既存製品等のクリティカルエリア解析を行うことにより回路要素の種類別又はプロセスの種類別に単位面積当たり又は単位容量当たりの実効クリティカルエリア値を予め求めてデータベース化しておき、それに基づいて対象製品の回路要素別の実効クリティカルエリア値を算出するものである。

具体的には、第１のクリティカルエリア算出方法においては、対象製品の製造に用いられるあるプロセスに対して、回路要素の種類をＳＲＡＭ、ＲＯＭ（read only memory）、ロジック回路、アナログ回路、Ｉ／Ｏ領域及び配線領域等に分類し、それぞれについての単位面積当たり又は単位容量当たりの実効クリティカルエリア値をデータベース化しておく。このとき、ＲＯＭ及びＳＲＡＭなどのメモリセルについては単位容量当たりの実効クリティカルエリア値をデータベース化しておくことが望ましく、ロジック回路、アナログ回路、配線領域及びＩ／Ｏ領域などについては単位面積当たりの実効クリティカルエリア値をデータベース化しておくことが望ましい。

これらの単位面積当たり又は単位容量当たりの実効クリティカルエリア値としては、プロセス開発やデバイス開発の途中であれば、開発・評価用回路ＴＥＧの実際のＧＤＳIIフォーマットデータ（レイアウトデータ）をＥＤＡ（Electronic Design Automation）処理することによって得られた結果などを活用すればよい。

また、既に設計が完了している別の品種（製品）データが存在する場合には、それをＲＯＭ、ＳＲＡＭ、ロジック回路、アナログ回路、Ｉ／Ｏ領域及び配線領域などの回路要素別に分類して各回路要素毎にＥＤＡ処理によりクリティカルエリア解析を行った結果を単位面積当たり又は単位容量当たりの実効クリティカルエリア値として活用すればよい。

以上に述べたように回路要素別の単位面積当たり又は単位容量当たりの実効クリティカルエリア値を予めデータベース化しておくと共に対象製品の回路要素別の面積又は容量を設計着手前に見積もっておくことにより、データベースに格納されている値（回路要素別の単位面積当たり又は単位容量当たりの実効クリティカルエリア値）と、対象製品の回路要素別の面積又は容量に基づいて、対象製品（新規に設計に着手する半導体デバイス品種）の回路要素別の実効クリティカルエリア値を設計完了前に見積もることが可能となる。従って、対象製品の回路要素別の実効クリティカルエリア値を用いて、品種設計着手時点又は設計データが完成する以前に、例えば量産時期における対象製品の歩留まりの予測が可能になる。

また、本発明に係る歩留まり予測方法のための第２のクリティカルエリア算出方法は、ＳＲＡＭなどのメモリセルに生じた不良を救済する回路を含む半導体デバイス製品に対して適用するものである。具体的には、第２のクリティカルエリア算出方法は、ＳＲＡＭなどのメモリの実効クリティカルエリアの平均値又は中央値などを、冗長救済実施可能な単位別にメモリセル部と周辺回路部とに分けて予め算出しておくことを特徴とする。例えばＳＲＡＭの場合にはマクロセル単位に冗長救済を実施する場合が多い。尚、メモリセル部（メモリセルアレイ部）の実効クリティカルエリア値については単位容量当たりの実効クリティカルエリア値を用いることが望ましく、周辺回路部の実効クリティカルエリア値については単位面積当たりの実効クリティカルエリア値を用いることが望ましい。このように得られた実効クリティカルエリア値と歩留まりモデル式とを用いることにより、メモリセルアレイ部に対して例えば各マクロセル別に冗長救済がある場合及びない場合のそれぞれについて歩留まり予測を行うことが可能となる。ここで、周辺回路部の面積については、対応するメモリセル部のビット数、ワード数及びカラム数に基づいて簡便に算出することができる。

以上に述べた本発明に係るクリティカルエリア算出方法を活用して求めた、半導体デバイス実製品のＲＯＭ、ロジック回路、アナログ回路、Ｉ／Ｏ領域及び配線領域などのそれぞれの実効クリティカルエリア値と、ＳＲＡＭにおける冗長救済を実施する単位（例えばマクロセル単位）別の実効クリティカルエリア値と、例えば量産開始時期又は量産数が最も多くなる時期などの冗長メモリ効果を検討したい時期における各レイヤについての工場での計画欠陥密度（計画Ｄ０値）とを用いて、メモリセル冗長救済条件別に所望の時期（例えば量産開始時期）の対象製品の歩留まりを算出してもよい。このようにすると、算出された冗長救済条件別の歩留まり、冗長救済工程を追加することによる検査時間コスト、冗長救済実施のためのコスト、及び対象製品に冗長救済回路を搭載することによるチップ面積又はチップ採数への影響を考慮して、最も有利な冗長救済条件、例えば実際に冗長救済可能とするＳＲＡＭを決定することが可能になる。

また、前述の方法により決定された冗長救済条件、対象製品の回路要素別の実効クリティカルエリア値、及び計画Ｄ０値（例えば量産時期の工程別Ｄ０目標値）を用いて、量産開始時期から所定期間（例えば数年間）の歩留まりを算出し、その結果を採算検討及び量産計画策定等に活用してもよい。

尚、本願において、実効クリティカルエリアは以下のように定義される。すなわち、実際に存在する欠陥（異物）の個数は、異物が大きくなるに従って少なくなる。異物の大きさをｘとして、その密度（単位面積当たりの個数）をｘの関数Ｄ（ｘ）（欠陥分布関数）とすると、経験的にＤ（ｘ）∝ｘ^-p（ｐは定数）となることが知られている。そこで、このＤ（ｘ）と前述のクリティカルエリアＡｃ（異物の大きさｘの関数であるのでＡｃ（ｘ）で表す）との積を取り、ｘの最小値以上の範囲で積分した量を実効クリティカルエリアとする。すなわち、実効クリティカルエリア＝∫Ａｃ（ｘ）・Ｄ（ｘ）ｄｘであり、積分区間はｘ０（ｘの最小値）から無限大までである。また、Ｄ（ｘ）は製造ラインにおいて採取される異物分布情報に含まれる。この実効クリティカルエリアを、例えば１つの配線層のクリティカルエリアとして改めて定義すれば、１つの配線層に関するクリティカルエリアを１つの量で表現することができ、取り扱いが容易になる。

本発明によると、ある半導体デバイス製品の歩留まりを計算するために必要なパラメータであるクリティカルエリア値を実際の設計着手前の時点で見積もることができる。また、そのクリティカルエリア値を活用することにより、半導体デバイス実品種の設計着手前に、所望の時期（例えば量産時期）における対象製品の歩留まり予測を高精度に行うことができる。

（実施形態）
以下、本発明の一実施形態に係るクリティカルエリア算出方法、それを用いた歩留まり算出方法及び冗長救済条件決定方法ついて、メモリセルを有する半導体デバイス品種を例として、図面を参照しながら説明する。

図１は本実施形態の処理フロー図であり、図１１は、図１に示す処理フローを実施する装置の構成の一例を示す図である。図１１に示すように、本実施形態の装置２００は、主制御部（ＣＰＵ：central processing unit ）２０１と、後述する各種データを格納するための記憶装置２０２とから構成されている。主制御部２０１は演算手段として、記憶装置２０２から各種データを読み出し、該読み出されたデータを用いて、後述する本実施形態の各処理（ステップＳ１１〜Ｓ１５等）を実行する。また、主制御部２０１は出力手段として、本実施形態の各処理を実行することにより得られた計算結果を記憶装置２０２に出力する。尚、後述する本実施形態の各処理を行うために主制御部２０１上で実行されるプログラムを記録媒体に記録しておいてもよい。

以下、図１に示す本実施形態の方法について詳述する。

まず、例えば開発・評価用回路ＴＥＧ又は既に設計が完了している別の品種の実際のＧＤＳIIフォーマットデータ（レイアウトデータ）１０１を準備し記憶装置２０２に蓄積する。ここで、可能な限り多数のＴＥＧ又は他品種のレイアウトデータ１０１を準備することが望ましい。図２はレイアウトデータ１０１の一例を示している。

次に、ステップＳ１１において、記憶装置２０２からレイアウトデータ１０１を設計データとして読み出す。

次に、ステップＳ１２において、ステップＳ１１で読み出した設計データを、ＳＲＡＭ、ＲＯＭ、ロジック回路、アナログ回路、Ｉ／Ｏ領域及び配線領域等に分類する。図３は、図２に示す設計データを回路要素別に分類した様子の一例を示している。続いて、回路要素別に分類した各設計データに対してＥＤＡ処理によるクリティカルエリア解析を行う。ここで、クリティカルエリア解析は、従来から広く使用されているモンテカルロ法、ジオメトリ法又はそれらの改良方法などを用いて、実際のレイアウトデータを加工することにより行われる。その結果とプロセス固有の欠陥分布曲線とを用いて、例えばある世代のプロセスにおけるゲートオープンに対する単位面積当たりの実効クリティカルエリア値として、ロジック回路では例えば０．０００５６、アナログ回路では０．００００１、Ｉ／Ｏ領域０．０００００８など、各回路要素の種類に応じた特徴を反映した値が得られる。また、ＯＤ領域（拡散領域）や配線領域についても同様にその回路要素の種類を反映した値が得られる。

ステップＳ１２では、対象製品の歩留まり算出に関係する全てのレイヤについて、回路要素別の実効クリティカルエリア値を求めた後、当該実効クリティカルエリア値を単位面積当たり又は単位容量当たりの値に換算し、その平均値又は中央値などを代表値として、プロセス別（対象製品に応じて使用プロセスが定まる）・回路要素別に記憶装置２０２上のデータベース１０２に格納する。このとき、ＲＯＭ及びＳＲＡＭなどのメモリセルについては単位容量当たりの実効クリティカルエリア値をデータベース化しておくことが望ましく、ロジック回路、アナログ回路、配線領域及びＩ／Ｏ領域などについては単位面積当たりの実効クリティカルエリア値をデータベース化しておくことが望ましい。また、冗長救済が可能なＳＲＡＭ等のメモリについては、冗長救済実施可能な単位（例えばマクロセル単位）別にメモリセル部と周辺回路部とに分けて実効クリティカルエリア値を予め算出しておく。図４は、１６ｋビットＳＲＡＭ構成の一例をメモリセルアレイ部と周辺回路部とに分けて示している。

尚、メモリセルアレイ部については単位容量当たりの実効クリティカルエリア値を算出しておくことが望ましく、周辺回路部については単位面積当たりの実効クリティカルエリア値を算出しておくことが望ましい。図５は、回路要素別に求められた単位面積当たり又は単位容量当たりの実効クリティカルエリア値の例を示している。図５において、ＣＡはクリティカルエリアを表し、ａｒｒａｙはメモリセルアレイ部を表し、ｐｅｒｉｐｈｅｒａｌは周辺回路部を表し、ＯＤは活性領域を表し、ＧＡはゲート電極を表し、Ｍは配線層を表し、ＮＯＤはＮ型ＭＩＳ（Metal Insulator Semiconductor ）トランジスタの活性領域を表し、ＰＯＤはＰ型ＭＩＳトランジスタの活性領域を表し、Ｖはビアを表す。

次に、本実施形態においては、品種（対象製品）設計に着手する前に当該品種の回路要素の種類別の面積又は容量の見積もりを行い、その結果を、品種・メモリ情報１０３として記憶装置２０２に蓄積する。図６は品種・メモリ情報１０３の一例を示している。図６に示すように、対象製品の総面積は２８ｍｍ²であり、ロジック回路面積は１０ｍｍ²であり、アナログ回路面積は２ｍｍ²であり、Ｉ／Ｏ領域面積は８ｍｍ²であり、配線領域面積は５ｍｍ²である。また、ＲＯＭの総容量は２６３９８７２ｂｉｔである。さらに、ＳＲＡＭについては冗長救済効果の検討を行うために全てのＳＲＡＭの構成条件をリストアップする。具体的には、ワード数５１２、ビット数３２、カラム数４のＳＲＡＭ（容量１６３８４ｂｉｔ）が４個であり、ワード数１０２４、ビット数３２、カラム数８のＳＲＡＭ（容量３２７６８ｂｉｔ）が６個である。

次に、ステップＳ１３において、品種・メモリ情報１０３つまり対象製品の回路要素別の面積又は容量と、データベース１０２に格納されている回路要素別の単位面積当たり又は単位容量当たりの実効クリティカルエリア値（対象製品に適用されるプロセスのもの）とを用いて、対象製品（具体的には設計対象の半導体デバイス実品種）の実効クリティカルエリア値を回路要素別・レイヤ別に算出し、算出結果１０４を記憶装置２０２に蓄積する。図７は算出結果１０４の一例を示している。図７において、ＣＡはクリティカルエリアを表し、ａｒｒａｙはメモリセルアレイ部を表し、ｐｅｒｉｐｈｅｒａｌは周辺回路部を表し、ＯＤは活性領域を表し、ＧＡはゲート電極を表し、Ｍは配線層を表し、ＮＯＤはＮ型ＭＩＳトランジスタの活性領域を表し、ＰＯＤはＰ型ＭＩＳトランジスタの活性領域を表し、Ｖはビアを表す。また、図７において、ロジック回路、アナログ回路、配線領域及びＩ／Ｏ領域についてはそれぞれの面積（単位ｍｍ²）を、ＲＯＭについては総容量（単位ｂｉｔ）を、ＳＲＡＭについては個数を、ＳＲＡＭのメモリセルアレイ部については容量（単位ｂｉｔ）を、ＳＲＡＭの周辺回路部については面積を合わせて示している。

次に、ステップＳ１４において、算出結果１０４つまり対象製品の回路要素別・レイヤ別の実効クリティカルエリア値と、予め算出されている対象製品の製造ラインにおける欠陥密度（例えば計画されている量産時期の欠陥密度）及び欠陥分布関数と、例えばポアソンモデルなどの歩留まりモデル式とを用いて、対象製品である半導体デバイスの歩留まりを算出する。

ここで、対象製品がＳＲＡＭ等のメモリであるか又はそれを含む品種であって、メモリセル部と周辺回路部とメモリセル部に生じた不良を救済する冗長救済回路部とを含むメモリセルマクロを有する場合には、ステップＳ１３で対象製品の回路要素別の実効クリティカルエリア値を、少なくともメモリセル部と周辺回路部とに分けて算出し、その結果に基づいて前記メモリセルマクロの歩留まりを冗長救済がある場合及びない場合のそれぞれについて求める。

また、本実施形態においては、拡散工場別・プロセス別の計画欠陥密度の値（Ｄ０）のリストを記憶装置２０２に蓄積しておくと共に、該当品種（対象製品）のテストコスト、チップ採取数又はチップコスト（ウェハ１枚当たりのコストをチップ採取数で除したもの）に関する情報１０６を予め収集して記憶装置２０２に蓄積しておいてもよい。このようにすると、ステップＳ１４において、算出結果１０４つまり対象製品の回路要素別・レイヤ別の実効クリティカルエリア値と、前述の拡散工場別・プロセス別の計画欠陥密度の値（Ｄ０）のリストから選択した対象製品の生産予定工場の計画Ｄ０値１０５と、テストコスト等の情報１０６とを用いて、生産開始時期又はその他の所望の時期における対象製品の歩留まりをメモリセル冗長救済条件別に求めることができる。図８は、対象製品の生産予定工場の計画Ｄ０値１０５の一例を示している。図８において、Ｏｐｅｎｓは配線の断線を表し、Ｓｈｏｒｔｓは配線ショートを表し、Ｃｏｎｔａｃｔｓはコンタクトオープン又はショートを表し、Ｖｉａはビアオープン又はショートを表し、ＯＤは活性領域を表し、ＧＡはゲート電極を表し、Ｍは配線層を表し、ＮＯＤはＮ型ＭＩＳトランジスタの活性領域を表し、ＰＯＤはＰ型ＭＩＳトランジスタの活性領域を表し、Ｖはビアを表す。また、図９は、上述の方法により求められた冗長救済条件別（具体的には冗長救済容量別）の対象製品の歩留まり（冗長救済実施後の歩留まり）の一例を示している。

また、ステップＳ１４において、上述の方法により求められた冗長救済条件別の対象製品の歩留まりと、テストコスト等の情報１０６にそれぞれ含まれる「冗長救済工程を追加することによる検査時間コスト」「冗長救済実施のためのコスト」及び「対象製品に冗長救済回路を搭載することによるチップ面積又はチップ採数への影響」とを合わせて定量的・数値的に評価することによって、最も有利な冗長救済条件、例えば実際に冗長救済可能とするＳＲＡＭを決定することが可能になる。

次に、ステップＳ１５において、ステップＳ１４で決定された冗長救済条件、算出結果１０４つまり対象製品の回路要素別・レイヤ別の実効クリティカルエリア値と、対象製品の生産予定工場の計画Ｄ０値１０５（例えば量産時期の工程別Ｄ０目標値）とを用いて、量産開始時期から所定期間（例えば数年間）の歩留まりを算出し、その結果に基づいて採算検討及び量産計画策定等を行う。図１０は、ステップＳ１５による採算検討結果の一例を示す図である。

以上に説明したように、本実施形態によると、ある半導体デバイス製品の歩留まりを計算するために必要なパラメータであるクリティカルエリア値を実際の設計着手前の時点で見積もることができる。また、そのクリティカルエリア値を活用することにより、半導体デバイス実品種の設計着手前に、所望の時期（例えば量産時期）における対象製品の歩留まり予測を高精度に行うことができる。

本発明は、半導体デバイスの歩留まりを算出する方法に関し、レイアウト設計着手前に歩留まり予測を行い、その予測結果をメモリセル冗長救済条件決定や事業計画策定などに活用できるという効果を奏するので、非常に有用である。

図１は本発明の一実施形態に係るクリティカルエリア算出方法、それを用いた歩留まり算出方法及び冗長救済条件決定方法のフロー図である。図２は本発明の一実施形態に係るクリティカルエリア算出方法に用いるレイアウトデータの一例を示す図である。図３は本発明の一実施形態に係るクリティカルエリア算出方法において設計データを回路要素別に分類した様子の一例を示す図である。図４は１６ｋビットＳＲＡＭの平面構成の一例をメモリセルアレイ部と周辺回路部とに分けて示す図である。図５は本発明の一実施形態に係るクリティカルエリア算出方法において回路要素別に求められた単位面積当たり又は単位容量当たりの実効クリティカルエリア値の例を示す図である。図６は本発明の一実施形態に係るクリティカルエリア算出方法において見積もられた対象製品の回路要素別の面積又は容量の例を示す図である。図７は本発明の一実施形態に係るクリティカルエリア算出方法により得られた対象製品の回路要素別・レイヤ別の実効クリティカルエリア値の例を示す図である。図８は本発明の一実施形態に係る歩留まり算出方法に用いる対象製品の生産予定工場の計画Ｄ０値の一例を示す図である。図９は本発明の一実施形態に係る歩留まり算出方法により得られた冗長救済条件別の対象製品の歩留まりの一例を示す図である。図１０は本発明の一実施形態に係る歩留まり算出方法を用いて採算検討を行った結果の一例を示す図である。図１１は本発明の一実施形態に係るクリティカルエリア算出方法、それを用いた歩留まり算出方法及び冗長救済条件決定方法を実施するための装置の構成の一例を示す図である。

符号の説明

１０１レイアウトデータ
１０２データベース
１０３品種・メモリ情報
１０４算出結果
１０５計画Ｄ０値
１０６テストコスト等情報
２０１主制御部
２０２記憶装置

Claims

予め算出しておいた回路要素別の単位面積当たり又は単位容量当たりの実効クリティカルエリア値と、対象製品の回路要素別の面積又は容量とに基づいて、前記対象製品の回路要素別の実効クリティカルエリア値を求めることを特徴とするクリティカルエリア算出方法。
請求項１に記載のクリティカルエリア算出方法において、
前記回路要素別の単位面積当たり又は単位容量当たりの実効クリティカルエリア値は、回路ＴＥＧ又は他の製品に対してクリティカルエリア解析を行うことにより得られ且つデータベース化されていることを特徴とするクリティカルエリア算出方法。
請求項１又は２に記載のクリティカルエリア算出方法を用いた歩留まり算出方法であって、
前記対象製品の回路要素別の実効クリティカルエリア値と、前記対象製品の製造ラインにおける欠陥密度と、所定の歩留まりモデルとを用いて、前記対象製品の歩留まりを算出することを特徴とする歩留まり算出方法。
請求項３に記載の歩留まり算出方法において、
前記対象製品は、メモリセル部と周辺回路部と前記メモリセル部に生じた不良を救済する冗長救済回路部とを含むメモリセルマクロを有し、
前記対象製品の回路要素別の実効クリティカルエリア値を、少なくとも前記メモリセル部と前記周辺回路部とに分けて算出し、その結果に基づいて前記メモリセルマクロの歩留まりを冗長救済がある場合及びない場合のそれぞれについて求めることを特徴とする歩留まり算出方法。
請求項４に記載の歩留まり算出方法を用いた冗長救済条件決定方法であって、
前記欠陥密度として前記対象製品の量産時期における計画欠陥密度を用いて、前記対象製品の歩留まりを冗長救済条件別に算出し、算出された冗長救済条件別の歩留まり、冗長救済工程を追加することによる検査時間コスト、冗長救済実施のためのコスト、及び前記対象製品に冗長救済回路を搭載することによるチップ面積又はチップ採数への影響を考慮して、冗長救済条件を決定する冗長救済条件決定方法。
請求項５に記載の冗長救済条件決定方法を用いた方法であって、
決定された冗長救済条件、前記対象製品の回路要素別の実効クリティカルエリア値、及び前記計画欠陥密度を用いて、量産開始時期から所定期間の前記対象製品の歩留まりを算出し、その結果に基づいて採算検討及び量産計画策定を行う方法。