JP4642385B2 - 半導体装置の不良解析システムおよび半導体装置の製造方法 - Google Patents
半導体装置の不良解析システムおよび半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4642385B2 JP4642385B2 JP2004168026A JP2004168026A JP4642385B2 JP 4642385 B2 JP4642385 B2 JP 4642385B2 JP 2004168026 A JP2004168026 A JP 2004168026A JP 2004168026 A JP2004168026 A JP 2004168026A JP 4642385 B2 JP4642385 B2 JP 4642385B2
- Authority
- JP
- Japan
- Prior art keywords
- failure
- defect
- fbm
- inference
- analysis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
実施の形態の説明に先立って、半導体ウエハ内のメモリセルに対する電気的特性に関するテストパターンの種類について、フラッシュメモリを例に採って説明する。
図4においては、FBM−AとFBM−Dとを組み合わせて不良原因を推定する場合を表しており、FBM−Aでは、ビット不良およびY方向のライン不良(YL不良)を有し、FBM−Dではビット不良、ブロック不良およびX方向のライン不良(XL不良)を有しているものとする。
<A−1.装置構成>
図5に本発明に係る実施の形態の不良解析システムの基本構成を示す。
図5に示すように、半導体ウエハ内の全てのメモリセルに対する電気的特性に関するテストを行うLSIテスタ10(半導体試験装置)は、ハブ30を介して通信ネットワークNWに接続され、LSIテスタ10で得られたテスト結果は、通信ネットワークNWにハブ30を介して接続されるデータ解析用EWS(Engineering Work Station)20(解析装置)に与えられる。
不良解析にあたっては、データ解析用EWS20においてGUI(Graphical User Interface)を用いて以下の手順で解析条件の設定を行う。
まず、データ解析用EWS20の表示装置(図示せず)のメニュー画面からFBM自動登録の設定画面を開く。図6に当該FBM自動登録の設定画面の一例を示す。
推論ルールの設定に際してはデータ解析用EWS20の表示装置のメニュー画面から推論実行画面を開く。図8に当該推論実行画面の一例を示す。
メモリデバイスの不良原因は、配線どうしの短絡(ショート)か、配線の断線(オープン)に大別され、ショートにおいては、どこの配線間がショートしているか、オープンにおいてはどこの配線がオープンしているかによって不良原因が細分化され、名称が付される。従って、推論項目においては細分化されたショートおよびオープンの名称を入力する。
カテゴリとは、FBM以外の方法で不良チップを分類した場合の総称でありこの分類結果とFBMを用いての不良解析結果とを組み合わせることで不良原因の推定精度をさらに高めることができる。
先に説明したように、FBM上での不良の形状に基づく分類である不良モードには、ブロック不良、ライン不良、ビット不良などがあり、図9に示す推論ルール設定画面では、ポップアップ操作(図中の矢印マークで表示されるボタンをクリック)によりポップアップ画面を開き、当該ポップアップ画面上で不良モードを選択する。図10に不良モード設定のポップアップ画面の一例を示す。
不良数とは照合エリアに含まれる不良モードの個数であり、個数を規定する場合には所定の形式に従って設定を行う。例えば、図9ではテストナンバー15のFBMにおいて不良原因をWオープンと推定する条件としては、ビット不良において照合エリア内の不良数Nが50<N<100の範囲にあることが条件とされている。
以上説明した、推論項目、カテゴリ、不良モードおよび不良数の設定が終わると、次に、各テストナンバーのFBMどうしを照合するための、照合基準となる不良モードを選択する。
まずトレランスについて図17(A)〜図17(C)を用いて説明する。不良が電気的(回路的)な影響を与える物理的な領域の大きさは不良原因によって異なる。
次に、図16の説明に戻り、トレランスの設定手順について説明する。
図16に示すトレランス設定画面を開くと、照合基準となるFBMの不良モードについて、当該不良が電気的な影響を与える物理的な領域のエリアが表示される(図示せず)。この表示は、トレランス設定画面の所定位置において、ビット数あるいは、ビット数を物理的な長さに換算した数値、例えばμmを単位とする数値で表され、この数値を参照して設定すべきトレランスを設定する。
推論ルール設定が完了したら、保存ボタン95をクリックして設定内容を保存し、推論ルール設定画面を閉じる。なお、設定内容に不備がある場合は保存が完了しないように構成すれば、設定ミスを防止できる。
次に、推論動作について図19〜図23を用いて説明する。
図19は推論動作を示すフローチャートである。先に説明したように、図8に示した推論実行画面において、推論ルールまでの設定を完了し推論ボタン82をクリックして推論を開始すると、まず、図19に示すステップS1において、例えば図9に示した推論ルール設定画面にて設定した推論項目の中から何れか1つが選択される。基本的には、設定の順に選択するように構成しておけば良い。
以上説明した実施の形態に係る不良解析システムにおいては、複数のテストパターンによるテスト結果としての複数のFBMの情報を使用し、複数のテスト結果の組み合わせに対する不良原因を、不良解析の専門家の経験やデータベースに基づいて、予め推論ルールとして設定し、当該推論ルールに合致する不良モードを自動的に探し出すことで不良原因を推定するので、単一のテストパターンによるテスト結果に基づいて、作業者が不良原因を推定していた従来の不良解析に比べて遙かに高い精度で不良原因を推定することができる。
以上説明した実施の形態においては、推論ルールとしては図9に示したように、FBMによる不良の分類に加えて、カテゴリによる不良チップの分類も、推論ルールに加える例を示したが、さらに、異物の物理的な位置を特定する検査である異物検査やパターン欠陥の位置を調査するパターン欠陥検査、また発光解析やOBIC(Optical Beam Induced Current)解析等の故障診断技術によって不良箇所を位置同定した結果を推論のための情報として用いるようにしても良い。
以上説明した実施の形態においては、推論ルールに基づいて、特定のFBMや、発光解析結果およびパターン欠陥検査結果を照合基準として使用し、これらと他のFBMや発光解析結果およびパターン欠陥検査結果とを照合して不良原因を推定していた。
以上説明した不良解析システムにおいて不良原因を推論し、当該推論に基づいて物理解析を行い、不良原因を特定した場合には、その情報をウエハプロセスにフィードバックして不良の発生を防止することが不良解析の最終的な目的である。
Claims (7)
- ウエハ上にマトリックス状に配設された複数のメモリセルに対して電気的特性の試験を行う半導体試験装置と、
前記半導体試験装置に通信ネットワークを通じて接続される解析装置とを備え、
前記半導体試験装置は、
前記複数のメモリセルに対して複数のテストパターンでテストを施して、電気的特性が不良の不良メモリセルを不良ビットとし、前記メモリセルの配置に合わせてマッピングしたフェイルビットマップを前記複数のテストパターンごとに作成し、
前記解析装置は、
前記半導体試験装置から、前記複数のテストパターンのそれぞれに対応する複数のフェイルビットマップを取得し、前記半導体試験装置から取得した前記複数のフェイルビットマップに対して所定の処理を行って、複数の処理済みフェイルビットマップを作成し、
前記複数の処理済みフェイルビットマップのそれぞれの同一の領域に存在する不良モードの組み合わせに基づいて不良原因を推論する機能を有し、
前記複数の処理済みフェイルビットマップごとの前記不良モードの組み合わせと、該組み合わせに対して想定される前記不良原因とを推論ルールとして予め規定し、
前記複数の処理済みフェイルビットマップのうち1つにおける所定領域の前記不良モードを照合基準とし、他のフェイルビットマップの前記所定領域に対応する対応領域の前記不良モードを認識し、前記所定領域および前記対応領域における前記不良モードの組み合わせが前記推論ルールを満たす場合には、前記推論ルールに設定された前記不良原因を推論結果として出力する、半導体装置の不良解析システム。 - 前記複数の処理済みフェイルビットマップには、
前記複数のフェイルビットマップに対して演算処理を施して得たものと、
演算処理を施さず、前記半導体試験装置から取得したままのものとを含む、請求項1記載の半導体装置の不良解析システム。 - 前記解析装置は、
前記演算処理のうち、フェイルビットマップどうしの重ね合わせ演算を行った場合には、重ね合わせたフェイルビットマップごとに、不良ビットの色を変えて表示装置に表示する、請求項2記載の半導体装置の不良解析システム。 - 前記解析装置は、
前記推論結果を出力した前記不良モードについてはウエハマップ上に表示する、請求項1記載の半導体装置の不良解析システム。 - 前記解析装置は、
異物検査により特定された異物の物理的な位置に関する情報、
パターン欠陥検査により特定されたパターン欠陥の位置に関する情報、
および発光解析あるいはOBIC解析により特定された不良位置の情報をさらに受け、
前記異物の物理的な位置に関する情報、前記パターン欠陥の位置に関する情報および前記不良位置の情報のうち少なくとも1つについて、前記不良モードの組み合わせと併用して前記推論ルールを規定する、請求項1記載の半導体装置の不良解析システム。 - 前記複数の処理済みフェイルビットマップ、
前記異物の物理的な位置に関する情報、
前記パターン欠陥の位置に関する情報、
および前記不良位置の情報に基づいて総当たりで複数の組み合わせを設定し、その中から最も発生頻度の高い組み合わせを抽出することで前記推論ルールを規定する、請求項5記載の半導体装置の不良解析システム。 - 請求項1記載の半導体装置の不良解析システムから前記推論結果として出力される前記不良原因についての情報に基づいて物理解析を行い、該物理解析によって得た原因情報をウエハプロセスにフィードバックする、半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004168026A JP4642385B2 (ja) | 2004-06-07 | 2004-06-07 | 半導体装置の不良解析システムおよび半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004168026A JP4642385B2 (ja) | 2004-06-07 | 2004-06-07 | 半導体装置の不良解析システムおよび半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005346596A JP2005346596A (ja) | 2005-12-15 |
JP4642385B2 true JP4642385B2 (ja) | 2011-03-02 |
Family
ID=35498885
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004168026A Expired - Fee Related JP4642385B2 (ja) | 2004-06-07 | 2004-06-07 | 半導体装置の不良解析システムおよび半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4642385B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4855464B2 (ja) * | 2006-04-25 | 2012-01-18 | シャープ株式会社 | 不良原因設備特定システム |
US7765444B2 (en) | 2006-11-06 | 2010-07-27 | Nec Electronics Corporation | Failure diagnosis for logic circuits |
JP5266790B2 (ja) * | 2008-02-26 | 2013-08-21 | 富士通セミコンダクター株式会社 | 不良解析方法、不良解析プログラム及び不良解析装置 |
JP5303172B2 (ja) * | 2008-03-28 | 2013-10-02 | Necパーソナルコンピュータ株式会社 | 情報処理装置、ファイル制御システム、制御方法及びプログラム |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000260844A (ja) * | 1999-03-04 | 2000-09-22 | Toshiba Corp | 半導体不良解析システムおよび方法 |
JP2001250397A (ja) * | 1999-12-27 | 2001-09-14 | Mitsubishi Electric Corp | 不良解析方法、縮退閾値の導出方法および記録媒体 |
JP2002134569A (ja) * | 2000-10-23 | 2002-05-10 | Mitsubishi Electric Corp | テストデータ解析装置、テストデータ解析方法および記録媒体 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3588531B2 (ja) * | 1997-03-24 | 2004-11-10 | 株式会社ルネサステクノロジ | 不良解析装置 |
JP3973753B2 (ja) * | 1998-04-06 | 2007-09-12 | 株式会社東芝 | 半導体不良解析方法および装置並びに半導体不良解析プログラムを記録した記録媒体 |
-
2004
- 2004-06-07 JP JP2004168026A patent/JP4642385B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000260844A (ja) * | 1999-03-04 | 2000-09-22 | Toshiba Corp | 半導体不良解析システムおよび方法 |
JP2001250397A (ja) * | 1999-12-27 | 2001-09-14 | Mitsubishi Electric Corp | 不良解析方法、縮退閾値の導出方法および記録媒体 |
JP2002134569A (ja) * | 2000-10-23 | 2002-05-10 | Mitsubishi Electric Corp | テストデータ解析装置、テストデータ解析方法および記録媒体 |
Also Published As
Publication number | Publication date |
---|---|
JP2005346596A (ja) | 2005-12-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20210231584A1 (en) | Smart defect calibration system in semiconductor wafer manufacturing | |
JP4562713B2 (ja) | 論理回路における多重故障の故障箇所推定システム、故障箇所推定方法および故障箇所推定用プログラム | |
KR100191792B1 (ko) | 반도체 웨이퍼의 불량해석장치 및 불량해석방법 | |
US7760929B2 (en) | Grouping systematic defects with feedback from electrical inspection | |
US6826735B2 (en) | Inspection data analysis program, defect inspection apparatus, defect inspection system and method for semiconductor device | |
US7681159B2 (en) | System and method for detecting defects in a semiconductor during manufacturing thereof | |
US7739065B1 (en) | Inspection plan optimization based on layout attributes and process variance | |
JP6080379B2 (ja) | 半導体欠陥分類装置及び半導体欠陥分類装置用のプログラム | |
Keim et al. | A rapid yield learning flow based on production integrated layout-aware diagnosis | |
JP2002530659A (ja) | 論理集積回路の論理機能試験データを物理的表現にマッピングするためのic試験ソフトウェア・システム | |
DE112021000600T5 (de) | Fortschrittlicher inline part average test | |
TWI617816B (zh) | 晶圓的可適性電性測試 | |
US20130016895A1 (en) | Method and system for defect-bitmap-fail patterns matching analysis including peripheral defects | |
JPH11111796A (ja) | 不良解析方法及びその装置 | |
JP7354421B2 (ja) | エラー要因の推定装置及び推定方法 | |
JP4190748B2 (ja) | 半導体不良解析用のcadツール及び半導体不良解析方法 | |
JP4642385B2 (ja) | 半導体装置の不良解析システムおよび半導体装置の製造方法 | |
CN115428134A (zh) | 基于gis的空间晶圆图生成方法、利用其的晶圆测试结果提供方法 | |
CN108073674B (zh) | 集成电路芯片中的系统缺陷的故障标识数据库的早期开发 | |
JP4936367B2 (ja) | 回路設計プログラム及び回路設計システム | |
KR100363638B1 (ko) | 불량 해석 시스템, 치명 불량 추출 방법 및 기록 매체 | |
US11288435B1 (en) | Failure analysis apparatus, computer readable recording medium and failure analysis method | |
JP4868727B2 (ja) | 自動検査レシピ作成装置及び作成方法 | |
JP2003315415A (ja) | 半導体デバイス解析システム | |
JP2009302403A (ja) | 半導体装置の不良解析方法及び半導体装置の不良解析システム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070604 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091211 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100524 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100922 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100928 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101109 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101130 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101201 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131210 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |