JP2005346596A - 半導体装置の不良解析システムおよび半導体装置の製造方法 - Google Patents

Abstract

【課題】不良原因の推定精度を向上させた半導体装置の不良解析システムを提供するとともに、当該システムを用いた半導体装置の製造方法を提供する。
【解決手段】ＦＢＭ−ＡとＦＢＭ−Ｄとの比較においては、同じ領域どうしを比較するものとし、ＦＢＭ−Ａのビット不良が発生している領域に対応するＦＢＭ−Ｄの領域は不良ビットが存在せず、パス領域となっている。この場合、不良原因としては原因１が推定される。ＦＢＭ−Ａではパス領域となっている領域に対応するＦＢＭ−Ｄの領域ではビット不良が存在しており、この場合、不良原因としては原因２が推定される。また、ＦＢＭ−ＡではＹＬ不良となっている４つの領域が存在するが、対応するＦＢＭ−Ｄでは、それぞれパス領域、ビット不良、ＸＬ不良、ブロック不良を有しており、それぞれの組み合わせで、不良原因として原因３〜６が推定される。
【選択図】図４

Description

本発明は半導体装置の不良解析システムおよび当該システムを用いた半導体装置の製造方法に関し、特に、複数のメモリセルを有する半導体装置のウエハ上での不良解析のためのシステムおよび、当該システムを用いた半導体装置の製造方法に関する。

複数のメモリセル（一般にマトリックス状に配置されている）を有する半導体装置（メモリデバイス）の不良解析をウエハ上で行う方法として、テスタ（「ＬＳＩテスタ」と呼称）を用いる方法が知られている。この方法は、ウエハ内の全てのメモリセルに対して電気的特性に関するテストを行い、その結果として検出された不良メモリセルの位置座標を、行方向に沿ったＸ座標および列方向に沿ったＹ座標で規定される座標領域内にビットマップ（一般にフェイルビットマップ：ＦＢＭと呼称）の形式で表示し、このＦＢＭの不良パターンから不良原因を推定するものである。

通常、ＦＢＭを用いて不良原因を推定するためには、まず不良形状を認識（特定）し、その形状からブロック不良、ライン不良、ビット不良等に分類する処理を行っている。この形状の相違に基づく不良の種類の分類を不良モードと呼称する。

ここで、ブロック不良とは、ワード線やビット線以外の信号線であって、複数のメモリセルに共通する信号線に異常があった場合に主として発生し、当該信号線に共通に接続されるメモリセルが不良となり、不良ビットが密集した形状を呈する。

ライン不良とは、ワード線あるいはビット線に異常があった場合に主として発生し、ワード線あるいはビット線に接続される一連のメモリセルが不良となり、不良ビットが列方向あるいは行方向に並んだ形状を呈する。

また、ビット不良は個々のメモリセルに異常がある場合に発生し、不良ビットが点在する形状を呈する。

従来は、上記電気的特性に関するテストとしては１種類のテストパターンを使用し、それによって得られたＦＢＭに基づいて作業者が不良形状を認識して不良原因を推定していた。

例えば、特許文献１には取得したＦＢＭに対してデータ圧縮した第２の不良マップを生成し、第２の不良マップに基づいて不良モードを認識することで、解析対象のデータ数を減らすことが開示されている。

特開平１１−１１１７９６号公報（図２）

上述したように、従来は１種類のテストパターンに基づいて不良形状を認識していたが、テストパターンを変えることで、同一の不良原因であっても異なる不良形状が得られる場合もあり、また、不良として発現しない場合もあって、１種類のテストパターンに基づくＦＢＭの情報では、不良原因の推定精度が低いという問題があった。

本発明は上記のような問題点を解消するためになされたもので、不良原因の推定精度を向上させた半導体装置の不良解析システムを提供するとともに、当該システムを用いた半導体装置の製造方法を提供することを目的とする。

本発明に係る請求項１記載の半導体装置の不良解析システムは、ウエハ上にマトリックス状に配設された複数のメモリセルに対して電気的特性の試験を行う半導体試験装置と、前記半導体試験装置に通信ネットワークを通じて接続される解析装置とを備え、前記半導体試験装置は、前記複数のメモリセルに対して複数のテストパターンでテストを施して、電気的特性が不良の不良メモリセルを不良ビットとし、前記メモリセルの配置に合わせてマッピングしたフェイルビットマップを前記複数のテストパターンごとに作成し、前記解析装置は、前記半導体試験装置から、前記複数のテストパターンのそれぞれに対応する複数のフェイルビットマップを取得し、前記複数のフェイルビットマップの情報に基づいて不良原因を推論する。

本発明に係る請求項１０記載の半導体装置の製造方法は、不良解析システムから前記推論結果として出力される前記不良原因についての情報に基づいて物理解析を行い、該物理解析によって得た原因情報をウエハプロセスにフィードバックする。

本発明に係る請求項１記載の半導体装置の不良解析システムによれば、解析装置が半導体試験装置から、複数のテストパターンのそれぞれに対応する複数のフェイルビットマップを取得し、複数のフェイルビットマップの情報に基づいて不良原因を推論するので、単一のテストパターンによるテスト結果に基づいて、不良原因を推定する場合に比べて遙かに高い精度で不良原因を推定することができる。

本発明に係る請求項１０記載の半導体装置の製造方法によれば、高い精度で推定された不良原因の情報に基づいて物理解析を行い、該物理解析によって得た原因情報がウエハプロセスに与えられることになるので、物理解析に費やす時間を削減することができ、結果的に不良対策を速やかに行うことが可能となる。

＜序論＞
実施の形態の説明に先立って、半導体ウエハ内のメモリセルに対する電気的特性に関するテストパターンの種類について、フラッシュメモリを例に採って説明する。

フラッシュメモリはメモリセルのしきい値電圧Ｖｔｈを制御することで記憶動作を実行している。ここで、しきい値電圧Ｖｔｈに対する状態"０"のメモリセルの分布および状態"１"のメモリセルの分布を図１に示す。

図１においては横軸にはしきい値電圧Ｖｔｈを、縦軸にはメモリセルの個数をビット数として表す。

図１に示すように、状態"０"は状態"１"よりもしきい値電圧Ｖｔｈが高くなっているが、一般的には状態"０"が書き込み状態であり、状態"１"が消去状態である。なお、各状態においてメモリセルのしきい値電圧が分布を有しているが、これはメモリセルの個体差に起因するものであり、それぞれの分布のピークに対応する電圧を代表電圧とする。

そして、フラッシュメモリの読み出し動作においては、ワード線の電圧を、それぞれの分布の代表電圧の間の電圧に設定し、これを読み出し電圧Ｖｘとする。

従って、所定のセルのワード線に読み出し電圧Ｖｘを与えた場合に、ビット線に電流が流れれば当該セルは状態"１"、すなわち消去状態であり、電流が流れなければ状態"０"、すなわち書き込み状態であると言うことになる。

図１に示した分布は正常に動作するメモリセルについてのものであったが、不良セル、すなわち不良ビットについては上記分布とは異なる分布となる。その一例を図２に示す。

図２においては、全メモリセルを書き込み状態"０"にした場合の正常なメモリセルの分布を示すとともに、当該分布より電圧の低い方向に外れた不良セルの分布を不良ビットＡおよびＢの分布として示す。

図２に示すように、不良ビットＢは、不良ビットＡよりもしきい値電圧Ｖｔｈが高くなっており、不良ビットＡの分布と不良ビットＢの分布のそれぞれの代表電圧の間に読み出し電圧Ｖａを設定し、不良ビットＢの分布と状態"０"のメモリセルの分布のそれぞれの代表電圧の間に読み出し電圧Ｖｂを設定する。なお、このようにしきい値電圧Ｖｔｈが明確に異なる場合には、それぞれ不良原因が異なっていることが考えられる。

ここで、状態"０"を期待してＦＢＭを取得する場合、所定のワード線電圧の印加によって電流が流れるメモリセル（ビット）を不良ビットとし、電流が流れないビットをパスビットとしてマップを作成する。

図２の例においては、読み出し電圧Ｖａを印加した場合、不良ビットＡについては電流が流れるが、不良ビットＢについては電流が流れずパスビットとして扱われる。

また、読み出し電圧Ｖｂを印加した場合、不良ビットＡおよびＢに電流が流れ、不良ビットとして認識される。

このように、不良ビットが存在する場合、１種類の読み出し電圧を使用するだけでは、不良ビットＡと不良ビットＢとを識別することはできないが、上述したように２種類の読み出し電圧を使用してそれぞれＦＢＭを取得し、演算により後者から前者を差し引くと不良ビットＢのみのＦＢＭを得ることができ、不良原因の絞り込みに有効である。なお、不良ビットＡのみのＦＢＭをＦＢＭ−Ａとし、不良ビットＢのみのＦＢＭをＦＢＭ−Ｂとする。

また、図３には、全メモリセルを消去状態"１"にした場合の正常なメモリセルの分布を示すとともに、当該分布より電圧の高い方向に外れた不良セルの分布を不良ビットＣおよびＤの分布として示す。

図３に示すように、不良ビットＤは、不良ビットＣよりもしきい値電圧Ｖｔｈが高くなっており、不良ビットＣの分布と不良ビットＤの分布のそれぞれの代表電圧の間に読み出し電圧Ｖｄを設定し、不良ビットＣの分布と状態"１"のメモリセルの分布のそれぞれの代表電圧の間に読み出し電圧Ｖｃを設定する。

ここで、状態"１"を期待してＦＢＭを取得する場合、所定のワード線電圧の印加によって電流が流れないメモリセル（ビット）を不良ビットとし、電流が流れるビットをパスビットとしてマップを作成する。

図３の例においては、読み出し電圧Ｖｄを印加した場合、不良ビットＤについては電流が流れないが、不良ビットＣについては電流が流れてパスビットとして扱われる。

また、読み出し電圧Ｖｃを印加した場合、不良ビットＣおよびＤに電流が流れず、不良ビットとして認識される。

この場合も、上記２種類の読み出し電圧を使用してそれぞれＦＢＭを取得し、演算により後者から前者を差し引くと不良ビットＣのみのＦＢＭを得ることができ、不良原因の絞り込みに有効である。なお、不良ビットＣのみのＦＢＭをＦＢＭ−Ｃとし、不良ビットＤのみのＦＢＭをＦＢＭ−Ｄとする。

このように、どのような状態を作るのか、また、どのような読み出し電圧を設定するのか、状態"０"を期待するのか状態"１"を期待するのかなど、複数のテストパターンを種々の組み合わせることで種々の情報を得ることができる。

そして、複数のテストパターンによるテスト結果の特定の組み合わせに対して、不良原因を特定できた場合には、その対応関係を利用して不良原因を推定でき、その推定精度は高いものとなる。

図４にＦＢＭ上に現れる不良形状と、不良原因との関係を表にまとめて例示する。
図４においては、ＦＢＭ−ＡとＦＢＭ−Ｄとを組み合わせて不良原因を推定する場合を表しており、ＦＢＭ−Ａでは、ビット不良およびＹ方向のライン不良（ＹＬ不良）を有し、ＦＢＭ−Ｄではビット不良、ブロック不良およびＸ方向のライン不良（ＸＬ不良）を有しているものとする。

ここで、ＦＢＭ−ＡとＦＢＭ−Ｄとの比較においては、同じ領域どうしを比較するものとし、例えば、ＦＢＭ−Ａのビット不良が発生している領域に対応するＦＢＭ−Ｄの領域は不良ビットが存在せず、パス領域となっている。この場合、不良原因としては原因１が推定される。

同様に、ＦＢＭ−Ａではパス領域となっている領域に対応するＦＢＭ−Ｄの領域ではビット不良が存在しており、この場合、不良原因としては原因２が推定される。

また、ＦＢＭ−ＡではＹＬ不良となっている４つの領域が存在するが、対応するＦＢＭ−Ｄでは、それぞれパス領域、ビット不良、ＸＬ不良、ブロック不良を有しており、それぞれの組み合わせで、不良原因として原因３〜６が推定される。

以上説明したように、本発明は、複数のテストパターンによるテスト結果としての複数のＦＢＭの情報を使用し、各ＦＢＭの同一領域に存在する不良モードの組み合わせに基づいて不良原因を推定するという技術思想に基づいてなされている。

以下、本発明に係る実施の形態において当該技術思想を実現するための具体例について説明する。

＜Ａ．実施の形態＞
＜Ａ−１．装置構成＞
図５に本発明に係る実施の形態の不良解析システムの基本構成を示す。
図５に示すように、半導体ウエハ内の全てのメモリセルに対する電気的特性に関するテストを行うＬＳＩテスタ１０（半導体試験装置）は、ハブ３０を介して通信ネットワークＮＷに接続され、ＬＳＩテスタ１０で得られたテスト結果は、通信ネットワークＮＷにハブ３０を介して接続されるデータ解析用ＥＷＳ（Engineering Work Station）２０（解析装置）に与えられる。

データ解析用ＥＷＳ２０は、ＬＳＩテスタ１０でのテスト結果を処理するための装置であり、本発明に係る不良解析動作はこの装置において実行される。

＜Ａ−２．解析条件の設定＞
不良解析にあたっては、データ解析用ＥＷＳ２０においてＧＵＩ（Graphical User Interface）を用いて以下の手順で解析条件の設定を行う。

＜Ａ−２−１．ＦＢＭ自動登録＞
まず、データ解析用ＥＷＳ２０の表示装置（図示せず）のメニュー画面からＦＢＭ自動登録の設定画面を開く。図６に当該ＦＢＭ自動登録の設定画面の一例を示す。

図６には、テスト結果が格納されているＬＳＩテスタ１０（図５）内のディレクトリが、テストパターン名に対応するよう表示されており、その中から登録対象となるディレクトリのパスを選択する。なお、図６ではテストパターンＡ、Ｂ、Ｃ、Ｄによって取得されたＦＢＭが、登録対象Ａ、Ｂ、Ｃ、Ｄとして表示されている。

次に、テスト対象となっている製品の種類（品種）を、プルダウン操作によって選択（図中の逆三角で表示されるボタンをクリックして表示される品種の一覧から選択）して設定する。

そして、選択した登録対象Ａ、Ｂ、Ｃ、Ｄに施す処理を登録内容の設定欄において設定するが、既に登録されている処理を採用する場合は、プルダウン操作によって選択（図中の逆三角で表示されるボタンをクリックして表示される処理の一覧から選択）して設定する。なお、新たな処理を登録するような場合には、登録内容設定ボタン６１をクリックして登録内容設定画面を開いて登録を行う。図７に当該登録内容設定画面の一例を示す。

図７に示すように、登録内容設定画面は、登録ナンバーの設定欄、演算子の設定欄、演算対象１となるＦＢＭの設定欄、演算対象２となるＦＢＭの設定欄、テストナンバーの設定欄およびファイル欄を有しており、登録ナンバー順に、演算子、演算対象ＦＢＭ、テストナンバーを設定する。

図７に従って説明すると、登録ナンバー１の処理においては演算は行わず、演算対象１の設定欄においてＦＢＭ−Ａを設定している。なお、ＦＢＭ−Ａの設定は、プルダウン操作によって選択（図中の逆三角で表示されるボタンをクリックして表示されるＦＢＭの一覧から選択）して設定する。そして、この登録ナンバー１の処理を施して得られたＦＢＭ（処理済みＦＢＭ）をテストナンバー１０とし、データベースに登録するという意味でファイル欄にチェックマークを入れる。なお、ファイル欄にはデフォルトでチェックマークが記入されており、データベースに登録する必要がない場合にはチェックマークを削除するようにすれば良い。

登録ナンバー２の処理においては、プルダウン操作によって演算子としてＮＯＴを選択（図中の逆三角で表示されるボタンをクリックして表示される演算子の一覧から選択）して設定する。なお、演算子としては、ＡＮＤ、ＯＲ、ＸＯＲ、ＮＡＮＤ、ＮＯＲ、ＳＵＢ（引き算）、ＮＯＴ（反転）などが準備されている。そして、演算対象１の設定欄においてＦＢＭ−Ｂを設定する。ＮＯＴ演算は、ＦＢＭの表示を反転させる演算であり、ＦＢＭ−Ｂにおいて不良ビットとされたビットがパスビットとなり、パスビットとされたビットが不良ビットとなる。そして、この処理を施して得られたＦＢＭ（処理済みＦＢＭ）をテストナンバー１５とし、ファイル欄にチェックマークを入れる。

登録ナンバー３の処理においては、演算子としてＯＲを設定し、演算対象１の設定欄においてＦＢＭ−Ａを設定するとともに、登録ナンバー２の処理を施した結果のＦＢＭのデータを演算対象２の設定欄において設定する。すなわち、登録ナンバー２の処理では、ＦＢＭ−Ｂの表示が反転しており、このデータとＦＢＭ−ＡのデータとのＯＲ演算を行うのが登録ナンバー３の処理である。この処理を施して得られたＦＢＭ（処理済みＦＢＭ）をテストナンバー２０とし、ファイル欄にチェックマークを入れる。

このように、テスト結果のデータだけでなく、テスト結果のデータに所定の演算処理を施した処理済みデータについても演算対象とすることで、複数の演算子が介入する複雑な演算を行うことが可能となる。

登録ナンバー４の処理においては、演算子としてＮＯＴを選択して設定し、演算対象１の設定欄においてＦＢＭ−Ｄを設定する。なお、この処理を施して得られたＦＢＭ（処理済みＦＢＭ）については、データをデータベースに登録しないので、テストナンバーを設定せず、ファイル欄にはチェックマークを入れない。

このように、データベースに登録するデータを厳選することで、記憶容量に限りがあるデータサーバーを有効に活用することができる。

登録ナンバー５の処理においては、演算子としてＯＲを設定し、登録ナンバー４の処理を施した結果のＦＢＭのデータを演算対象１の設定欄において設定するとともに、演算対象２の設定欄においてＦＢＭ−Ｄを設定する。この処理を施して得られたＦＢＭ（処理済みＦＢＭ）をテストナンバー２５とし、ファイル欄にチェックマークを入れる。

所望の処理について設定が完了すると、保存ボタン７１をクリックして保存を行う。なお、設定内容に不備がある場合は保存が完了しないように構成すれば、設定ミスを防止できる。また、以前に登録した内容を編集する場合は、読み出しボタン７２をクリックしてロードすれば良い。

ここで、設定した登録内容には関連するもの一纏めにして名称を付与する。この名称は、例えば図６に示すＦＢＭ自動登録の設定画面の登録内容の設定欄で使用され、プルダウン操作（図中の逆三角で表示されるボタンをクリック）により設定済みの登録内容に付された名称の一覧が表示され、その中から適宜選択することになる。

ここで、再び図６の説明に戻る。登録内容の設定に続いて、推論ルールの設定を行う。 推論ルールは、登録されたテストナンバーの処理を施された結果として得られるＦＢＭを複数組み合わせて不良原因を推定するために設定されるルールであり、登録されたテストナンバーごとに、不良モードおよび不良数を設定する構成となっている。なお、推論ルールの具体的な設定例については後に説明する。

なお、図６に示すＦＢＭ自動登録の設定画面では、推論ルールの設定は行わず、ＦＢＭの登録だけを行うことも可能であり、推論ルールの設定を行わない場合は、推論ルールの設定欄を空欄にしておけば良い。

そして、テスト対象のロット識別番号（ロットＩＤ）およびウエハ識別番号（ウエハＩＤ）を、それぞれロットＩＤおよびウエハＩＤの設定欄に入力し、登録ボタン６２をクリックすることで登録が完了する。

以上説明した手順を経ることで、不良原因の推定に必要な複数のＦＢＭ（所定の演算処理を施された結果として得られるＦＢＭを含む）を自動的にデータ解析用ＥＷＳ２０に登録することができ、次回からは、図６に示す登録内容の項目においてプルダウン操作によって読み出すことができる。

＜Ａ−２−２．推論ルールの設定＞
推論ルールの設定に際してはデータ解析用ＥＷＳ２０の表示装置のメニュー画面から推論実行画面を開く。図８に当該推論実行画面の一例を示す。

図８には、テスト対象となっている製品の品種、ロットＩＤ、ウエハＩＤおよび推論ルールの設定欄が存在し、まず、品種、ロットＩＤ、ウエハＩＤを入力する。

そして、既に設定されている推論ルールを使用する場合は推論ルールの設定欄に当該推論ルールを入力するが、新たな推論ルールを設定する場合には、推論ルール設定ボタン８１をクリックして推論ルール設定画面を開く。図９に当該推論ルール設定画面の一例を示す。

図９に示すように、推論ルール設定画面においては推論項目の設定欄、カテゴリの設定欄、登録したテストナンバーごとに設定する不良モードおよび不良数の設定欄を有している。なお、推論ルール設定画面は、５行５列としているが、行および列を追加する場合は、それぞれ行追加ボタン９２および列追加ボタン９３をクリックして追加することができる。以下、各設定項目について説明する。

＜推論項目＞
メモリデバイスの不良原因は、配線どうしの短絡（ショート）か、配線の断線（オープン）に大別され、ショートにおいては、どこの配線間がショートしているか、オープンにおいてはどこの配線がオープンしているかによって不良原因が細分化され、名称が付される。従って、推論項目においては細分化されたショートおよびオープンの名称を入力する。

なお、名称の付け方は任意であるので、図９においては、Ｘショート、Ｙショート、ＺショートおよびＷオープンとしている。

＜カテゴリ＞
カテゴリとは、ＦＢＭ以外の方法で不良チップを分類した場合の総称でありこの分類結果とＦＢＭを用いての不良解析結果とを組み合わせることで不良原因の推定精度をさらに高めることができる。

カテゴリの例としては、例えばウエハプロセスが完了した後に、ウエハ状態でチップのデバイス特性をテストするウエハテスト（ＷＴと略記）によって得られる情報がある。

ウエハテストでは種々のテストを順に行って、チップごとに正常（パス）および不良（フェイル）を判定するが、ここでは不良の種類の分類をカテゴリＡと呼称する。

カテゴリＡは、例えば、消去動作のテストでフェイルとされたチップを消去不良Ａ１、動作状態αで電流がスペック以上に流れたチップをα電流不良Ａ２、動作状態βで電流がスペック以上に流れたチップをβ電流不良Ａ３として分類する。

また、ウエハテストで動作状態αで流れる電流値のデータを取得している場合には、電流値の範囲によってチップを分類することができる。この分類をカテゴリＢと呼称する。

カテゴリＢは、例えば、電流値が０〜１００μＡ未満の範囲にあるチップをＢ１、電流値が１００〜２００μＡ未満の範囲にあるチップをＢ２、電流値が２００〜３００μＡ未満の範囲にあるチップをＢ３として分類する。

同様に、ウエハテストで動作状態βで流れる電流値のデータを取得している場合には、電流値の範囲によってチップを分類することができる。この分類をカテゴリＣと呼称する。

カテゴリＣは、例えば、電流値が０〜１ｍＡ未満の範囲にあるチップをＣ１、電流値が１〜２ｍＡ未満の範囲にあるチップをＣ２、電流値が２〜３ｍＡ未満の範囲にあるチップをＢ３として分類する。

なお、図９においては推論項目ごとにカテゴリＡ〜Ｃの組み合わせの一例を示しているが、図中「ａｎｙ」とあるのは指定なしを意味する。

＜不良モード＞
先に説明したように、ＦＢＭ上での不良の形状に基づく分類である不良モードには、ブロック不良、ライン不良、ビット不良などがあり、図９に示す推論ルール設定画面では、ポップアップ操作（図中の矢印マークで表示されるボタンをクリック）によりポップアップ画面を開き、当該ポップアップ画面上で不良モードを選択する。図１０に不良モード設定のポップアップ画面の一例を示す。

図１０に示すポップアップ画面では、プルダウン操作によって不良モードを選択（図中の不良モードの設定欄にある逆三角で表示されるボタンをクリックして表示される不良モードの一覧から選択）する構成となっている。

不良モードとしては、ビット不良（ＢＩＴ）、ライン不良として、１ＫＸＬ（１Ｋビット分の長さを有するＸ方向のライン不良）、５１２ＹＬ（５１２ビット分の長さを有するＹ方向のライン不良）、ブロック不良として、ブロックの大きさで規定されるＢｌｏｃｋ−Ａ、Ｂｌｏｃｋ−Ｂ、Ｂｌｏｃｋ−Ｃなどの他に、Ｘ方向のライン不良とＹ方向のライン不良とが交差した十字不良（Ｃｒｏｓｓ）などが表示される。なお、十字不良にも、Ｘ、Ｙ方向の長さの組み合わせによって複数のパターンが存在するので、形状に応じて例えばＣｒｏｓｓ−Ａなどのように表示される。なお、不良モードには、不良が存在しないというモードも存在し、不良が存在しないことが条件である場合には「Ｎｏｎ」を選択する。

このように、不良モードとして不良が存在しないというモードも含めることで、組み合わせの幅を広げることができる。

図１０に示す不良モード設定画面では、不良モードとして１ＫＸＬを選択した例を示しているが、ライン不良においては、ライン不良が１本だけ独立して出現する場合の他に、同様のライン不良が平行にペアで出現する場合があり、前者をシングルライン不良（ｓｉｎｇｌｅ）、後者をペアライン不良（ｐａｉｒ）と呼称する。ここで、図１１および図１２に、それぞれシングルライン不良およびペアライン不良を模式的に示す。

不良モード設定画面ではシングルライン不良あるいはペアライン不良の何れかをプルダウン操作により選択する。

また、ライン不良においては、図１１に示したようにビットが連続して不良となる場合の他に、飛び飛びで不良になる場合があり、前者を実線、後者を破線と呼称する。ここで、図１３に破線の場合のライン不良の一例を模式的に示す。

さらに、破線の場合のライン不良では、不良ビットの比率を表す不良率を設定する。例えば、図１３に示す破線の場合では、不良率は５０％となる。

なお、ビット不良においても、不良ビットが１ビットだけ独立して出現する場合の他に、ペアで出現する場合があり、前者をシングルビット不良（ｓｉｎｇｌｅ）、後者をペアビット不良（ｐａｉｒ）と呼称する。ここで、図１４および図１５に、それぞれシングルビット不良およびペアビット不良を模式的に示す。

不良モード設定画面では上記項目以外にも、ＦＢＭ上で認識できる不良モードに関するその他の情報を設定できることは言うまでもない。なお、各項目において特に規定しない場合は「ａｎｙ」とする。

＜不良数＞
不良数とは照合エリアに含まれる不良モードの個数であり、個数を規定する場合には所定の形式に従って設定を行う。例えば、図９ではテストナンバー１５のＦＢＭにおいて不良原因をＷオープンと推定する条件としては、ビット不良において照合エリア内の不良数Ｎが５０＜Ｎ＜１００の範囲にあることが条件とされている。

また、テストナンバー２０のＦＢＭにおいて不良原因をＷオープンと推定する条件としては、ビット不良において照合エリア内の不良数Ｎがテストナンバー１５で設定された個数よりも多いことが条件とされている。なお、不良数に制限を設けない場合には「ａｎｙ」とする。

また、後に説明するが、照合基準となる不良モードにおいては、不良数は当然に１であるので不良数は１とするか、あるいは「−（ハイフン）」とする。

＜Ａ−２−３．照合基準の設定＞
以上説明した、推論項目、カテゴリ、不良モードおよび不良数の設定が終わると、次に、各テストナンバーのＦＢＭどうしを照合するための、照合基準となる不良モードを選択する。

例えば、不良原因をＸショートと推定するためのＦＢＭの組み合わせにおいては、照合基準としてテストナンバー２０のＦＢＭのＣｒｏｓｓ−Ａの不良モードが選択されている。

また、不良原因をＹショートと推定するためのＦＢＭの組み合わせにおいても、照合基準としてテストナンバー２０のＦＢＭのＢｌｏｃｋ−Ｃの不良モードが選択されている。

また、不良原因をＺショートと推定するためのＦＢＭの組み合わせにおいては、照合基準としてテストナンバー１５のＦＢＭの５１２ＹＬの不良モードが選択されている。

そして、不良原因をＷオープンと推定するためのＦＢＭの組み合わせにおいては、照合基準としてテストナンバー２５のＦＢＭのＢｌｏｃｋ−Ｂの不良モードが選択されている。

ここで、例えば、不良原因をＸショートと推定する場合、テストナンバー２０のＦＢＭにおいてＣｒｏｓｓ−Ａの不良モードを照合基準とするが、当該不良モードの設定欄をクリックすることで、当該設定欄が選択される。そして、この状態で、基準設定ボタン９１をクリックするとトレランス設定画面が開く。図１６に当該トレランス設定画面の一例を示す。

先に説明したように、本発明に係る不良解析システムでは、異なるテストパターンによって得られたＦＢＭどうしを照合し、同じ照合エリア内に異なる不良モードが存在する場合に、それらの組み合わせパターンによって不良原因を推定するので、照合エリアの設定が重要な要素となる。以下、トレランスの設定を含む照合エリアの設定について説明する。

＜トレランスについて＞
まずトレランスについて図１７（Ａ）〜図１７（Ｃ）を用いて説明する。不良が電気的（回路的）な影響を与える物理的な領域の大きさは不良原因によって異なる。

テストナンバー２０のＦＢＭにおいて、不良モードＣｒｏｓｓ−Ａを照合基準とする場合、図１７（Ａ）に示す十字不良Ｆ１が電気的な影響を与える物理的な領域の大きさは、図中に実線で示す矩形領域Ｒ１である。

また、照合相手となる他のＦＢＭにおける不良形状を図１７（Ｂ）および図１７（Ｃ）に示す。

図１７（Ｂ）に示すＸライン不良Ｆ２は領域Ｒ１内に含まれるが、図１７（Ｃ）に示すＹライン不良Ｆ３は領域Ｒ１から若干はみ出している。

ここで、領域Ｒ１を照合エリアに設定し、照合エリアに内包される不良のみを不良として検出するように設定した場合、Ｙライン不良Ｆ３については照合エリアからはみ出しているということで不良として検出されないことになる。なお、照合エリアに内包される不良のみを検出する方式を内包モードと呼称する。

そこで、Ｙライン不良Ｆ３も包含されるように領域Ｒ１にトレランスを設定して面積を大きくした領域を照合エリアＲ１１とする。

なお、照合エリアＲ１１については、図１７（Ａ）〜図１７（Ｃ）では破線で囲まれる領域として表している。

ここで、トレランスは領域Ｒ１の外周を、Ｘ方向およびＹ方向に所定距離ずつ４方に広げることで設定される。

また、不良の検出方式には上述した内包モード以外に接触モードと呼称される方式がある。

図１８（Ａ）〜図１８（Ｃ）を用いて接触モードについて説明する。

図１８（Ａ）においては図１７（Ａ）と同様に、十字不良Ｆ１と、それが電気的な影響を与える物理的な領域の大きさを矩形領域Ｒ１として示している。

また、図１８（Ｂ）および図１８（Ｃ）には照合相手となる他のＦＢＭにおける不良形状を示している。

図１８（Ｂ）に示すＹライン不良Ｆ４は領域Ｒ１の内部から外部にかけて延在しているが、図１８（Ｃ）に示すブロック不良Ｆ５は領域Ｒ１とは接触していない。

ここで、接触モードとは照合エリアに少なくとも接触する不良のみを不良として検出する方式であり、領域Ｒ１を照合エリアに設定した場合、ブロック不良Ｆ５については照合エリアに接触すらしていないということで不良として検出されないことになる。

そこで、ブロック不良Ｆ５も包含されるように領域Ｒ１にトレランスを設定して面積を大きくした領域を照合エリアＲ１１とする。

なお、照合エリアＲ１１については、図１８（Ａ）〜図１８（Ｃ）では破線で囲まれる領域として表している。

このように、不良が電気的な影響を与える物理的な領域の周囲にトレランスを設けることで得られたエリアを照合エリアとすることで、不良の検出をより確実に行うことができる。

＜トレランス設定＞
次に、図１６の説明に戻り、トレランスの設定手順について説明する。
図１６に示すトレランス設定画面を開くと、照合基準となるＦＢＭの不良モードについて、当該不良が電気的な影響を与える物理的な領域のエリアが表示される（図示せず）。この表示は、トレランス設定画面の所定位置において、ビット数あるいは、ビット数を物理的な長さに換算した数値、例えばμｍを単位とする数値で表され、この数値を参照して設定すべきトレランスを設定する。

具体的には、図１６に示すように、Ｘ方向およびＹ方向のトレランスの設定欄においてビット数表記あるいはμｍ表記で入力する。ここで、ビット数表記およびμｍ表記の設定は、不良の座標の欄において行う。

なお、数値の入力と併せて、検出モードをプルダウン操作によって選択（図中の逆三角で表示されるボタンをクリックして表示される検出モードの一覧から選択）して設定する。図１６では内包モードを選択した例を示している。

トレランスの設定が終わったら、Ｏ．Ｋ．ボタン１６１をクリックし、トレランス設定画面を閉じることで、図９に示した推論ルール設定画面が再び表示される。このとき、推論ルール設定画面において該当するテストナンバーの不良モードおよび不良数の設定欄の色が変わり、照合基準であることが表示される。なお、図９においては照合基準にはハッチングを付している。

＜推論ルール設定の終了＞
推論ルール設定が完了したら、保存ボタン９５をクリックして設定内容を保存し、推論ルール設定画面を閉じる。なお、設定内容に不備がある場合は保存が完了しないように構成すれば、設定ミスを防止できる。

また、以前に設定した内容を編集するような場合には、読み出しボタン９４をクリックしてロードすれば良い。

ここで、設定した推論ルールには名称を付与する。この名称は、例えば図８に示す推論ルールの設定欄で使用され、ポップアップ操作（図中の矢印マークで表示されるボタンをクリック）により設定済みの推論ルールについて名称の一覧が表示され、その中から適宜選択することになる。

なお、以上、推論ルールの設定について説明したが、推論ルールは基本的には本システムを製造する際に予め設定されており、操作者が設定する必要はない。

すなわち、不良原因の推定には、膨大なデータベースや経験が必要であり、従来は限られた専門家の経験に負うところが多く、専門家でなければ正確な解析は不可能であった。しかし、本システムでは、その専門家の経験やデータベースに基づいて、予め不良原因ごとに推論ルール設定し、当該推論ルールに合致する不良モードを自動的に探し出すことで不良原因を推定するものであるので、有効な推論ルールについては本システムに予め設定されている。

換言すれば、本システムには不良原因解析の専門家のノウハウが推論ルールとして組み込まれていると言える。

従って、本システムの操作者が新たな不良原因を発見したような場合に、その情報を追加できるようにするために推論ルール設定画面等が準備されている。

＜Ａ−３．推論動作＞
次に、推論動作について図１９〜図２３を用いて説明する。
図１９は推論動作を示すフローチャートである。先に説明したように、図８に示した推論実行画面において、推論ルールまでの設定を完了し推論ボタン８２をクリックして推論を開始すると、まず、図１９に示すステップＳ１において、例えば図９に示した推論ルール設定画面にて設定した推論項目の中から何れか１つが選択される。基本的には、設定の順に選択するように構成しておけば良い。

次に、ステップＳ２において、該当する推論項目で指定された不良モードを、各テストナンバーのＦＢＭにおいて認識された不良群の中から抽出する。

次に、ステップＳ３において、該当する推論項目で指定した照合基準となる不良モードの中から、最初の不良を選択する。この不良の選択に際しては、デフォルトとして定めた選択ルールに従えば良い。

次に、ステップＳ４において、選択された不良が電気的な影響を与える物理的な領域のエリア、すなわち例えば図１７で符号Ｒ１で示したような矩形エリアの始点座標（Ｘ１，Ｙ１）および終点座標（Ｘ２，Ｙ２）を抽出する。

ここで、当該矩形エリアについて図２０に模式的に示す。図２０において、矩形エリアＲ１の対角の位置に始点座標（Ｘ１，Ｙ１）および終点座標（Ｘ２，Ｙ２）が設定されている。なお、矩形エリアＲ１内には十字不良Ｆ１が示されている。また、図２０においては横軸をＸアドレスを、縦軸をＹアドレスとしている。

次に、ステップＳ５において、不良の矩形エリアの始点座標（Ｘ１，Ｙ１）および終点座標（Ｘ２，Ｙ２）に、Ｘ方向のトレランスａおよびＹ方向のトレランスｂを含めた照合エリアを計算する。なお、トレランスａおよびｂは、図１６で示したトレランス設定画面で設定したＸ方向およびＹ方向のトレランスに対応する。

ここで、当該照合エリアについて図２１に模式的に示す。図２１に示すように、照合エリアＲ１１は、始点座標（Ｘ１−ａ，Ｙ１−ｂ）、終点座標（Ｘ２＋ａ，Ｙ２＋ｂ）で表される。

次に、ステップＳ６において、各テストナンバーのＦＢＭ（照合基準となるＦＢＭは除く）の中から抽出された不良のうち、上述した照合エリア内に存在する不良を抽出する。

次に、ステップＳ７において、該当する推論項目に含まれる各テストナンバーのＦＢＭにおいて指定した不良モードが、上述した照合エリア内に指定した不良数で存在するか否かについて判定を行う。

この判定の結果、指定した不良数が存在する場合（イエスの場合）であればステップＳ１０において推論原因として認識し、指定した不良数が存在しない場合（ノーの場合）であればステップＳ８に進む。なお、ステップＳ１１において推論原因として認識した場合も、次にはステップＳ８に進む。

ステップＳ８においては、照合した不良が最後の不良であるか否かについての判定を行う。

この判定の結果、照合した不良が最後の不良である場合（イエスの場合）にはステップＳ９に進み、照合した不良が最後の不良ではない場合（ノーの場合）にはステップＳ１２において次の不良を選択し、ステップＳ４以下の動作を繰り返す。

ステップＳ９では、現在、推論動作を実行している推論項目が、推論ルールで設定された推論項目のうち最後のものであるか否かについて判定を行う。

この判定の結果、最後の推論項目である場合（イエスの場合）は、推論原因として認識された不良のデータに基づいて最終判定を行い、各推論項目ごとに設定した推論ルールに全て合致する不良については、対応する推論項目の名称を推論結果として出力し（ステップＳ１０）、推論動作を終了する。

なお、ステップＳ９において最後の推論項目ではないと判定された場合（ノーの場合）は、ステップＳ１３に進んで次の推論項目を選択し、ステップＳ２以下の動作を繰り返す。

ここで、ステップＳ１０における推論結果の出力は、例えば図２２に示すような一覧表として表示させることができる。

図２２においては、図９に示した推論ルール設定画面に対応させ、推論項目に含まれる各テストナンバーのＦＢＭにおいて指定した不良モード（Ｎｏｎの場合を含む）の名称についても表示され、ＦＢＭをチップに対応して区分した場合に、推論結果が得られた不良を含むチップの座標や、当該不良のアドレスに関する情報によって不良位置を表示する例を示している。

なお、チップ座標としては、例えばチップ領域の始点の座標を表示するだけでも良く、不良アドレスとしては、各テストナンバーのＦＢＭにおいて指定した不良モードの中から選択した不良について表示できるようにし、また、不良アドレス情報にＡＮＤ演算や、ＯＲ演算を施して得た結果をアドレス情報として表示させることで、不良位置の特定精度を上げることもできる。

また、推論結果の出力としては、図２３に示すような検出した不良の個数についての集計結果として表示させることもできる。

図２３においては、推論項目ごとに、検出した不良の不良数と不良率とを表示している。ここで、不良数は１枚のウエハ内に発生した不良（推論結果が得られた不良）の個数であり、不良率とは、１枚のウエハから理論的に得られるチップ総数で、不良（推論結果が得られた不良）が発生したチップの個数を割った値として定義しており、不良率は百分率表記している。

なお、同一チップに複数の不良モードが存在する場合は、当該不良モードの個数分の１の値でチップ数を計算する。例えば１チップに不良モードが２つ存在する場合は１／２チップとなる。

図２３の例では、Ａショートを原因とする不良が最も多く、他の原因による不良はどれも同じ発生頻度となっていることが判る。

また、推論結果が得られた不良についてウエハマップ上に表示し、不良の分布を視覚化するようにしても良い。

このようにすることで、ウエハ面内での不良発生状況を視認することができ、不良原因となる要因、例えばプロセス要因を究明するための情報を得ることができる。

また、図７を用いて説明した登録内容設定画面では、複数のテストパターンによるテスト結果として得られた複数のＦＢＭについて所定の演算を行って、その結果得られるＦＢＭに所定のテストナンバーを振り充てているが、このとき、当該ＦＢＭについて各テストパターンに対応させてフェイルビットの色を設定することで、どのフェイルビットがどのテストパターンで得られたかを視認できるようにしても良い。

このようにすることで、テストナンバーが振り充られたＦＢＭ上で、元になったＦＢＭの組み合わせを視認することができ、不良原因の推定のために役立てることができる。

以上説明したような推論結果を出力することで、ＦＢＭを測定したウエハに発生した不良の原因が、製造歩留まりの低下にどれだけ影響を与えているかを一目で把握することができ、不良対策の優先順位の設定等の判断材料にすることができる。

＜Ａ−４．効果＞
以上説明した実施の形態に係る不良解析システムにおいては、複数のテストパターンによるテスト結果としての複数のＦＢＭの情報を使用し、複数のテスト結果の組み合わせに対する不良原因を、不良解析の専門家の経験やデータベースに基づいて、予め推論ルールとして設定し、当該推論ルールに合致する不良モードを自動的に探し出すことで不良原因を推定するので、単一のテストパターンによるテスト結果に基づいて、作業者が不良原因を推定していた従来の不良解析に比べて遙かに高い精度で不良原因を推定することができる。

＜Ａ−５．変形例＞
以上説明した実施の形態においては、推論ルールとしては図９に示したように、ＦＢＭによる不良の分類に加えて、カテゴリによる不良チップの分類も、推論ルールに加える例を示したが、さらに、異物の物理的な位置を特定する検査である異物検査やパターン欠陥の位置を調査するパターン欠陥検査、また発光解析やＯＢＩＣ（Optical Beam Induced Current）解析等の故障診断技術によって不良箇所を位置同定した結果を推論のための情報として用いるようにしても良い。

すなわち、例えば、各工程での異物検査やパターン欠陥検査の結果、チップのどこに異物やパターン欠陥が存在するかについての情報が得られた場合、当該情報と推論結果とを照合することで、不良原因となる異物やパターン欠陥を抽出することができ、不良原因がどのプロセスで発生しているかを把握することができ、プロセスへのフィードバックを早急に行うことができる。

また、発光解析は異常電流によって生じるフォトエミッションを検出して不良位置を特定する方法であり、ＯＢＩＣ解析は、レーザースキャンによって発生する誘起電流を検出して不良位置を特定する方法であり、これらの方法で特定した不良位置のチップ内座標を、ＦＢＭの不良アドレスと照合することも考えられる。なお、不良位置のチップ内座標とＦＢＭの不良アドレスとは直接には比較できないので、ＦＢＭの不良アドレスをチップ内座標に換算することは言うまでもない。

例えば、発光解析での発光領域の形状（ポイント状の発光、ライン状の発光、エリア状の発光など）でモード分類することで、ＦＢＭだけでは得られない情報を得ることができ、推論の精度をさらに向上させることができる。

ここで、図２４に発光解析結果やパターン欠陥検査結果の情報を組み込んだ推論ルール設定画面の一例を示す。

図２４に示す推論ルール設定画面においては、図９を用いて説明した、推論項目の設定欄、カテゴリの設定欄、登録したテストナンバーごとに設定する不良モードおよび不良数の設定欄に加えて、動作状態ａでの発光解析結果およびＡ工程でのパターン欠陥検査結果についての設定欄を有している。

例えば、発光解析結果については、発光モードの設定欄と不良数の設定欄とを有し、発光モードの設定欄では、先に説明したように発光領域の形状を、ポイント状、ライン状、エリア状などから選択する構成となっている。なお、形状を限定しない場合は「ａｎｙ」としている。

また、パターン欠陥検査結果については、欠陥モードの設定欄と不良数の設定欄とを有し、異物モードの設定欄では、欠陥の状態をモードＡ、モードＢ、モードＣなどから選択する構成となっている。ここで、欠陥モードとは、例えば欠陥の種類で欠陥を分類するものである。なお、モードを限定しない場合は「ａｎｙ」としている。

また、図２４においては照合基準としてテストナンバー１５のＦＢＭや、発光解析結果およびパターン欠陥検査結果を用いており、照合基準となる設定欄にはハッチングを付している。

＜Ａ−６．推論ルールの充実化＞
以上説明した実施の形態においては、推論ルールに基づいて、特定のＦＢＭや、発光解析結果およびパターン欠陥検査結果を照合基準として使用し、これらと他のＦＢＭや発光解析結果およびパターン欠陥検査結果とを照合して不良原因を推定していた。

推論ルールは、基本的には解析の専門家の経験やデータベースに基づいて予め設定されるものとして説明したが、本システムは、ＥＷＳなどのコンピュータシステムを用いているので、取得できうる全てのデータについて自動的に組み合わせを設定し、その中から最も発生頻度の高い組み合わせを抽出し、その場合の不良原因を物理解析等で調査することで不良原因と不良との関係を特定し、その結果に基づいて新たな推論ルールを設定することも可能である。このような方法を「総当たり方式」と呼称する。

この方法を採用することで、予め想定できないような不良の組み合わせによる不良原因を特定することができる。

以下に、図２５〜図３２を用いて総当たり方式による推論ルールの設定方法について説明する。なお、以下においては、テストナンバー１０のＦＢＭとテストナンバー２０のＦＢＭを用いて総当たり方式を実行する例を説明する。

まず、それぞれのＦＢＭにおける不良を全て抽出し、それぞれの不良に不良ナンバーを付与する。

図２５にはテストナンバー１０のＦＢＭにおける不良を抽出し、各不良の不良モードとそのアドレスとを示している。また、図２６にはテストナンバー２０のＦＢＭにおける不良を抽出し、各不良の不良モードとそのアドレスとを示している。なお、図２５および図２６においては、各不良に、アドレスの座標の数値の小さい方から順に連続する番号を採番し、不良ナンバーとしている。

また、不良モードにおいて、Ａブロック不良、Ｂブロック不良とあるのは、図９においてＢｌｏｃｋ−Ａ、Ｂｌｏｃｋ−Ｂとして説明したブロック不良に相当する。

次に、テストナンバー１０のＦＢＭにおけるそれぞれの不良のエリアと、テストナンバー２０のＦＢＭの対応するエリアとを照合して、不良の有無を確認する。この結果を図２７に示す。

図２７においては、テストナンバー１０のＦＢＭのナンバー１〜３の不良位置にそれぞれ対応して、テストナンバー２０のＦＢＭのナンバー２〜４の不良が存在することが示されている。なお、不良のエリアは完全に一致する必要はなく、一部が重なれば良く、対応位置に不良が存在しない場合については「Ｎｏｎ」と表示している。

同様にテストナンバー２０のＦＢＭにおけるそれぞれの不良のエリアと、テストナンバー１０のＦＢＭの対応するエリアとを照合して、不良の有無を確認する。この結果を図２８に示す。

図２８においては、テストナンバー２０のＦＢＭのナンバー２〜４の不良位置にそれぞれ対応して、テストナンバー１０のＦＢＭのナンバー１〜３の不良が存在することが示されている。

図２７および図２８の結果を集計し、組み合わせの個数が多い順に並べた表を図２９に示す。図２９においては、テストナンバー１０のＦＢＭにおけるビット不良と、テストナンバー２０のＦＢＭにおける対応する不良が存在しない場合「Ｎｏｎ」との組み合わせが最も多いことが判る。

しかし、これだけではそれぞれのテストナンバーのＦＢＭにおける個数の覆い不良モードが必然的に上位になってしまう。

そこで、テストナンバー１０および２０のＦＢＭにおける不良モードの個数を集計し、個数の多い順に並べた表を、それぞれ図３０および図３１に示す。

図３０においては、ビット不良の個数が最も多く、Ａブロック不良、Ｙライン不良と続く。図３１においては、ビット不良とＢブロック不良が同数で、Ｙライン不良が続く。

次に、図３０および図３１に示す集計結果に基づいて、それぞれのテストナンバーでの不良モードの個数を母数として、図２９に示す不良の組み合わせの個数の割合を算出し、割合の大きい順に並べた表を図３２に示す。

図３２においては、例えば、テストナンバー１０のＦＢＭでは「Ｎｏｎ」、テストナンバー２０のＦＢＭではビット不良となった組み合わせにおいては、組み合わせの個数は３個であるが、テストナンバー２０のＦＢＭではビット不良は３個であるので、テストナンバー２０のＦＢＭのビット不良に対する割合は１００％となる。

一方、テストナンバー１０のＦＢＭではビット不良、テストナンバー２０のＦＢＭでは「Ｎｏｎ」となった組み合わせにおいては、組み合わせの個数は４個であるが、テストナンバー１０のＦＢＭではビット不良は７個であるので、テストナンバー１０のＦＢＭのビット不良に対する割合は５７．１％となる。

図３２から、発生しやすい不良の組み合わせ（最も発生頻度の高い組み合わせ）を、両テストナンバーの合計が１００％になるものとして定義すると、テストナンバー１０のＦＢＭではビット不良、テストナンバー２０のＦＢＭでは「Ｎｏｎ」、テストナンバー１０のＦＢＭではＡブロック不良、テストナンバー２０のＦＢＭでは「Ｎｏｎ」、テストナンバー１０のＦＢＭではＡライン不良、テストナンバー２０のＦＢＭでは「Ｎｏｎ」という組み合わせが、最も発生しやすい不良の組み合わせということになる。

以上説明した方法により、発生しやすい不良の組み合わせを抽出し、当該組み合わせの不良が発生した場合の不良原因を物理解析等で調査することで、不良原因と不良との関係を特定し、その結果に基づいて新たな推論ルールを設定することができ、推論ルールを充実化することができる。

なお、ＦＢＭの情報に限らず、異物検査結果、パターン欠陥検査結果および発光解析結果の情報、その他の検査手段で得た情報も合わせて総当たりで処理して推論ルールを導出しても良いことは言うまでもない。

＜Ａ−７．ウエハプロセスへのフィードバック＞
以上説明した不良解析システムにおいて不良原因を推論し、当該推論に基づいて物理解析を行い、不良原因を特定した場合には、その情報をウエハプロセスにフィードバックして不良の発生を防止することが不良解析の最終的な目的である。

そこで、不良原因の情報のウエハプロセスへのフィードバックについて、図３３を用いて説明する。

図３３に示すように、半導体装置の製造においては、まず回路設計ＣＤに基づいて各種のマスクを作製しウエハプロセスＷＰを実行する。

ウエハプロセスＷＰには、酸化工程Ｐ１、成膜工程Ｐ２およびＰ７、写真製版工程Ｐ３およびＰ５、エッチング工程Ｐ４、イオン注入工程Ｐ６、ＣＭＰ工程Ｐ８などの種々の工程に分かれている。

そして、ウエハプロセスＷＰの完了後は、チップ単位でデバイス特性をテストするウエハテストＷＴを行う。ここで、初めて電気的な不良が判明する。この不良の原因を究明するために不良解析ＦＡを行う。

不良解析ＦＡは、不良チップ中の異常箇所を特定するするための故障診断ＦＤと、物理的な原因を調査するための物理解析ＰＡとに大きく分けられ、本発明に係る不良解析システムにおける不良原因の推論ＩＦは、故障診断ＦＤと物理解析ＰＡとの間に位置する。

すなわち、故障診断ＦＤにはＦＢＭ解析や発光解析を含み、これらによってチップ面内での不良位置を特定できる。しかし、半導体装置は多層化され、３次元構造を有しているので、どのレイヤーで何が起きているかについては特定できない。

そこで、種々の情報に基づいて不良原因を推論するのが本発明に係る不良解析システムであり、精度の高い推論結果を物理解析ＰＡに与えることで、物理解析に費やす時間を削減することができるので、不良原因の特定にかかる時間を低減できる。

そして、物理解析ＰＡで特定した原因情報ＳＰは、ウエハプロセスＷＰへのフィードバックだけでなく、回路設計ＣＤにもフィードバックされ、不良の発生を防止する措置が採られるが、不良原因の特定を短時間で行うことができれば、ウエハプロセスＷＰへのフィードバックや回路設計ＣＤへのフィードバックの時間を短縮して、不良対策を速やかに行うことができる。

メモリセルの状態分布を説明する図である。 メモリセルの状態分布を説明する図である。 メモリセルの状態分布を説明する図である。 メモリセルの状態分布を説明する図である。 本発明に係る実施の形態の半導体装置の不良解析システムの構成を説明するブロック図である。 本発明に係る実施の形態の半導体装置の不良解析システムのＦＢＭ自動登録の設定画面の一例を示す図である。 本発明に係る実施の形態の半導体装置の不良解析システムの登録内容設定画面の一例を示す図である。 本発明に係る実施の形態の半導体装置の不良解析システムの推論実行画面の一例を示す図である。 本発明に係る実施の形態の半導体装置の不良解析システムの推論ルール設定画面の一例を示す図である。 本発明に係る実施の形態の半導体装置の不良解析システムの不良モード設定画面の一例を示す図である。 シングルライン不良を説明する図である。 ペアライン不良を説明する図である。 破線のライン不良を説明する図である。 シングルビット不良を説明する図である。 ペアビット不良を説明する図である。 本発明に係る実施の形態の半導体装置の不良解析システムのトレランス設定画面の一例を示す図である。 不良検出の内包モードを説明する図である。 不良検出の接触モードを説明する図である。 本発明に係る実施の形態の半導体装置の不良解析システムの推論動作を示すフローチャートである。 本発明に係る実施の形態の半導体装置の不良解析システムの推論動作において照合エリアの設定を説明する図である。 本発明に係る実施の形態の半導体装置の不良解析システムの推論動作において照合エリアの設定を説明する図である。 本発明に係る実施の形態の半導体装置の不良解析システムの推論動作による推論結果の出力の一例を示す図である。 本発明に係る実施の形態の半導体装置の不良解析システムの推論動作による推論結果の出力の一例を示す図である。 本発明に係る実施の形態の半導体装置の不良解析システムの変形例の推論ルール設定画面の一例を示す図である。 総当たり方式による推論ルールの設定方法について説明する図である。 総当たり方式による推論ルールの設定方法について説明する図である。 総当たり方式による推論ルールの設定方法について説明する図である。 総当たり方式による推論ルールの設定方法について説明する図である。 総当たり方式による推論ルールの設定方法について説明する図である。 総当たり方式による推論ルールの設定方法について説明する図である。 総当たり方式による推論ルールの設定方法について説明する図である。 総当たり方式による推論ルールの設定方法について説明する図である。 本発明に係る実施の形態の半導体装置の不良解析システムにより特定した不良原因の情報のウエハプロセスへのフィードバックを説明する図である。

符号の説明

１０ ＬＳＩテスタ、２０ データ解析用ＥＷＳ。

Claims (10)

1. ウエハ上にマトリックス状に配設された複数のメモリセルに対して電気的特性の試験を行う半導体試験装置と、
   前記半導体試験装置に通信ネットワークを通じて接続される解析装置とを備え、
   前記半導体試験装置は、
   前記複数のメモリセルに対して複数のテストパターンでテストを施して、電気的特性が不良の不良メモリセルを不良ビットとし、前記メモリセルの配置に合わせてマッピングしたフェイルビットマップを前記複数のテストパターンごとに作成し、
   前記解析装置は、
   前記半導体試験装置から、前記複数のテストパターンのそれぞれに対応する複数のフェイルビットマップを取得し、前記複数のフェイルビットマップの情報に基づいて不良原因を推論する、半導体装置の不良解析システム。
2. 前記解析装置は、
   前記半導体試験装置から取得した前記複数のフェイルビットマップに対して所定の処理を行って、複数の処理済みフェイルビットマップを作成し、
   前記複数の処理済みフェイルビットマップのそれぞれの同一の領域に存在する不良モードの組み合わせに基づいて不良原因を推論する機能を有し、
   前記複数の処理済みフェイルビットマップごとの前記不良モードの組み合わせと、該組み合わせに対して想定される前記不良原因とを推論ルールとして予め規定し、
   前記複数の処理済みフェイルビットマップのうち１つにおける所定領域の前記不良モードを照合基準とし、他のフェイルビットマップの前記所定領域に対応する対応領域の前記不良モードを認識し、前記所定領域および前記対応領域における前記不良モードの組み合わせが前記推論ルールを満たす場合には、前記推論ルールに設定された前記不良原因を推論結果として出力する、請求項１記載の半導体装置の不良解析システム。
3. 前記複数の処理済みフェイルビットマップには、
   前記複数のフェイルビットマップに対して演算処理を施して得たものと、
   演算処理を施さず、前記半導体試験装置から取得したままのものとを含む、請求項２記載の半導体装置の不良解析システム。
4. 前記不良モードは、形状の相違に基づく不良の種類に基づいて規定されるとともに、不良が存在しないモードも有する、請求項１または請求項２記載の半導体装置の不良解析システム。
5. 前記所定領域は、
   前記照合基準となる前記不良モードが電気的な影響を与える物理的な領域と、その周囲に設けられたトレランス領域とを含む、請求項１または請求項２記載の半導体装置の不良解析システム。
6. 前記解析装置は、
   前記演算処理のうち、フェイルビットマップどうしの重ね合わせ演算を行った場合には、重ね合わせたフェイルビットマップごとに、不良ビットの色を変えて表示装置に表示する、請求項３記載の半導体装置の不良解析システム。
7. 前記解析装置は、
   前記推論結果を出力した前記不良モードについてはウエハマップ上に表示する、請求項２記載の半導体装置の不良解析システム。
8. 前記解析装置は、
   異物検査により特定された異物の物理的な位置に関する情報、
   パターン欠陥検査により特定されたパターン欠陥の位置に関する情報、
   および発光解析あるいはＯＢＩＣ解析により特定された不良位置の情報をさらに受け、
   前記異物の物理的な位置に関する情報、前記パターン欠陥の位置に関する情報および前記不良位置の情報のうち少なくとも１つについて、前記不良モードの組み合わせと併用して前記推論ルールを規定する、請求項２記載の半導体装置の不良解析システム。
9. 前記複数の処理済みフェイルビットマップ、
   前記異物の物理的な位置に関する情報、
   前記パターン欠陥の位置に関する情報、
   および前記不良位置の情報に基づいて総当たりで複数の組み合わせを設定し、その中から最も発生頻度の高い組み合わせを抽出することで前記推論ルールを規定する、請求項８記載の半導体装置の不良解析システム。
10. 請求項２記載の半導体装置の不良解析システムから前記推論結果として出力される前記不良原因についての情報に基づいて物理解析を行い、該物理解析によって得た原因情報をウエハプロセスにフィードバックする、半導体装置の製造方法。
    

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