JPH1187454A - 半導体検査システムおよび半導体製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体の不良原因を、ウエハ全面で効率よく
特定できるようにする半導体検査システムを提供する。 【解決手段】 製造途中にある半導体メモリのウエハを
検査し、該ウエハの不良原因を特定するための処理を行
う半導体検査システムにおいて、検査対象のウエハの各
記憶素子に対し、テスト条件を変えて、複数種類のフェ
イルビットテストを実施するＦＢテスト手段１０６と、
ＦＢテスト手段１０６により得られた複数種類のテスト
結果の情報を論理演算することにより、共通の不良原因
に起因するウエハの欠陥部分を検出する演算処理手段１
０７とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体の検査シス
テムに係り、特に、製造途中にある半導体メモリの不良
原因を特定することに好適な半導体検査システムに関す
る。

【０００２】

【従来の技術】半導体メモリは、成膜、露光、エッチン
グ等を繰り返す数百の工程を経て製造される。製造され
た半導体には、製造工程での異物の付着や、製造装置の
不調等により製造不良が発生する。また、半導体の製造
設備を新規に立ち上げた当初には、その製造設備での加
工のばらつきが許容範囲を越えて、不良が発生すること
もある。歩留まりを改善するためには、不良検出後ので
きるだけ早い時点でその原因を特定し、対策を施す必要
がある。

【０００３】半導体の不良部分の検出や不良原因の特定
を行うための手法としては、例えば、特開平６−２７５
６９６号公報や、特開平７−７２２０６号公報に記載さ
れた手法が知られている。

【０００４】特開平６−２７５６９６号公報の手法は、
半導体メモリにおける不良ビット（フェイルビット）の
分布と、製造工程中で検出した異物や外観不良の発生位
置をつきあわせることで、フェイルビットの原因となっ
た異物や外観不良を特定するものである。

【０００５】また、特開平７−７２２０６号公報の手法
は、不良原因の特定にエキスパートシステムを用いる。
このエキスパートシステムでは、半導体の電気的な特性
をテストし、テスト結果に基づきテスト条件を変えてテ
ストを繰り返すことで、不良原因を絞り込んでいく。

【０００６】

【発明が解決しようとする課題】しかしながら、特開平
６−２７５６９６号公報記載の手法は、１つのテスト条
件でウエハ上のフェイルビットの分布を調べるものであ
るため、ある不良原因によるフェイルビットを、他の不
良原因によるものと分離して検出することができない。

【０００７】特開平７−７２２０６号公報記載の手法で
は、半導体ウエハの特定の検査領域について、ビット線
不良、ワード線不良等の不良原因を特定することができ
る。しかし、特定した不良原因が、偶発的なものである
のか、または、ある製造工程の異常によりウエハ全面に
影響するものであるかを特定することは困難である。ウ
エハ全面を検査する場合には、検査領域を順次変えて、
その都度、エキスパートシステムによる処理をやり直す
必要があるため、最終的な結果を得るまでに非常に長い
時間を要する。製造工程の異常は、製造する全てのウエ
ハを不良品とする可能性があるため、できるだけ早期に
発見する必要がある。

【０００８】そこで、本発明は、半導体の不良原因を、
ウエハ全面で効率よく特定できるようにする半導体検査
システムを提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、製造途中にある半導体メモリのウエハを
検査し、該ウエハの不良原因を特定するための処理を行
う半導体検査システムにおいて、検査対象のウエハの各
記憶素子に対し、テスト条件を変えて、複数種類のフェ
イルビットテストを実施するＦＢテスト手段と、前記Ｆ
Ｂテスト手段により得られた複数種類のテスト結果の情
報を論理演算することにより、共通の不良原因に起因す
る前記ウエハの欠陥部分を検出する演算処理手段とを有
することを特徴とする半導体検査システムを提供する。

【００１０】このような半導体検査システムによれば、
複数のテスト条件によりウエハ全面でフェイルビットテ
ストを行い、その結果を論理演算することで、共通の不
良原因に起因するフェイルビットの分布を得ることがで
き、半導体メモリのウエハ全面に影響するような不良原
因を効率よく特定できるようにすることができる。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して詳細に説明する。

【００１２】図１に、本発明の実施形態に係る半導体検
査システムの全体構成を示す。この検査システムは、半
導体メモリの製造工程（１０１）およびテスト工程（１
０４）に対応して設置される。製造工程（１０１）は、
成膜、露光、エッチング等を行う数百の工程を有し、投
入された半導体ウエハを加工して、半導体メモリのウエ
ハを製造する。製造された半導体メモリのウエハは、テ
スト工程（１０４）で機能テストを施され、これに合格
したものが組立工程（図示略）に送られてパッケージ化
される。

【００１３】半導体ウエハは、ロット番号とウエハ番号
とを付与され、これら番号により全ての工程で統一的に
管理される。なお、解析対象として予め選択した半導体
ウエハについてのみ、このような管理を行うようにして
もよい。

【００１４】半導体検査システムは、製造工程（１０
１）内で半導体ウエハの膜厚、寸法、合わせ、異物等の
品質検査を行う複数の検査装置（１１０〜１１４）と、
テスト工程（１０４）内で機能テストを行うチップテス
ト装置（１１５）およびＦＢテスト実行装置（１０６）
と、検査装置の検査結果が格納される品質データベース
（１０２）と、フェイルビットテストの管理およびテス
ト結果の解析を行うＦＢ解析装置（１０８）と、テスト
結果および解析結果が格納されるテスト結果データベー
ス（１０３）と、品質検査および解析結果を基に不良の
原因を解析する統合解析装置（１０９）とを有する。

【００１５】これら装置は、共通のネットワーク（バ
ス）で接続され、データの受け渡しを行う。また、ＦＢ
テスト実行装置（１０６）およびＦＢ解析装置（１０
８）は、ＦＢ解析システムを構成する（図２参照）。な
お、以上の各装置は、必ずしも機能毎に異なる筐体で実
現する必要はない。例えば、ＦＢ解析装置（１０８）お
よび統合解析装置（１０９）を１台のコンピュータで実
現したり、品質データベース（１０２）やテスト結果デ
ータベース（１０３）を１つのハードディスクで構成す
るようにしてもよい。

【００１６】製造工程（１０１）において、各検査装置
（１１０〜１１４）は、半導体ウエハの形成状態を表す
検査情報とロット番号およびウエハ番号とを収集し、検
査情報を基に欠陥の検出を行う。そして、欠陥を検出し
た半導体ウエハの検査結果の情報と、その検査装置の測
定場所（工程）と、ロット番号およびウエハ番号とを、
品質データベース（１０２）に格納する。ここで、各欠
陥の大きさや種類も併せて格納するようにしてもよい。

【００１７】全ての製造工程（１０１）を経た半導体ウ
エハは、テスト工程（１０４）のチップテスト装置（１
１５）およびＦＢテスト実行装置（１０６）により機能
テストを受ける。チップテスト装置（１１５）は、ウエ
ハ上のチップの単位にフェイルビットの有無を調べ、フ
ェイルビットのあるチップを不良と判定する。そして、
ロット番号、ウエハ番号、フェイルビットを検出した条
件に対応するテスト項目、その判定結果、および、チッ
プ位置情報を、テストデータベース（１０２）に格納す
る。このテスト後に、ＦＢテスト実行装置（１０６）
は、ウエハ上の全ての記憶素子について、複数のテスト
条件でフェイルビットの検出を行う。そして、各テスト
条件毎に、フェイルビットおよび正常ビットの配列を表
すＦＢ分布データを、テストデータベース（１０２）に
格納する。

【００１８】ＦＢ解析装置（１０８）は、ＦＢテスト条
件指示部（１０５）と、ＦＢテスト結果処理部（１０
７）とからなる。ＦＢテスト条件指示部（１０５）は、
ＦＢテスト実行装置（１０６）にテスト条件を指定す
る。そして、ＦＢテスト実行装置（１０６）は、指定さ
れた各条件でフェイルビットテストを行う。これによ
り、同じウエハについて複数のテスト条件で調べたＦＢ
分布データが得られる。ＦＢテスト結果処理部（１０
７）は、このＦＢ分布データを論理演算により解析す
る。解析結果は、ロット番号およびウエハ番号と共に、
統合解析装置（１０９）に送られる。また、このときの
解析結果および論理演算の内容は、ディスプレイ等のユ
ーザインターフェイス（図示略）を通じて解析担当者に
提示される。これにより、解析担当者は、ウエハ全面で
フェイルビットを発生させている不良原因を知ることが
できる。

【００１９】解析結果を受けた統合解析装置（１０９）
では、ロット番号およびウエハ番号を基に、同じウエハ
の検査データを品質データベース（１０２）から読み出
し、解析結果と照合する。この照合では、解析結果のフ
ェイルビットの分布と、各品質検査で得た検査情報の特
性とを比較し、分布形状が一致する検査結果を抽出す
る。ここで抽出された結果は、ユーザインタフェースを
通じて解析担当者に提示される。この抽出結果から、解
析担当者は、フェイルビットを起こす製造工程を特定す
ることができる。

【００２０】次に、ＦＢ解析システム（１０６，１０
８）について詳細に説明する。

【００２１】図３に、ＦＢテスト条件指示部（１０５）
の処理フローを示す。ＦＢテスト条件指示部（１０５）
は、まず、現在テスト対象となっているウエハのチップ
テストの結果を、テスト結果データベース（１０３）か
ら読み出し、発生頻度の高い順序で不良項目を抽出し、
抽出した不良項目をフェイルビットテストのテスト項目
としてリストアップする（ステップ３０１）。また、予
め特定のテスト項目が登録されている場合には（ステッ
プ３０２）、そのテスト項目を追加する（ステップ３０
３）。さらに、ユーザからテスト項目が指定される場合
には（ステップ３０４）、そのテスト項目も追加する
（ステップ３０５）。そして、リストアップした各テス
ト項目を指定して、ＦＢテスト実行装置（１０６）にテ
ストを行わせる（ステップ３０６）。

【００２２】ＦＢテスト実行装置（１０６）では、指定
されたテスト項目毎に、対応するテスト条件でフェイル
ビットテストを実施する。具体的には、テスト項目によ
り、トランジスタの各種印加電圧のレベルを変化させた
り、その出力電圧が適正レベルであるか否かを判定する
ための電圧レベルを変化させて、フェイルビットテスト
を実施する。このテスト結果は、図４に示す形式で、テ
スト結果をテスト結果データベース（１０３）に格納さ
れる。図示するように、テスト条件毎のテスト結果は、
ウエハ単位テスト結果テーブル（４０１）と、そのウエ
ハ上のチップ数分のチップ単位テスト結果テーブル（４
０２）とで管理される。ウエハ単位テスト結果テーブル
（４０１）には、テストしたウエハの、ロット番号、ウ
エハ番号、テスト項目、および、テスト結果識別子が格
納される。チップ単位テスト結果テーブル（４０２）に
は、対応するチップの、テスト結果識別子、チップ位置
ｘ、チップ位置ｙ、および、テスト結果が格納される。
ここで、テスト結果は、対応するチップ内の全ての記憶
素子の良／不良（不良：１、良：０）を、各記憶素子の
アドレスに対応して配列したものである。また、テスト
結果識別子は、ウエハ内またはチップ内の不良の有無
（不良ビット有り：１、不要ビット無し：０）を示すデ
ータである。

【００２３】図５に、ＦＢテスト結果処理部（１０７）
の処理フローを示す。ＦＢテスト結果処理部（１０７）
は、まず、最初のテスト項目に対応する第１のテスト結
果を読み込み、テスト結果読み込みファイルを生成する
（ステップ５０１）。次に、他にテスト結果を読み込む
必要があるのなら（ステップ５０２）、次のテスト結果
を読み込み、テスト結果読み込みファイルを生成する
（ステップ５０３）。そして、生成したテスト結果読み
込みファイル間で論理積や論理和等の論理演算を行い
（ステップ５０４）、第１のテスト結果読み込みファイ
ルに上書きを行う（ステップ５０５）。そして、再びス
テップ５０２に戻る。次に、読み込むテスト結果がなく
なったなら、論理演算の結果を出力する（ステップ５０
６）。この論理演算の結果は、ユーザインタフェースを
通じてウエハスケールのグラフィック表示で解析担当者
に提示される。

【００２４】例えば、ＦＢテスト実行装置（１０６）
で、テスト項目Ａ１（出力レベルａ１以上を合格とす
る。ここでａ１は通常のフェイルビットテストのしきい
値）と、テスト項目Ａ２（出力レベルａ２以上を合格と
する。但し、ａ１＞ａ２）のテストが実施されたとす
る。ここで、テスト項目Ａ１で得られたＦＢ分布データ
の正常ビットの分布をＧＡ１、異常ビットの分布をＮＡ
１とし、テスト項目Ａ２で得られたＦＢ分布データの正
常ビットの分布をＧＡ２とする。ＦＢテスト結果処理部
（１０７）は、例えば、分布ＮＡ１と分布ＧＡ２の論理
積を求めることで、出力レベルがａ１＞ａ＞ａ２におさ
まるトランジスタ特性の記憶素子の分布を検出すること
ができる。このように、複数のテスト条件でフェイルビ
ットテストを行った結果を論理演算することにより、特
定の不良原因により発生するフェイルビットの分布を短
時間に得ることができる。

【００２５】図６に、統合解析装置（１０９）の照合処
理の処理フローを示す。統合解析装置（１０９）は、ま
ず、上記の論理演算の結果を基に、フェイルビットの密
度分布を求める。フェイルビットの密度分布は、ウエハ
上で桝目状に分割された小領域に含まれるフェイルビッ
トの割合を、ウエハ全面で調べ配列したものである。こ
のフェイルビットの密度分布には、その密度の最大値を
１とする正規化がなされる（ステップ６０１）。次に、
統合解析装置（１０９）は、品質データベース（１０
２）から、ある検査装置の検査情報（品質項目）を読み
出す。そして、上記と同様に、ウエハ上の各小領域毎
に、検査情報（例えば、膜厚）の分布を求め、正規化を
行う（ステップ６０２）。次に、上記ステップ６０１，
６０２でそれぞれ求めた各分布間の重なり部分の体積を
求め（ステップ６０３）、この体積が規定値以上ならば
分布が一致したと判断し、不良の原因として解析対象の
品質項目（例えば「膜厚」）と、その検査工程を解析担
当者に通知する（ステップ６０６）。次に、他に品質項
目があるか調べ（ステップ６０５）、あればその検査情
報を読み込み（ステップ６０５）、上記ステップ６０２
以降の処理を繰り返す。解析担当者は、通知から、不良
の原因となっている製造工程を知ることができ、速やか
に改善策をこうじることができる。

【００２６】ここで、体積を求める上記ステップ６０３
の処理の具体例を、解析対象の品質項目が膜厚である場
合を例に説明する。図７は、ウエハ上のある走査線上に
おける、フェイルビット密度分布と、膜厚の分布とをグ
ラフにしたものであり、斜線部が、これら２つの分布の
重なり部分を示す。なお、図では分布が連続的な曲線で
表されているが、実際には小領域毎の離散的な値をと
る。上記ステップ６０３では、走査線を順次にずらして
重なり部分の値を累積していく。そして、ウエハ上の全
ての小領域について累積した結果を一致部分の体積とす
る。

【００２７】以上のように、本半導体検査システムによ
れば、複数のテスト条件によりウエハ全面でフェイルビ
ットテストを行い、その結果を演算することで、特定の
不良原因により発生したフェイルビットの分布を得るこ
とができ、半導体メモリのウエハ全面での不良原因を効
率よく特定できるようにすることができる。そして、こ
れにより短期間に歩留まりを向上させることが可能とな
る。

【００２８】ところで、検査装置（１１０〜１１４）や
フェイルビットのテスト装置（１０６，１１５）を２重
化して、検査の信頼性を向上させるようにしてもよい。
例えば、ＦＢテスト実行装置（１０６）を２つ用意し、
同じフェイルビットテストを行わせる。統合解析装置
（１０９）は、これら２つのテストで得られたフェイル
ビットの分布に対し、排他的論理和を演算する。排他的
論理和では一致時に０、不一致時に１がそれぞれ演算結
果として得られる。ＦＢテスト結果処理部（１０７）で
は、演算結果の１の数が所定値を超えた場合、一方のＦ
Ｂテスト実行装置（１０６）で不具合が生じていると判
断し、これを解析担当者に通知する。また、統合解析装
置（１０９）は、２つのテスト結果のそれぞれについ
て、図６で説明した処理を行い、検査情報の分布との一
致の度合いが小さいテスト結果を出力するＦＢテスト実
行装置（１０６）を、不具合の生じている装置とする。
このような、装置の２重化および検査結果の解析を行う
ことで、異常な装置を検出し、検査の信頼性を向上させ
ることが可能となる。

【００２９】なお、以上では半導体メモリの検査に適用
する場合を説明したが、本発明は、半導体メモリの以外
の半導体の検査にも適用することができる。例えば、チ
ップが複数の機能ブロック領域からなる半導体ウエハを
対象に、各機能ブロック領域毎に、テスト条件を変えて
個別に動作テストを行い、この動作テストの結果を上記
のフェイルビットテストの結果と同様に論理演算および
解析することで、共通の不良原因に起因する欠陥部分
や、不良を引起こしている異常な製造工程を検出するこ
とができる。

【００３０】

【発明の効果】以上の説明のように、本発明によれば、
半導体の不良原因を、ウエハ全面で効率よく特定できる
ようにする半導体検査システムを提供することができ
る。

【図面の簡単な説明】

【図１】 全体の構成図である。

【図２】 フェイルビット解析システムの構成である。

【図３】 フェイルビットテスト項目の設定フローの一
例である。

【図４】 フェイルビットテスト結果の記録形式であ
る。

【図５】 フェイルビットテスト結果演算の手順であ
る。

【図６】 プロファイルの一致の判定フローである。

【図７】 体積を求める方法を説明するための図であ
る。

【符号の説明】

１０１ ・・・・製造ライン １０２ ・・・・品質データベース １０３ ・・・・テスト結果データベース １０４ ・・・・テスト工程 １０５ ・・・・フェイルビットテスト条件指示
部 １０６ ・・・・フェイルビットテスト実行部 １０７ ・・・・フェイルビットテスト結果処理
部 １０８ ・・・・フェイルビット解析システム １０９ ・・・・統合解析処理部 ３０１〜３０６・・・・テスト条件を指示するフロー ４０１ ・・・・ウエハ単位テスト結果テーブル ４０２ ・・・・チップ単位テスト結果テーブル ５０１〜５０６・・・・演算処理のフロー ６０１〜６０６・・・・一致の判定フロー

Claims (5)

【特許請求の範囲】
1. 【請求項１】製造途中にある半導体メモリのウエハを検
   査し、該ウエハの不良原因を特定するための処理を行う
   半導体検査システムにおいて、 検査対象のウエハの各記憶素子に対し、テスト条件を変
   えて、複数種類のフェイルビットテストを実施するＦＢ
   テスト手段と、 前記ＦＢテスト手段により得られた複数種類のテスト結
   果の情報を論理演算することにより、共通の不良原因に
   起因する前記ウエハの欠陥部分を検出する演算処理手段
   とを有することを特徴とする半導体検査システム。
2. 【請求項２】請求項１記載の半導体検査システムにおい
   て、 前記検査対象のウエハの形成過程において、該ウエハの
   形成状態を検査する複数種類の品質検査手段と、 前記演算処理手段の演算結果の情報と、前記品質検査手
   段の検査結果の情報との比較により、不良原因の製造工
   程を検出する解析手段とを、さらに有することを特徴と
   する半導体検査システム。
3. 【請求項３】請求項２記載の半導体検査システムにおい
   て、 検査対象のウエハについての、前記ＦＢテスト手段のテ
   スト結果の情報と、前記品質検査手段の検査結果の情報
   とが、該ウエハに予め付与された識別情報とともに格納
   される、少なくとも１つのデータベース手段と、 前記品質検査手段、ＦＢテスト手段、演算処理手段、デ
   ータベース手段、および、解析手段の間で、ネットワー
   クを介して情報を受け渡しするための通信手段とを、さ
   らに有することを特徴とする半導体検査システム。
4. 【請求項４】半導体メモリのウエハを製造するための複
   数の製造工程と、該複数の製造工程に挿入され、ウエハ
   の形成状態を検査する複数の検査工程と、前記ウエハの
   フェイルビットテストを行い、テスト結果の解析を行う
   テスト解析工程とを備え、該テスト解析工程では、テス
   ト条件を変えて複数種類のフェイルビットテストを行
   い、該複数種類のテスト結果を論理演算することで、共
   通の不良原因に基づく欠陥部分を検出し、該検出結果の
   情報と、前記検査工程の検査結果の情報との比較によ
   り、不良原因の製造工程を検出することを特徴とする、
   半導体メモリの製造方法。
5. 【請求項５】製造途中にある半導体のウエハを検査し、
   該ウエハの不良原因を特定するための処理を行う半導体
   検査システムにおいて、 検査対象のウエハの各機能ブロック領域に対し、テスト
   条件を変えて、複数種類の動作テストを実施するテスト
   手段と、 前記テスト手段により得られた複数種類のテスト結果の
   情報を論理演算することにより、共通の不良原因に起因
   する欠陥部分を検出する演算処理手段とを有することを
   特徴とする半導体検査システム。