CN1636274A - 用于评价凹陷和/或空穴的产量影响的测试结构和模型 - Google Patents

Abstract

在衬底上形成一种包括测试图形(400)的测试结构。测试图形(400)包括具有多个齿(402)的第一梳形结构(401)，以及第二结构(405)。第二结构(405)可以是具有多个侧壁(406a，406b)的蛇形结构或具有多个侧壁的第二梳形结构。第一梳形结构(401)的齿(402)位于蛇形结构(405)或第二梳形结构的侧壁(406a，406b)中。第一梳形结构(401)的齿(402)偏离侧壁(406a，406b)的中心。分析从测试结构中收集的测试数据，以估计出产品产量。测试结构可以具有下层图形，以便下层图形的表面形状变化传递到测试结构的上层图形。

Description

用于评价凹陷和/或空穴的产量影响的测试结构和模型

本申请要求于2001年8月31日提交的美国临时专利申请60/316,317的优先权。

技术领域

本发明涉及用于测量和评价集成电路制造过程的有关处理与设计的统计变化的方法，以便判定这些变化的来源及其对产品的产量与性能的影响。

背景技术

根据芯片布局以及缺陷的层和位置，缺陷(例如，残留的多余材料)能够导致电测量的错误(致命缺陷)。这些错误对于受影响芯片的有关制造的故障负有责任。因此，层和错误敏感性缺陷密度对于产量的提高和控制工序与产品芯片的质量是重要的。参见Staper，C.H.和Rosner，R.J.在关于半导体制造的IEEE学报的1995年第2期第8卷95页至102页的“Integrated Circuit Yield Management and Yield Analysis：Development and Implementation”(集成电路的产量管理与产量分析：发展与实现)，其全部内容在此用于参考。另外参见Ipri，A.C.和Sarace，J.C.在RCA Review杂志的1977年9月第3期第38卷323～350页的“Integrated Circuit Process and Design Rule Evaluation Techniques”(集成电路处理和设计的规则评价技术)，以及Buehler，M.G.在AcademicPress的VLSI Electronics Microstructure Science杂志的1983年第9章第9卷529～576页的“Microelctronic Test Chip for VLSI Electronics”(VLSI电子学的微电子测试芯片)，这两篇的全部内容在此用于参考。电子测试结构用于检测错误及鉴别和定位缺陷。

在铜大马士革制造方法中，涉及表面形状的缺陷尤其突出。在该制造方法中，在氧化层中蚀刻了沟槽和孔，并在其中淀积阻挡膜(例如，Ta和TaN)和Cu膜，以填充这些沟槽，并且使用化学机械抛光(CMP)来去除多余的Cu。已经发现，淀积率和CMP去除率可以有着强而图形依赖性的变化。这些变化在每个芯片和跨越晶片和分片的芯片-芯片的最终图形中，将导致非均匀的层厚度(即，表面形状)。由于大多数芯片具有若干Cu金属化层或其他金属化层，因此这些厚度变化在先后每一个处理层中将得到积累，导致复杂的整体表面形状变化。如果在抛光步骤之后留有残留物质(例如，Ta阻挡金属)(即，“欠抛光”)，则形成了“多余材料”缺陷。在这种情况下，通常的对策是增加CMP去除率以达到充分的“过抛光”。不过，对于给定图形，过分的过抛光实际上将会除去过多的Cu金属，结果导致过度的金属电阻或“缺失材料”缺陷。这样，最终的处理必须平衡这些问题，以得到合理的“处理窗”，如图1所示。图1示出了上金属层处理窗，作为CMP去除率的函数。在图1中，线段102示出了因欠抛光而残留材料所导致短路的区域。线段103示出了理想的处理窗。线段104示出了存在高电阻线路或金属断路的区域。

残留阻挡层或Cu金属(或其他金属)“多余材料”缺陷会引起电流短路。残留阻挡层金属缺陷难以检测出来，甚至使用优化的内嵌(inline)检查方法。电子测试结构使用与缺陷检测的极具吸引力的选择。可使用金属“梳”或“蛇形梳”结构来检测电流短路的存在。图2示出了典型的金属蛇形梳结构200，它包括蛇形部件202和两个梳形部件203、204。如果多余材料缺陷发生在两个半梳形203和204之间，则结果得到的电流短路将导致过度的电流泄漏，这在接下来的电子测试期间可检测到。如果缺失材料缺陷发生在结构200的蛇形部件202内部，则接下来的电子测试表明在蛇形两端的之间存在断路电路。

可以使用在下面层上的布局图形来模拟包括金属2的线路302和303的金属梳和蛇形梳300中的与表面形状有关的故障，如图3A和3B所示。图3A和3B示出了蛇形梳结构300的残留金属2(M2)305短路线路302，作为在金属1(M1)线路(下层)301中形成凹陷的结果。残留的M2金属305位于M1“凹陷”中。图中示出了淀积的氧化结构307和最终抛光的氧化结构309。残留的M2金属305位于最终抛光的氧化结构309的下面(因为M1形成凹陷)并且不被抛光所去除。不过，下层图形301必须经过仔细的构造，以便能够以从其他可能的故障图形中惟一识别出来的方式，来模拟这些期望的故障图形。

进而，下层图形301对于金属蛇形梳300的产量的影响依赖于蛇形梳本身的设计。最后，该测试结构应该是在产品芯片中通常使用的布局图形的代表。这保证了从测试结构的分析中得到的结果将与产品产量相关。现在的设计流程能够得到可能的产品布局图形的大量变体。考虑到所有这些因素的结合，需要对测试结构进行针对Cu(或其他金属)表面形状分析的严格的实验设计(DOE)，以便用于产品产量的提高。

发明内容

本发明的一个方面是包含位于衬底上的测试图形的测试结构。该测试图形包含具有多个阱的蛇形结构，以及具有多个齿位于蛇形结构的阱内的梳形结构。这些齿可以偏离阱的中心。

本发明的另一方面是包含位于衬底上的测试图形的测试结构。该测试图形包含第一和第二梳形结构，二者互为相对，形成多齿交错。第一梳形结构在其每一对相邻齿之间各有一个阱。第二梳形结构的齿偏离阱的相应中心。

本发明的另一方面是分析从具有梳形和偏移的蛇形或梳形的测试结构中收集的测试数据，从而估计出产品产量。

本发明的另一方面是一种方法，包括设计带有实验设计的下层测试图形这一步骤，以便模拟表面形状的变化，这些表面形状变化传递到上层，其中一个或多个表面形状的变化而造成上层图形中的故障。

本发明的另一方面是一种方法，包括步骤有：设计带有第一实验设计的下层测试图形，以便模拟传递到上层的表面形状变化；设计带有第二实验设计的上层图形的变化；以及相互协调第一和第二试验设计。

附图说明

图1示出了晶片产量受到CMP去除率影响的情况。

图2为现有的蛇形梳测试结构图。

图3A(平面图)和3B(剖面图)示出了来自通过在下层金属中形成凹陷而得到的残留上层金属中的上层短路电路。

图4示出了根据本发明的示例性蛇形梳测试结构的平面视图。

图5示出了包括了图4的梳形测试结构的示例性布局的平面视图。

图6为直方图，示出了在各种条件下的管芯产量，分离W1。

图7为直方图，示出了管芯产量，分离D1。

图8为直方图，示出了管芯产量，分离S2。

图9为直方图，将实验的产量结果(直方图中每一对的左棒)与预测的产量(直方图中每一对的右棒)进行比较。

图10为因临界面积或其他原因而导致的产量损失图。

图11示出了上层(M2)图形的密度对产量的影响关系。

图12和13分别为下层中具有空穴的例子的平面图和剖面图。

图14A～14D示出了计算临界面积的每一步骤。

图15A和15B分别示出了金属凹陷例子的平面图和剖面图。

图16A和16B分别为金属腐蚀例子的平面图和剖面图。

具体实施方式

于2001年8月31日提交的美国临时专利申请60/316,317，其全部内容在此作为参考。

导言

已知在下金属层上的Cu(或其他材料)凹陷会在下一个金属层上形成残留阻挡金属材料，结果造成电流短路。已经观察到，在下金属层中的氧化凹陷和金属空穴形成会导致上金属层中的电流短路。这几种故障类型的可能性取决于几个因素：

1.在下金属层中的Cu(或其他金属)凹陷、氧化凹陷或Cu(或其他金属)空穴的可能性

2.下层表面形状传递到上层氧化表面形状的可能性

3.在上金属层形成中的最终抛光步骤期间的去除率

4.上层金属在非常靠近残留材料缺陷的地方的存在，并导致上层金属中的短路。

由于在管芯上的这样的测试结构所使用的测试结构设计和DOE，现有技术金属测试结构不足以概括这种故障的特点。因此提出了一种新的测试结构设计，并且总结了在DOE期间所考虑的主要问题，以使测试结构的结果与产品产量的提高有关。

测试结构设计

蛇形梳测试结构设计一般为蛇形梳中的所有元件使用相等的线宽和线距，如图2所示。这造成上层中的临界面积和密度的相关。这样，上面的因素3和4与标准的蛇形梳测试结构是不可分开的。

为了允许对蛇形梳结构中的临界面积和金属密度进行独立控制，可以使用本发明的包括“偏移蛇形梳”测试结构400(如图4所示)的一个示例性实施例。临界面积是由图形/结构所占用的面积，它易受专门定义的缺陷的影响。在该测试结构中，通过在蛇形梳400中以最小间隔放置“齿”402的每一连续对403和404(即，“齿对”)来得到高临界面积。这是通过在蛇形结构的阱406中放置梳形结构的齿402而完成的。其中这些齿与阱的中心存在偏移。这里，术语“齿”所指包括梳形401的部件402和蛇形405的部件402。根据布局规则，最小间隔为在对(例如，对403)中的齿402之间的最小间隔S1。S2定义了齿对之间的距离。齿对403具有间隔S1；齿对403的左边为第二齿对404。每一个阱406具有第一和第二侧壁406a和406b，齿402与其中一个阱的第一、第二侧壁之一之间的最小间隔为最小间隔S1，这一间隔也是用于衬底上的电路图形的任何线路之间所允许的间隔。然后通过改变齿对之间的间隔来独立控制密度。金属密度定义为(2*L)/(S1+L+S2+L)，其中L为线宽。例如，在表1(下面)的DOE中，由于最小值S大约为0.2μm，并且L大约为1～1.2μm，因此最大密度实际上大约为80～90％。

图5示出了包括了两个图4的梳形测试结构的第二布局例子的平面视图。测试图形500包括：第一、第二梳形结构502a和502b彼此相互面对，形成多个交错的齿503a和503b，其中第一梳形结构502a在每一对相邻齿503a之间分别具有阱505。第二梳形结构502b的齿503b与阱505的相应中心C之间存在偏移。

在图5中，金属1(项504)的密度D1的计算公式为D1＝W1/(W1+S1)。表1提供梳金属凹陷DOE。下面是一个用于该DOE的测试程序例子：在全因素的DOE中，有54个结构。

使用同样的原理绘制出下层图形。下层测试图形具有实验设计来模拟表面形状的变化，该变化传递到上层图形。这样可以提取故障率和判定故障率和下层测试图形的临界面积之间的关系。由于下层图形被单独绘出以为电子测试的上层提供表面形状，因此在电子可测试结构(例如，梳形)中二者并不相连，并且只被简单地作为“伪图形”来绘制。伪图形的设计与上面的主动测量的图形有关。

尽管示例性实施例在下层中使用伪图形，但许多不同类型的图形能够模拟表面形状，该表面形状能够传递到上层，并造成电子可观察的短路或断路电路。例如，Cu空穴只有在小金属图形的角落里(诸如文本(text)或岛屿(island))才能够形成。因此可以在上层蛇形梳的下面构造这种图形的一个排列，来模拟表面形状和致命短路。能够造成上层表面形状的任何类型的下层图形都可以使用。本专业的普通技术人员都知道，对应于任何给定的下层图形的合适的DOE都是基于对表面形状生成机制的知识或假设之上。

伪图形可有特别的设计特征。对每一个伪图形可以进行专门设计，以便模拟特定种类的故障。例如，为了模拟Cu和氧化凹陷，使用了具有变化的宽度和间隔的长线路。为了模拟Cu空穴，使用了Cu线路以及Cu岛和其他小的、角落占优势的Cu结构。一般地，可以使用任何一种能够模拟在上层中的表面形状的伪图形。其他像这样的伪图形例子还包括，但不局限于，诸如随机逻辑的SRAM单元阵列或块，或标准单元等典型产品布局图形的样本。

示例性方法和器件提供了一套蛇形梳结构400或带有可变的线路间隔的双偏移梳结构500，可变线路间隔能够将由特定的机制，例如，由Cu(或其他材料)凹陷与CMP去除率的交互所造成的短路和断路，而造成的上层中的缺陷影响从由其他故障机制所造成的类似上层金属缺陷的存在中分离出去。这样，可以形成多个这种测试结构，每一个测试结构分别具有不同的最小线路间隔。

图11示出了上层(M2)图形的密度对产量的影响关系。术语“L/S”表示线路/间隔。曲线1101表示的是作为M2图形密度的函数的M2CMP残留物的概率。通过改变M2梳形下面的M1线宽图形，可以改变该参数。曲线1102表示的是作为M2图形密度的函数的M2临界面积。通过改变在M2梳形中的最小L/S对之间的S2间隔，可以改变该参数。曲线1103示出了M2可能的产量影响趋势对密度的关系，由于当M2临界面积减少时，M2熔炼(puddle)概率增加。

实验设计和数据分析

用于Cu表面形状分析的现有技术测试芯片不允许可以出现于任何单独一套数据中的各种可能的故障图形的直接分解。为了有助于完成这一任务，我们考虑如何通过布局设计来模拟每一个故障图形，以及如何以一种对产品产量预测有用的形式来模拟缺陷的频率(即，“缺陷密度”)。然后，这些考虑为测试结构布局图形规定了实验设计(DOE)。

该示例性实施例的另一个方面提供了DOE系统，该系统考虑了缺陷密度以及如何通过设计布局来影响故障图形。

该示例性方法包括设计具有第一实验设计的下层测试图形(具有伪图形)，以便模拟传递到上层图形的表面形状的变化。在上层图形中的变化具有第二实验设计。第一和第二实验设计经过协调，相互作用。例如，第一(下层)实验设计可以包括提供能够最大化上层图形中给定类型的缺陷(例如，M2短路)的可观察性的结构。然后，第二实验设计可能包括提供各自具有不同能力来避免给定类型的缺陷的结构。第二实验设计可以包括提供各自对给定类型缺陷的密度具有不同敏感度的结构。

在图6～8中，术语“分离”仍然用于识别两个不同的过程。当进行带有传统上分离的n个变量的实验时，意味着设计了另一个实验，其中有一个变量是不同的，因此说这两个处理过程是“分离”的。不过，DOE是一个形式化的方法，用于进行带有不同变量安排的实验，使用最小数目的实验来提取最大量的信息。在如这里讲述的DOE分离的情况下，使用新颖的方式一次可以改变不止一个变量。因此，利用时变方法的实验可以用DOE来代替。这里使用术语“分离”来识别两个不同的过程。

注意到在图6～8中，缩写词DT、OP、TP和POR不是指在管芯上的示例性蛇形梳测试结构，而是指在晶片处理期间的“分离”条件。这些条件可以是任何特定于产品的处理条件。提供的这些数据用于示出分析方法之目的，而不用于强调用于该样本的特定条件DT、OP、TP和POR。

在图6～8中，管芯产量的定义，使得如果在同一范畴的所有结构是好的，则管芯也被认为是好的。

图6为直方图，示出了在各种条件(指定的DT、OP、OP+TP、POR)下的管芯产量，“分离W1”。也就是说，标号为“4”的各个棒具有类似的值W1，标号为“10”的各个棒具有类似的值W1，标号为“20”的各个棒具有类似的值W1。在图6中，如果所有具有同一宽度的结构是好的，则认为管芯是好的。在图6中的各种分离条件中，OP分离一致具有最好的产量；DT和POR分离具有最差的产量。

图7为直方图，示出了管芯产量，分离D1。也就是说，标号为“30”的各个棒具有同样的值D1；标号为“50”的各个棒具有同样的值D1；等等。在图7中，如果具有同一金属1密度的所有结构是好的，则认为管芯是好的。在图7中的各种分离条件中，OP分离一致具有最好的产量；DT和POR分离具有最差的产量。

图8为直方图，示出了管芯产量，分离S2。也就是说，标号为“0.2”的各个棒具有同样的值S2；标号为“0.94”的各个棒具有同样的值S2；等等。在图8中，如果具有同一金属2的梳形间隔的所有结构是好的，则认为管芯是好的。在图8中的各种分离条件中，OP分离对于直到4.74的S2值具有最好的产量；DT和POR分离对于直到4.74的S2值具有最差的产量。对于S2值为18.88和40.08时，在各种条件下的产量几乎没有多少差异。

对于图6～8的数据的示例性分析结果如下：在晶片处理期间使用的分离条件中，标为“OP”的分离条件比其他分离具有较高的产量。显然产量和金属1宽度没有紧密关系。显然产量和金属1密度没有紧密关系。产量和金属2梳形间隔/密度具有紧密关系。

一般地，通过分析从实验中收集的数据，来判定调查中的每一个单个的设计特征和产量之间是否存在互相关，并且每一个单个的分离处理条件和产量之间是否存在互相关。

图9为直方图，将实验的产量结果(来自于图8)与预测的产量进行比较。实验的结果由直方图中每一对邻近棒的左棒来表示。根据临界面积模型预测的产量结果由直方图中每一对邻近棒的右棒来表示。当金属2密度处于中间水平时，在观察的产量和通过临界面积模型预测的产量之间存在很大差别。根据临界面积模型，产量损失应该随着金属2密度的提高而单调增加。根据观察的产量，产量损失与金属2密度呈二次函数关系。

图10示出了在参考图6～9的上述试验中，总产量损失、根据临界面积而预测的产量损失，以及由于其他原因而推导的产量损失作为金属2密度的函数。这些值由如下方程来定义：

产量损失＝1-Yield_observed                       (1)

由于CA的产量损失＝1-Yield_{predicted by CA}          (2)

从示例性分析中可以得出如下结论：临界面积模型不能解释如图10所示的中间的金属2密度结构的大的产量损失(图中标有“YL due toother reason”)；应该存在另一种系统的产量损失机制。在参考图6～9的上述例子中，金属2梳形间隔/金属2密度对产量损失有二次方程的影响。这样，最初在图11中进行解释的测试概念已经在硅中得到了实现，并且展示了本发明所体现的测试结构设计实践和分析方法的使用。

处理故障率估计和产品产量影响估计

金属2短路的新机制需要使用新的产量模型。这些新模型可以包括：金属空穴模型，金属凹陷模型，金属腐蚀模型，Cu上(Cu-up)模型，如此等等。这些产量模型被归纳为设计图形属性(例如，临界面积)和处理故障率数量(例如，缺陷密度)的函数。所绘制的这些测试结构的设计图形用于针对每一种处理故障机制估计出临界面积。因此，可以将一套测试结构的产量与所绘的那些测试结构的设计图形一起使用，以转换产量模型函数并估计处理故障率数量。然后，将处理故障率数量与从产品图形中提取的合适的临界面积一起使用，以估计处理故障机制的产品产量影响。

产量预测方法在2002年7月24日提交的美国专利申请10/202,278和Ciplickas、Dennis等人发表的“Predictive Yield Modeling ofVLSIC’s”(IEEE International Workshop on Statistical Metrology，Honolulu，HI，2000年6月)中有述。这两篇文章均作为本文的参考。

通过将处理缺陷率(D0、p和λ等)与根据产品芯片布局计算得到的临界面积相结合，来计算出产量影响预测。下面一部分来讲述这一分析流程。

通过对由每一个处理层而分解的单个电路块构建产量预测，形成整体模型。例如，如果芯片包含带有SRAM核心的随机逻辑，并且在两级金属处理中进行芯片制造，则形成了如表2中所示的产量影响矩阵。矩阵的每一个元素包含针对给定芯片块和处理层的产量影响预测。矩阵的最后一行和最后一列包含在那一列或那一行的所有元素的产品。例如，左上角的10个元素(前5列和前2行)的产品估计出跨越所有层的总芯片产量。

	pdy	接触	金属1	通路	金属2	所有层
							逻辑
SRAM
							总芯片

使用给定块和层中的布局的平均故障率，来计算单产预测。平均故障率λ是用于建模随机缺陷的产量影响的一个很好的参数。例如，假设与一定缺陷类型a有关的块故障率为λ_a，可以使用泊松分布来估计芯片中不受缺陷影响的部分：

$Y_a=e^{-{\mathrm{\λ}}_a}---\left(4\right)$

上述方程表示的是缺陷类型a的受限产量。其他分布，诸如负二项式分布，也能估计用于受限产量。当使用λ_a来建模的故障显示出一定程度的类聚性时，其他的分布类型是最合适的。不过，为简洁明了起见，泊松分布用于解释这些概念，并且这里不准备讨论类聚的产量模型。用于布局块的平面互连层的故障率，可以通过使用现有的临界面积来计算出来：

${\mathrm{\λ}}_{b,l}=\underset{x_0}{\overset{\∞}{\∫}}\left[{\mathrm{CA}}_{e,l}\left(x\right)\right]\left[{\mathrm{DSD}}_l\left(x\right)\mathrm{dx}\right]---\left(5\right)$

其中，b为布局块；

l为处理块；

x₀为技术上的最小特征尺寸；

x为缺陷尺寸；

CA_b，l(x)为缺陷尺寸为x的层l中块b的临界面积；

DSD_l(r)为尺寸为x的层l中的缺陷密度。

布局块中通孔层的故障率，可以通过使用单个通路或接触故障率和块中接触或通路的个数来计算得到：

$Y_{b,l_{\mathrm{via}}}=e^{-{\mathrm{\λ}}_{l_{\mathrm{via}}}{N}_{b_{\mathrm{via}}}}---\left(6\right)$

使用每一层和块的归一化故障率，能够使产量影响矩阵用于建模多个情形。嵌入式SRAM的分解与如表2所示的随机逻辑是一个典型结构的非限制例子。如果在设计中出现多个独立测试的块，则建议将产量影响矩阵分解成若干行，对应于每一个块。类似的，尽管上述例子解释了如何根据经典处理故障率数量(D0、p、λ)来构建产量影响矩阵，但该方法允许使用其他处理故障率数量(例如，Dv(x)、PL(m2s，m1w)和PL(d1，d2，x))。基于这些处理故障率的产品产量模型将形成产量影响矩阵中的新列。

图12和13分别为下层中具有空穴的例子的平面图和剖面图。下面将讲述一下产量损失机制。金属1中的空穴造成金属2梳形短路。该模型类似于临界面积短路模型，不同的是M1中的空穴引入了M2缺陷。因此，M2缺陷密度实际上是M1“空穴密度”。有关的M2布局参数为CA(x)，其中CA为临界面积，x为空穴的半径。有关的处理参数为M1空穴尺寸分布Dv(x)。这些参数的关系如下面的方程所示：

Yield＝e^{-∫CA(x)*Dv(x)dx}                         (7)

布局提取的给出公式为：CA(x)＝(((&(m2＞x))&(m1＜x))，其中：A&B指层A和B进行布尔“AND”计算；

！A指层A的布尔“NOT”或“逆”计算；

L＞x指将层L加大尺寸量为x；

L＜x指将层L减小尺寸量为x；

(&L)指通过层L中重叠的多边形区域形成的层。

对于根据使用前面所述原理的DOE设计的一套测试结构，给定Yield和CA(x)值，通过求解方程(7)，计算得到处理参数Dv(x)。由于由临界面积来建模的和由给定测试结构产量来测量的故障机制，给定从产品布局中提取的CA(x)，可以使用Dv(x)和方程(4)来估计产品产量。

图14A～14D示出了计算临界面积的每一步骤。计算公式如上所述。图14A为原始布局。在图14B中，(m2＞x)表示将m2增加尺寸x。

图14C示出了((&(m2＞x))和(m1＜x)。最后，图14D示出了(((&(m2＞x))与(m1＜x))进行AND运算，得出了面积为CA(x)的最终多边形。

尽管参考铜凹陷问题讲述了示例性方法和器件，可以实践本发明来调查象钨等用于CMP处理的其他金属。可以将任何金属与化学机械平面化处理(CMP)中涉及的任何氧化物相结合，来实践本发明。在一些设计中，铜用于更小的维度可能不够充分，因为这些维度接近电子的平均自由路径。而且，在特定的设计中，可能还需要极低k介质，而不是现有的氧化物。考虑到材料属性的差别，本领域普通技术人员能够容易地优化这里讲述的结构和工艺。

图15A和15B分别示出了金属凹陷例子的平面图和剖面图。用于金属凹陷的产量损失机制如下所述：CMP造成宽金属1线路的凹陷，然后金属2梳形将短路。其示例性模型如下。

有关的布局参数为：CL(m2s，m1w)定义为临界长度，即在宽为m1w的金属1线路上的间隔为m2s的金属2的长度。

有关的处理参数为：PL(m2s，m1w)定义为形成临界长度CL(m2s，m1w)的M2图形中的短路概率。

金属凹陷的产量方程如下：

Yield＝e^{-∫CL(m2s，m1w)*PL(m2s，m1w)dm2sdm1w}                 (8)

布局提取按照如下方程进行：

CL(m2s，m1w)＝Length(m2s，m1w-)-Length(m2s，m1w)

Length(m2s，m1w)＜-SW(m2&((！(！(m1＜0.5*m1w))＞0.5*m1w))，其中：

A*B为层A和B的布尔“OR”计算；

SW(L)为层L的间隔分布。

对于根据使用前面所述原理的DOE设计的一套测试结构，给定Yield和CL(m2s，m1w)值，通过求解方程(5)，计算得到处理参数PL(m2s，m1w)。由于由临界长度来建模的和由给定测试结构产量来测量的故障机制，给定从产品布局中提取的CL(m2s，m1w)，可以使用PL(m2s，m1w)和方程(5)来估计产品产量。

图16A和16B分别为金属腐蚀例子的平面图和剖面图。缺陷机制为金属1的腐蚀造成金属2梳形短路。

布局参数为：CL(d1，d2，x)定义为临界长度，即在具有金属1密度d1和金属2密度d2的区域中，具有间隔为x的金属2的长度。

处理参数为：PL(d1，d2，x)定义为该临界长度的短路概率。

产量方程如下：

Yield＝e^{-∫CL(d1，d2，x)*PL(d1，d2，x)dd1dd2dx}             (9)

对于根据使用前面所述原理的DOE设计的一套测试结构，给定Yield和CL(d1，d2，x)值，通过求解方程(6)，计算得到处理参数PL(d1，d2，x)。由于由临界长度来建模的和由给定测试结构产量来测量的故障机制，给定从产品布局中提取的CL(d1，d2，x)，可以使用PL(d1，d2，x)和方程(6)来估计产品产量。

示例性实施例使用了与互连线路有关的图形来区分粒子和CMP缺陷。因此，更高电导率的金属看来更有关地用于根据本发明的结构中。在连通结构(接触)中使用了像钨等难熔金属。但是也可以将其他高电导率金属(例如，铝)用于互连线路。

该算法适用于任何大马士革处理方法，诸如用于接触的W-大马士革(或AlCu大马士革)。

本发明的讲述使用了若干示例性实施例，但并不局限于此。相反，应该宽泛理解所附的权利要求，它可包括本领域的普通技术人员所作的本发明的其他变体和实施例，只要不偏离本发明的等价物的主旨和范围即可。

Claims (15)

1.一种测试结构，包含位于衬底上的测试图形，该测试图形包含：

蛇形结构，具有多个阱，以及

梳形结构，具有位于蛇形结构的阱内的多个齿，

其中齿偏离阱的中心。

2.如权利要求1所述的测试结构，其中每一个阱具有第一和第二侧壁，齿与其中一个阱的任一第一和第二侧壁之间的最小间隔为用于衬底上的电路图形的任何线路之间所允许的最小间隔。

3.一套测试结构，每一测试结构包括位于衬底上的测试图形，该测试图形包含：

蛇形结构，具有多个阱，以及

梳形结构，具有位于蛇形结构的阱内的多个齿，

其中齿偏离阱的中心，并且每一个测试图形在这些阱之一的侧壁和一个阱内部的梳形结构的齿之间，分别具有不同的最大距离。

4.一种测试结构，包含位于衬底上的测试图形，该测试图形包含：

第一和第二梳形结构，二者互为相对，形成多个交错的齿，第一梳形结构在其每一对相邻齿之间各有一个阱；

其中第二梳形结构的齿偏离阱的相应中心。

5.如权利要求6所述的测试结构，其中在第二梳形结构的多齿之一和第一梳形结构的最近一个齿之间的最小间隔为用于衬底上的电路图形的任何线路之间所允许的最小间隔。

6.一种用于分析测试数据的方法，包括如下步骤：

形成包含位于衬底上的测试图形的测试结构，该测试图形包含：

第一梳形结构，具有多个齿，以及

蛇形结构或第二梳形结构，具有多个侧壁，第一梳形结构的齿位于蛇形结构或第二梳形结构的侧壁中，

其中第一梳形结构的齿偏离侧壁的中心；以及

分析从测试结构中收集的测试数据，以由此估计出产品产量。

7.一种方法，包括如下步骤：

设计带有实验设计的下层测试图形，以便模拟传递到上层图形的表面形状变化，其中一个或多个表面形状变化造成上层图形中的故障。

8.如权利要求7所述的方法，进一步包括提取故障率和判定故障率和下层与上层测试图形的临界面积之间的关系。

9.如权利要求7所述的方法，其中上层图形包括：

蛇形结构，具有多个阱，以及

梳形结构，具有位于蛇形结构的阱内的多个齿，

其中齿偏离阱的中心。

10.一种方法，包括如下步骤：

设计带有第一实验设计的下层测试图形，以便模拟传递到上层的表面形状变化；

设计带有第二实验设计的上层图形的变化；以及

相互协调第一和第二试验设计。

11.如权利要求10所述的方法，其中第一实验设计包括提供能够最大化上层图形中给定类型的缺陷的可观察性的结构。

12.如权利要求11所述的方法，其中第二实验设计包括提供各自具有不同能力来避免给定类型的缺陷的结构。

13.如权利要求11所述的方法，其中第二实验设计包括提供各自对给定类型缺陷的密度具有不同敏感度的结构。

14.如权利要求1所述的测试结构，其中测试结构具有下层图形，以便下层图形的表面形状传递到测试结构的上层图形，其中一个或多个表面形状变化造成上层图形中的故障。

15.如权利要求14所述的测试结构，其中蛇形结构和梳形结构位于上层图形中。

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