KR101021095B1 - 위상제어루프의 지터 측정 방법, 장치 및 그 방법을 수행하기 위한 프로그램이 기록된 기록매체 - Google Patents

Abstract

위상제어루프의 지터 측정 방법, 장치 및 그 방법을 수행하기 위한 프로그램이 기록된 기록매체가 개시된다. 위상제어루프(PLL)의 지터 측정 장치는, 테스트 디바이스로부터 입력되는 출력 파형에 대해 매 테스트 지점마다 기대값과 출력값의 일치 여부를 판단하는 기능 테스트부; 매 테스트 지점마다의 판단 결과 또는 상기 출력 파형의 주기별 일치/불일치 횟수 합을 저장하는 레지스터; 및 매 주기에 대한 상기 일치 여부의 결과로 인식된 부호 변환점들의 시간적 위치를 이용하여 지터값을 연산하는 지터값 연산부를 포함할 수 있다. 본 발명에 의하여, 타임 디지타이저 카드가 구비되지 않더라도 위상제어루프(PLL)의 지터값 측정이 가능하므로 저가형 테스트 장치의 구현 및 이용이 가능하다.

PLL, 지터, jitter

Description

위상제어루프의 지터 측정 방법, 장치 및 그 방법을 수행하기 위한 프로그램이 기록된 기록매체{Method, device and recording medium for measuring jitter of phase locked loop}

본 발명은 위상제어루프(PLL, Phase Locked Loop)의 지터(jitter) 측정 방법, 장치 및 그 방법을 수행하기 위한 프로그램이 기록된 기록매체에 관한 것이다.

지터(jitter)는 이상적인 기준(reference point)으로부터 시간 변위를 의미한다. 즉 신호가 기준점보다 얼마나 빨리 또는 늦게 나타나는가를 표현하는 값이다. 따라서, 지터는 일반적으로 바람직하지 않은 주기적 신호의 특성이라 할 수 있다.

집적회로 소자들의 동작시 발생되는 지터는 일종의 노이즈(noise)로서 데이터의 손실이나 오동작의 원인이 된다. 따라서, 집적회로 소자들에서 발생되는 지터를 정확하게 측정할 수 있는 장치가 요구된다.

도 1은 종래기술에 따른 위상제어루프에 대한 지터 테스트를 위한 자동 테 스트 장치(ATE, Automated Test Equipment)와 테스트 디바이스(DUT, Device Under Test)간의 연결 관계가 나타낸 도면이다.

도 1을 참조하면, ATE(100)는 테스트부(102), 불량정보 메모리(Fail memory, 104), 디지털 핀 카드(106), 타임 디지타이저(Time Digitizer) 카드(108)를 포함하여 구성된다.

불량정보 메모리(104)는 테스트부(102)가 테스트 벡터(test vector)를 동작시켜 테스트를 수행하는 과정에서 실패(fail)가 검출되면, 어떤 어드레스에서 어떤 핀이 어떤 유형으로 불량이 발생하는지를 저장하는 저장수단이다. 불량정보 메모리(104)에 저장된 실패에 관한 정보는 사용자의 요청에 의해 제공될 수 있다.

디지털 핀 카드(106)는 테스트부(102)의 제어에 의해 테스트 디바이스(110)에 연결되어 형성되는 디지털 채널(digital channel)을 통해 전압, 전류 및 타이밍을 포함하는 파형을 인가하여 테스트할 수 있도록 한다. 이는 반도체 테스트 장치에 통상적으로 구비되는 구성요소이다.

타임 디지타이저 카드(108)는 테스트부(102)에 의한 기능 테스트(function test) 수행 과정에서 시간 지연(time delay) 또는/및 시간 노이즈(time noise)를 측정할 수 있도록 구비된다. 타임 디지타이저 카드(108)는 하드웨어 형태로 ATE(100)에 탑재된다.

도 1에 도시된 종래의 ATE(100)에 의한 위상제어루프(PLL)에 대한 지터(jitter) 항목 테스트 과정을 간략히 설명하면 다음과 같다.

ATE(100)는 디지털 핀 카드(106)에 의해 형성된 디지털 채널(Digital Channel)을 통해 DUT(110)와 연결되도록 하고, 테스트 벡터를 이용한 기능 테스트를 수행하여 테스트 모드로 진입한 후, ATE(100)에 구비된 타임 디지타이저 카드(108)에 의해 수행되는 타임 디지타이저 옵션을 이용하여 DUT(110)의 지터값을 측정하게 된다.

참고로, ATE(100)에 의해 수행되는 테스트 항목으로는 기능 테스트(function test)와 DC 테스트 등이 있다. 여기서, 기능 테스트는 DUT(110)가 실장된 상태에서의 조작(operation)과 유사한 방법으로 테스트 벡터(Test vector)를 이용하여 통과(pass)/실패(fail)을 판별하는 것이다. DC 테스트는 전류나 전압값을 측정하여 통과(pass)/실패(fail)을 판별하는 것이다.

즉, 종래기술에 따른 위상제어루프(PLL)에 대한 지터 측정 장치는 디지털 핀 카드(106)뿐 아니라 타임 디지타이저 카드(108)를 모두 구비하여야 하는 제한이 있다.

본 발명은 타임 디지타이저 옵션(Time Digitizer Option)이 없는 테스트 장치에서도 위상제어루프(PLL)의 지터값 측정이 가능하도록 하는 위상제어루프의 지터 측정 방법, 장치 및 그 방법을 수행하기 위한 프로그램이 기록된 기록매체를 제공하기 위한 것이다.

본 발명은 타임 디지타이저 카드가 구비되지 않더라도 위상제어루프(PLL)의 지터값 측정이 가능하므로 저가형 테스트 장치의 구현 및 이용이 가능하도록 하는 위상제어루프의 지터 측정 방법, 장치 및 그 방법을 수행하기 위한 프로그램이 기록된 기록매체를 제공하기 위한 것이다.

본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.

본 발명의 일 측면에 따르면, 위상제어루프(PLL)의 지터 측정 장치가 제공된다.

본 발명의 일 실시예에 따른 위상제어루프(PLL)의 지터 측정 장치는, 테스트 디바이스로부터 입력되는 출력 파형에 대해 매 테스트 지점마다 기대값과 출력값의 일치 여부를 판단하는 기능 테스트부; 매 테스트 지점마다의 판단 결과 또는 상기 출력 파형의 주기별 일치/불일치 횟수 합을 저장하는 레지스터; 및 매 주기에 대한 상기 일치 여부의 결과로 인식된 부호 변환점들의 시간적 위치를 이용하여 지터값을 연산하는 지터값 연산부를 포함할 수 있다.

상기 지터값 연산부는 상기 출력 파형 중 측정 범위에 포함되는 각 주기당 부호 변환점의 검출 시점 중 최선의 검출 시점과 최후의 검출 시점간의 시간적 차이를 상기 지터값으로 연산할 수 있다.

상기 기대값이 L(Low) 또는 H(High) 중 어느 하나가 제1 값으로 지정된 경우, 상기 부호 변환점은 상기 제1 값에서 다른 값으로 변경되거나 다른 값에서 상 기 제1 값으로 변경된 지점일 수 있다.

상기 기능 테스트부는 테스트 벡터(test vector)를 이용하여 상기 일치 여부를 판단할 수 있다.

상기 테스트 벡터는 모드 세팅 부분(mode setting part)와 PLL 출력 비교 부분으로 구성될 수 있다.

상기 테스트 지점은 일정한 시간 간격마다 지정될 수 있다.

본 발명의 다른 측면에 따르면, 위상제어루프(PLL)의 지터 측정 방법 및/또는 그 방법을 수행하기 위한 프로그램이 기록된 기록매체가 제공된다.

본 발명의 일 실시예에 따른 위상제어루프(PLL)의 지터 측정 방법은, 테스트 디바이스로부터 입력되는 출력 파형에 대해 매 테스트 지점마다 기대값과 출력값의 일치 여부를 판단하는 단계; 매 테스트 지점마다의 판단 결과 또는 상기 출력 파형의 주기별 일치/불일치 횟수 합을 저장하는 단계; 및 매 주기에 대한 상기 일치 여부의 결과로 인식된 부호 변환점들의 시간적 위치를 이용하여 지터값을 연산하는 단계를 포함할 수 있다.

상기 연산하는 단계는 상기 출력 파형 중 측정 범위에 포함되는 각 주기당 부호 변환점의 검출 시점 중 최선의 검출 시점과 최후의 검출 시점간의 시간적 차이를 상기 지터값으로 연산할 수 있다.

상기 기대값이 L(Low) 또는 H(High) 중 어느 하나가 제1 값으로 지정된 경우, 상기 부호 변환점은 상기 제1 값에서 다른 값으로 변경되거나 다른 값에서 상 기 제1 값으로 변경된 지점일 수 있다.

상기 판단하는 단계는 테스트 벡터(test vector)를 이용하여 상기 일치 여부를 판단할 수 있다.

상기 테스트 벡터는 모드 세팅 부분(mode setting part)와 PLL 출력 비교 부분으로 구성될 수 있다.

상기 테스트 지점은 일정한 시간 간격마다 지정될 수 있다.

본 발명은 타임 디지타이저 옵션(Time Digitizer Option)이 없는 테스트 장치에서도 위상제어루프(PLL)의 지터값 측정이 가능하도록 하는 효과가 있다.

또한, 본 발명은 타임 디지타이저 카드가 구비되지 않더라도 위상제어루프(PLL)의 지터값 측정이 가능하므로 저가형 테스트 장치의 구현 및 이용이 가능하도록 하는 효과도 있다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체 적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. 또한, 본 명세서에서는 위상제어루프(PLL)의 지터값 측정을 중심으로 설명하지만, 이에 제한되지 않는 것으로 해석되어야 한다.

도 2는 본 발명의 일 실시예에 따른 위상제어루프의 지터 측정 장치의 구성을 개략적으로 나타낸 도면이고, 도 3은 본 발명의 일 실시예에 따른 테스트 벡터를 나타낸 도면이며, 도 4a 및 도 4b 는 본 발명의 일 실시예에 따른 지터값 측정을 설명하기 위한 파형 예시도이고, 도 5는 본 발명의 일 실시예에 따른 위상제어 루프의 지터 측정 방법을 나타낸 순서도이다.

도 2를 참조하면, 테스트 장치(200)는 테스트부(202) 및 디지털 핀 카드(204)를 포함한다. 앞서 도 1을 참조하여 설명한 종래의 ATE(100)와 비교할 때, 불량정보 메모리(104) 및 타임 디지타이저 카드(108) 중 모두 또는 어느 하나를 구비할 필요가 없다. 이에 대해서는 이후의 설명을 통해 쉽게 이해될 수 있을 것이다.

테스트 장치(200)는 디지털 핀 카드(204)에 의해 형성되는 디지털 채널(Digital Channel)을 통해 테스트 디바이스(210)에 연결된다. 테스트 디바이스(210)에 구비된 핀들은 파워 핀과 일반 시그널 핀으로 구분될 수 있으며, 일반 시그널 핀에 디지털 채널이 연결되도록 한 후 테스트 장치(200)는 전압, 전류 및 타이밍을 포함하는 파형의 신호를 인가하여 테스트하게 된다.

테스트부(202)는 기능 테스트부(220), 레지스터(222) 및 지터 연산부(224)를 포함한다. 각 구성요소가 하드웨어 구성으로 구현될 수도 있으나, 하나 이상의 구성요소는 프로그램 코드들의 조합에 의한 소프트웨어 프로그램 등으로 구현될 수도 있다.

기능 테스트부(220)는 테스트 디바이스(210)에 대한 기능 테스트(function test)를 수행한다.

기능 테스트는 테스트 디바이스(210)가 실장된 상태에서의 조작(operation)과 유사한 방법으로 테스트 벡터(Test vector)를 이용하여 통과(pass)/실패(fail)을 판별하는 것이다.

즉, 테스트 벡터란 테스트 디바이스(210)의 동작 기능상의 이상 유무를 판단하기 위해, 테스트 디바이스(210)가 실장된 상태에서의 조작과 유사한 명령(command)를 테스트 디바이스(210)의 모든 핀에 대해 1/0/L(Low)/H(High)의 조합으로 변경하여 테스트 장치(200)가 테스트 디바이스(210)에 인가할 수 있도록 만들어 놓은 파일을 의미한다. 여기서, 1과 0은 테스트 장치(200)에서 테스트 디바이스(210)로 인가하는 명령(command)를 나타내고, L과 H는 해당 명령이 입력되었을 때 출력값으로 기대되는 기대값(expected value)를 나타낸다.

테스트 벡터의 구성이 도 3에 예시되어 있다. 도 3을 참조하면, 테스트 벡터(300)는 모드 세팅 부분(mode setting part)(302)와 PLL 출력 비교부분(PLL output comparing part)(304)으로 구분될 수 있다.

테스트 벡터(300)는 테스트 디바이스(210) 내부에 있는 각 블록(예를 들어, 메모리 블록, USB 블록, PLL 블록 등)을 테스트하기 위하여 해당 블록을 인에이블(enable) 시킨 후 명령(command)을 인가하여 기대값(expected value)대로 정확히 동작을 하는지를 비교하게 되는데, 해당 블록을 인에이블시키는 과정이 모드 세팅 부분(302)에 의해 이루어지고, 기대값과 일치하는 출력값이 입력되는지(즉, 기대값대로 정확히 동작 하는지)를 비교하는 과정이 PLL 출력 비교부분(304)에 의해 이루어진다.

기능 테스트부(220)는 테스트 벡터(300)의 각 부분 중 PLL 출력 비교부분(304)를 독립적인 테스트 벡터로 분리하여 반복적으로 수행되도록 함으로써, 각 테스트 지점마다 통과/실패 여부가 판단되도록 한다. 각 테스트 지점은 일 정 시간 간격마다 PLL 출력 비교부분(304)에 의한 비교가 반복적으로 수행되도록 지정된 지점으로, 시간 간격은 예를 들어 수 나노(nano) 초 또는 수 피코(pico) 초로 지정될 수 있다.

PLL 출력 비교 부분(304)에 따른 각 테스트 지점마다의 비교 결과값 또는 각 주기(T)마다의 통과/실패의 각 총합이 레지스터(222)에 저장될 수 있다. 만일, 레지스터(222)에 각 주기마다의 통과/실패의 각 총합이 레지스터(222)에 저장되도록 지정되었다고, 첫 번째 주기 내의 각 테스트 지점에서의 비교 결과가 "F, F, F, F, P, P, P, P, P"라는 실패 4, 통과 5라는 정보가 저장될 수 있을 것이다.

예를 들어, 도 4a에 예시된 파형 예시도를 참조하여, 기대값이 L(Low)로 지정되었다면 각 테스트 지점에서 판단시 H(High)인 경우에는 실패(fail)로, L인 경우에는 통과(Pass)로 판단될 것이다. 즉, 기대값이 L(Low)이지만 테스트 지점 T1에서는 출력값이 H(High)이므로 실패(fail)로 인식될 것이고, 테스트 지점 T2에서는 출력값이 L(Low)이므로 통과(pass)로 인식될 것이다.

참고로, 도 4a의 참조부호 420은 부호 변환점이 존재하여야 하는 이상적인 지점(ideal edge position)을 나타낸다. 부호 변환점은 출력 파형이 H(또는 L) 레벨에서 L(또는 H)레벨로 변경되는 지점으로, 기대값이 일정할 때 실패 또는 통과 상태가 변경되는 지점이다. 또한, 도 4a에는 구형파 형태로 출력파형이 예시되었으나, 정현파 등의 형태일 수도 있음은 자명하다. 또한, 출력 파형의 몇 주기를 측정 범위로 선택할 것인지는 디폴트(default)로 지정되거나 사용자에 의해 지정될 수 있다.

지터값 연산부(224)는 각 주기에서의 실패 횟수의 합 및 통과 횟수의 합을 참조하여 각 주기의 부호 변환점(도 4a의 J1, J2, J3, J4)이 언제 존재하는지 판단할 수 있다. 이는, 각 테스트 지점이 일정한 시간 간격을 가지고 있기 때문에 부호 변환점이 어느 시점에 있는지를 알 수 있는 것이다.

예를 들어, 각 테스트 지점이 0.1ns의 시간 간격을 가지고, 10번째 테스트 지점에서 이전과 반대의 비교 결과가 있었다면(또는, 예상값과 일치하거나 반대되는 비교 결과), 해당 주기의 파형 개시 후 1ns(0.1ns x 10)에서 부호 변환점이 있는 것으로 판단할 수 있다. 물론, 테스트 지점간에 일정한 시간 간격을 가지므로, 실질적으로는 k번째 테스트 지점과 k+1번째 테스트 지점 사이에 부호 변환점이 있을 수도 있으나, 이 경우에도 k번째 비교 결과와 k+1번째 비교 결과는 서로 상이해진다.

이러한 연산을 각 주기별로 수행하면 각 주기별로 부호 변환점이 존재하는 시점(예를 들어, 각 주기가 시작하는 시각으로부터 부호 변환점이 발생한 것으로 인식된 지점의 시간 차)을 알 수 있고, 해당 시점들 중 최선의 시점(도 4b의 Js)과 최후의 시점(도 4b의 Jf)간의 시간 차이(Jf - Js)를 지터값으로 연산할 수 있다.

도 4b는 도 4a의 파형을 중첩하여 표현한 도면이다. 지터가 없다면, 각 사이클은 이전의 사이클과 정확하게 정렬되며, 상기 중첩은 단일 사이클의 파형으로 나타날 것이다. 그러나, 도 4b와 같이 지터의 영향이 존재하게 되며, 지터값은 도 4b에 도시된 바와 같이, 각 사이클의 부호 변환점들의 분포 중 최선에 위치하는 부호 변환점의 위치 및 최후에 위치하는 부호 변환점 간의 시간 차이값으로 산출될 수 있다.

물론 이경우, 앞서 설명한 바와 같이 테스트 지점간에 일정한 시간 간격을 가지므로, 실질적으로는 k번째 테스트 지점과 k+1번째 테스트 지점 사이에 부호 변환점이 있을 수도 있다. 이를 반영하여 지터값을 최대값과 최소값으로 각각 연산할 수도 있다.

상술한 경우라면, 지터값의 최대값은 부호 변곡점들 중 최선의 시점(도 4b의 Js)이 인식되기 직전의 테스트 지점(즉, 이전과 동일한 비교 결과가 나타나는 마지막 테스트 지점)과 부호 변곡점들 중 최후의 시점(도 4b의 Js)이 인식된 테스트 지점(즉, 이전과 상이한 비교 결과가 나타나는 최초의 테스트 지점)간의 시간 차이일 수 있다. 이 경우, 실제의 지터값 이상의 값으로 지터값이 연산될 수도 있다.

또한, 지터값의 최소값은 부호 변곡점들 중 최선의 시점(도 4b의 Js)이 인식된 테스트 지점(즉, 이전과 상이한 비교 결과가 나타나는 처음의 테스트 지점)과 부호 변곡점들 중 최후의 시점(도 4b의 Js)이 인식된 테스트 지점(즉, 이전과 상이한 비교 결과가 나타나는 최초의 테스트 지점)간의 시간 차이일 수 있다. 이 경우, 실제의 지터값과 약간의 오차를 가지는 값으로 연산될 수 있으나, 테스트 지점간의 시간 간격을 보다 줄임으로써 오차를 최소화할 수 있을 것이다.

지터값 연산부(224)는 테스트 장치(200)의 일 구성 요소로 포함될 수도 있으나, 레지스터(222)에 기록된 정보를 외부 연산장치(예를 들어, 컴퓨터 장치 등)에 제공함으로써 외부 연산장치에서 지터값 연산이 이루어지도록 할 수도 있다.

이상에서 설명한 사항을 도 5의 순서도를 참조하여 간략히 정리하기로 한다.

도 5를 참조하면, 테스트 장치(200)는 단계 510에서 테스트 디바이스(210)로부터 출력 파형을 수신한다. 출력 파형의 형태는 구형파, 정현파 등으로 다양할 수 있다.

단계 520에서 테스트 장치(200)는 입력된 출력 파형을 지정된 시간 간격에 따른 반복 테스트에 의해 각 테스트 지점에서 기대값과 출력값이 동일한 값을 가지는지 여부를 판단한다.

테스트 장치(200)는 단계 530에서 위상제어루프(PLL)의 지터값 측정을 위해 지정된 모든 테스트 지점에 대한 판단이 완료되었는지 여부를 판단한다.

만일, 모든 테스트 지점에 대한 판단이 완료되지 않았다면 잔여 테스트 지점에 대한 테스트를 지속하기 위해 단계 520으로 다시 진행한다.

그러나, 모든 테스트 지점에 대한 판단이 완료되었다면 단계 540에서 테스트 장치(200)는 지터값을 연산한다. 지터값은 각 주기에서의 부호 변환점의 위치를 인식하여, 각 주기의 시작점으로부터 가장 앞선 부호 변환점과 가장 늦은 부호 변환점간의 시간 차이값에 의해 결정될 수 있다. 또는, 가장 앞선 부호 변환점의 테스트 지점(즉, 해당 주기에서의 테스트 회차)과 가장 늦은 부호 변환점의 테스트 지점(즉, 해당 주기에서의 테스트 회차)을 인식하여 둘 사이에 존재하는 테스트 지점의 횟수와 각 테스트 지점간의 시간 간격의 곱으로 지터값이 연산될 수도 있을 것이다. 이외에도, 부호 변환점이 검출된 테스트 지점의 회차, 시간 등을 이용하여 지터값을 연산하는 방법은 다양할 수 있다.

상술한 위상제어루프의 지터 측정 방법은 테스트 장치(200)에 내장된 소프트웨어 프로그램 등에 의해 시계열적 순서에 따른 자동화된 절차로 수행될 수도 있음은 자명하다. 상기 프로그램을 구성하는 코드들 및 코드 세그먼트들은 당해 분야의 컴퓨터 프로그래머에 의하여 용이하게 추론될 수 있다. 또한, 상기 프로그램은 컴퓨터가 읽을 수 있는 정보저장매체(computer readable media)에 저장되고, 컴퓨터에 의하여 읽혀지고 실행됨으로써 위상제어루프의 지터 측정 방법을 구현한다. 상기 정보저장매체는 자기 기록매체, 광 기록매체 및 캐리어 웨이브 매체를 포함한다.

상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 종래기술에 따른 위상제어루프에 대한 지터 테스트를 위한 자동 테스트 장치(ATE, Automated Test Equipment)와 테스트 디바이스(DUT, Device Under Test)간의 연결 관계가 나타낸 도면.

도 2는 본 발명의 일 실시예에 따른 위상제어루프의 지터 측정 장치의 구성을 개략적으로 나타낸 도면.

도 3은 본 발명의 일 실시예에 따른 테스트 벡터를 나타낸 도면.

도 4a 및 도 4b 는 본 발명의 일 실시예에 따른 지터값 측정을 설명하기 위한 파형 예시도.

도 5는 본 발명의 일 실시예에 따른 위상제어루프의 지터 측정 방법을 나타낸 순서도.

Claims (13)

1. 위상제어루프(PLL)의 지터 측정 장치에 있어서,

   테스트 디바이스로부터 입력되는 출력 파형에 대해 매 테스트 지점마다 기대값과 출력값의 일치 여부를 판단하는 기능 테스트부;

   매 테스트 지점마다의 기대값과 출력값의 일치 여부에 대한 판단 결과가 저장되는 레지스터; 및

   상기 출력 파형의 각 주기에 대한 상기 일치 여부의 결과로 인식된 부호 변환점들의 시간적 위치를 이용하여 지터값을 연산하는 지터값 연산부를 포함하되,

   상기 기대값이 L(Low) 또는 H(High) 중 어느 하나인 제1 값으로 지정된 경우, 상기 부호 변환점은 테스트 시점들 중 출력값이 상기 제1 값에서 다른 값으로 변경되거나 다른 값에서 상기 제1 값으로 변경된 지점이고,

   상기 지터값 연산부는 상기 출력 파형의 측정 범위에서 검출된 부호 변환점들을 각 주기별로 중첩하여 표시할 때, 동일한 순서의 부호 변환점에 대해 최선에 위치하는 부호 변환점과 최후에 위치하는 부호 변환점간의 시간 차이값을 상기 지터값으로 연산하는 것을 특징으로 하는 지터 측정 장치.
2. 삭제
3. 삭제
4. 제1항에 있어서,

   상기 기능 테스트부는 기대값과 입력되는 출력값의 일치 여부를 비교하기 위한 PLL 출력 비교 부분을 포함하는 테스트 벡터(test vector)를 이용하여 상기 일치 여부를 판단하는 것을 특징으로 하는 지터 측정 장치.
5. 제4항에 있어서,

   상기 테스트 벡터는 상기 테스트 디바이스에 포함되어 테스트될 블록을 인에이블(enable)시켜 상기 출력 파형이 입력되도록 하는 모드 세팅 부분(mode setting part)을 더 포함하는 것을 특징으로 하는 지터 측정 장치.
6. 제1항에 있어서,

   상기 테스트 지점은 일정한 시간 간격마다 지정되는 것을 특징으로 하는 지터 측정 장치.
7. 위상제어루프(PLL)의 지터 측정 방법에 있어서,

   테스트 디바이스로부터 입력되는 출력 파형에 대해 매 테스트 지점마다 기대값과 출력값의 일치 여부를 판단하는 단계;

   매 테스트 지점마다의 기대값과 출력값의 일치 여부에 대한 판단 결과를 저장하는 단계; 및

   상기 출력 파형의 각 주기에 대한 상기 일치 여부의 결과로 인식된 부호 변환점들의 시간적 위치를 이용하여 지터값을 연산하는 단계를 포함하되,

   상기 기대값이 L(Low) 또는 H(High) 중 어느 하나인 제1 값으로 지정된 경우, 상기 부호 변환점은 테스트 시점들 중 출력값이 상기 제1 값에서 다른 값으로 변경되거나 다른 값에서 상기 제1 값으로 변경된 지점이고,

   상기 지터값을 연산하는 단계는 상기 출력 파형의 측정 범위에서 검출된 부호 변환점들을 각 주기별로 중첩하여 표시할 때, 동일한 순서의 부호 변환점에 대해 최선에 위치하는 부호 변환점과 최후에 위치하는 부호 변환점간의 시간 차이값을 상기 지터값으로 연산하는 것을 특징으로 하는 지터 측정 방법.
8. 삭제
9. 삭제
10. 제7항에 있어서,

    상기 판단하는 단계는 기대값과 입력되는 출력값의 일치 여부를 비교하기 위한 PLL 출력 비교 부분을 포함하는 테스트 벡터(test vector)를 이용하여 상기 일치 여부를 판단하는 것을 특징으로 하는 지터 측정 방법.
11. 제10항에 있어서,

    상기 테스트 벡터는 상기 테스트 디바이스에 포함되어 테스트될 블록을 인에이블(enable)시켜 상기 출력 파형이 입력되도록 하는 모드 세팅 부분(mode setting part)을 더 포함하는 것을 특징으로 하는 지터 측정 방법.
12. 제7항에 있어서,

    상기 테스트 지점은 일정한 시간 간격마다 지정되는 것을 특징으로 하는 지터 측정 방법.
13. 제7항, 제10항 내지 제12항 중 어느 하나에 기재된 지터 측정 방법을 수행하기 위하여 디지털 처리 장치에 의해 실행될 수 있는 명령어들의 프로그램이 유형적으로 구현되어 있으며 디지털 처리 장치에 의해 판독될 수 있는 프로그램을 기록한 기록매체.

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