KR20160142050A - 테스트 패턴 발생 장치 및 방법, 이를 이용한 테스트 시스템과, 컴퓨터 프로그램 - Google Patents

테스트 패턴 발생 장치 및 방법, 이를 이용한 테스트 시스템과, 컴퓨터 프로그램 Download PDF

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Abstract

본 기술의 일 실시예에 의한 테스트 패턴 발생 장치는 입력부, 출력부 및 상기 입력부를 통해 시스템 기술 언어에 기반한 소스코드가 작성됨에 따라, 상기 소스코드로부터 생성한 실행 파일을 저장하며, 테스트 대상 반도체 장치를 테스트하기 위한 외부 명령어에 응답하여 상기 실행 파일로부터 테스트 패턴을 생성하여 상기 출력부를 통해 출력하는 패턴 발생부를 포함하도록 구성될 수 있다.

Description

테스트 패턴 발생 장치 및 방법, 이를 이용한 테스트 시스템과, 컴퓨터 프로그램{Apparatus and Method for Generating of Test Pattern, Test System Using the Same, Computer Program Therefor}
본 발명은 반도체 집적 회로의 테스트 장치에 관한 것으로, 보다 구체적으로는 테스트 패턴 발생 장치 및 방법, 이를 이용한 테스트 시스템과, 컴퓨터 프로그램에 관한 것이다.
반도체 집적 회로, 이들을 포함하는 반도체 칩, 및 이러한 칩이 집적된 시스템의 복잡도가 증가할수록, 반도체 장치를 성공적으로 설계하는 데 많은 시간과 노력이 필요하다.
설계된 반도체 장치에서 발생할 수 있는 오류는 반도체 장치를 완제품으로 제작하기 전의 설계 단계에서 제거하는 것이 바람직하다. 따라서 설계된 반도체 장치에 사용된 각 부품들을 테스트하고 검증하기 위한 다양한 방법이 연구되고 있다.
반도체 장치를 위한 테스트 장치는 반도체 장치의 고집적화 및 고속화에 대응하는 속도로 테스트를 수행할 수 있어야 한다.
또한, 테스트 대상 반도체 장치에 대한 신뢰성을 확보하기 위해서는 다양한 테스트 케이스를 모델링하여 테스트 커버리지를 높여야 한다.
본 기술의 실시예는 시스템 기술 언어(System Description Language)를 이용하여 테스트 대상 장치에 적합한 다양한 테스트 패턴을 생성할 수 있는 테스트 패턴 발생 장치 및 방법, 이를 이용한 테스트 시스템과, 컴퓨터 프로그램을 제공할 수 있다.
본 기술의 일 실시예에 의한 테스트 패턴 발생 장치는 입력부; 출력부; 및 상기 입력부를 통해 시스템 기술 언어에 기반한 소스코드가 작성됨에 따라, 상기 소스코드로부터 생성한 실행 파일을 저장하며, 테스트 대상 반도체 장치를 테스트하기 위한 외부 명령어에 응답하여 상기 실행 파일로부터 테스트 패턴을 생성하여 상기 출력부를 통해 출력하는 패턴 발생부;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 테스트 패턴 발생 방법은 시스템 기술 언어에 기반한 소스코드를 생성하는 단계; 상기 소스코드로부터 실행파일을 생성하는 단계; 테스트 대상 반도체 장치를 테스트하기 위한 외부 명령어에 응답하여 상기 실행 파일로부터 테스트 패턴을 생성하는 단계;를 포함할 수 있다.
본 기술의 일 실시예에 의한 테스트 시스템은 입력부를 통해 시스템 기술 언어에 기반한 소스코드가 작성됨에 따라, 상기 소스코드로부터 생성한 실행 파일을 저장하며, 테스트 대상 반도체 장치를 테스트하기 위한 외부 명령어에 응답하여 상기 실행 파일로부터 테스트 패턴을 생성하여 상기 출력부를 통해 출력하는 패턴 발생부; 상기 테스트 패턴을 입력받아 테스트 수행 데이터를 출력하는 상기 테스트 대상 반도체 장치; 상기 테스트 패턴을 입력받아 기대치 데이터를 출력하는 행동모델; 및 상기 테스트 수행 데이터와 상기 기대치 데이터를 비교하는 체커;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 테스트 패턴 발생을 위한 컴퓨터 프로그램은 시스템 기술 언어에 기반한 소스코드를 생성하는 기능; 상기 소스코드로부터 실행파일을 생성하는 기능; 테스트 대상 반도체 장치를 테스트하기 위한 외부 명령어에 응답하여 상기 실행 파일로부터 테스트 패턴을 생성하는 기능;을 실행시키기 위해 테스트 패턴 발생 장치에 저장될 수 있다.
본 기술에 의한 시스템 기술 언어를 이용하여 테스트 대상 반도체 장치를 위한 다양한 테스트 패턴을 생성할 수 있다.
테스트 대상 반도체 장치의 동작 특성 및 속도에 대응하여 생성한 다양한 커맨드의 입력 타이밍이 자동적으로 결정되므로 테스트 패턴 발생 과정을 자동화할 수 있다.
따라서, 테스트 대상 반도체 장치에 입력 가능한 커맨드가 모두 고려될 수 있음은 물론 반도체 장치의 속도를 반영하여 자동적으로 생성되므로, 테스트 커버리지를 높일 수 있고, 테스트 속도를 향상시킬 수 있다.
도 1은 일 실시예에 의한 테스트 패턴 발생 장치의 구성도이다.
도 2는 일 실시예에 의한 패턴 발생부의 구성도이다.
도 3은 반도체 장치의 상태 천이 다이어그램의 일 예시도이다.
도 4는 일 실시예에 의한 테스트 시스템의 구성도이다.
도 5는 일 실시예에 의한 테스트 패턴 발생 방법을 설명하기 위한 흐름도이다.
도 6은 일 실시예에 의한 테스트 방법을 설명하기 위한 흐름도이다.
도 7은 다른 실시예에 의한 테스트 패턴 발생 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 테스트 패턴 발생 장치의 구성도이다.
도 1을 참조하면, 테스트 패턴 발생 장치(10)는 컨트롤러(110), 입력부(120), 저장부(130), 패턴 발생부(140) 및 출력부(150)를 포함할 수 있다.
컨트롤러(110)는 테스트 패턴 발생 장치(10)의 전체적인 동작을 제어할 수 있다. 컨트롤러(110)는 예를 들어 중앙처리장치, 또는 마이크로프로세서일 수 있으며, 입력된 명령어들의 해독, 자료의 연산, 비교, 데이터 입출력 제어 등을 수행할 수 이다.
입력부(120)는 입력장치를 통해 입력되는 데이터 또는 제어신호를 컨트롤러(110)로 제공하도록 구성될 수 있다. 입력장치는 키보드, 키패드, 마우스 등과 같은 맨-머신 인터페이스 장치일 수 있다.
저장부(130)는 주기억장치 및 보조기억장치를 포함할 수 있다. 주기억장치에는 테스트 패턴 발생 장치(10)가 동작하는 데 필요한 어플리케이션, 제어신호, 입출력 데이터 등이 저장될 수 있다. 또한, 주기억장치는 보조기억장치로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 기능할 수 있다. 보조기억장치는 프로그램 코드나 데이터 등을 보관하기 위한 주기억장치의 보조 기억장소일 수 있다.
패턴 발생부(140)는 테스트 대상(Design Under Test; DUT) 및 행동모델에 인가할 테스트 패턴을 생성하는 장치일 수 있다.
일 실시예에서 패턴 발생부(140)는 시스템 기술 언어(System Description Language)를 이용하여 테스트 패턴을 생성할 수 있다. 테스트 대상(DUT)은 반도체 장치의 게이트 레벨 넷리스트(Gate level netlist)일 수 있다.
패턴 발생부(140)는 테스트 대상(DUT) 반도체 장치의 장치정보(설계사양)에 기초하여 커맨드 발생 순서 및 커맨드간 무동작(No-OPeraion; NOP) 구간에 대한 정보를 라이브러리 파일로 생성 및 저장할 수 있다. 그리고, 기 생성되어 있는 라이브러리 파일이 연관된 테스트 소스 코드를 컴파일 및 링킹하여 실행파일을 생성할 수 있다.
패턴 발생부(140)는 또한, 입력부(120)를 통해 외부 명령어가 입력되면, 외부 명령어의 디코딩값을 실행파일에 입력하고, 실행파일을 실행시켜 테스트 패턴을 출력할 수 있다.
따라서 테스트 동작시, 입력부(120)로는 외부 명령어가 입력되고, 패턴 발생부(140)에서는 실행파일을 통해 기 설정된 커맨드 발생 순서 및 기 설정된 NOP 구간에 따른 타이밍 정보에 따라 테스트 커맨드가 자동으로 생성될 수 있다. 또한, 테스트 데이터 및 테스트 어드레스에 대한 우선순위가 결정된 후, 결정된 우선순위에 기초하여 테스트 데이터 및 테스트 어드레스가 랜덤하게 생성될 수 있다. 테스트 데이터 및 테스트 어드레스의 우선순위는 기 설정된 기준에 따라 결정될 수 있다.
일 실시예에서, 테스트 대상(DUT)의 장치정보는 테스트 대상(DUT) 반도체 장치의 용량, 상태 천이 순서, 속도, 타이밍, 대역폭 등과 같은 정보를 포함할 수 있다. 테스트 대상(DUT) 반도체 장치에 대한 커맨드 발생 순서 및 커맨드간 NOP 구간은 해당 반도체 장치의 설계사양에서 정의하고 있는 상태 천이 순서 및 속도를 기초로 결정될 수 있다.
다양한 테스트 대상(DUT)에 적용할 수 있도록 하기 위하여, 테스트 대상(DUT)이 될 수 있는 반도체 장치 각각에 대한 장치정보, 커맨드 발생 순서 및 커맨드간 NOP 구간은 각각 시스템 기술 언어를 이용하여 소스 코드로 작성된 후, 라이브러리 파일로 생성 및 저장될 수 있다.
그리고, 특정 테스트 대상(DUT)에 대한 테스트 소스 코드 생성시, 라이브러리화 되어 있는 장치정보, 커맨드 발생 순서 및 커맨드간 NOP 구간에 대한 라이브러리 파일을 연관시키고, 테스트 소스 코드를 컴파일 및 링킹하여 실행파일을 제작할 수 있다.
시스템 기술 언어는 고수준 언어일 수 있으며, 바람직하게는 C언어, C++언어와 같은 객체지향 프로그래밍언어일 수 있다.
출력부(150)는 테스트 패턴 발생 장치(10)의 동작 상황, 처리 상황, 처리 결과 등을 컨트롤러(110)로부터 제공받아 출력장치를 통해 출력할 수 있다. 출력장치는 디스플레이, 스피커 등과 같은 맨-머신 인터페이스 장치일 수 있다.
일 실시예에서, 입력부(120) 및 출력부(150)는 테스트 대상(Design Under Test; DUT), 행동모델 및 기타 외부장치와 데이터 및 제어신호를 교환할 수 있는 인터페이스부를 더 포함할 수 있다.
도 2는 일 실시예에 의한 패턴 발생부의 구성도이다.
도 2를 참조하면, 패턴 발생부(140)는 소스코드 생성부(141), 컴파일러(143), 라이브러리(145), 디코딩부(147) 및 패턴 출력부(149)를 포함할 수 있다.
소스코드 생성부(141)는 테스트 대상(DUT)에 대한 장치정보, 커맨드 발생 순서, 커맨드간 NOP 구간 등을 기술한 소스코드를 생성할 수 있는 환경을 제공할 수 있다. 이에 따라, 개발자 또는 테스트 수행자는 테스트 패턴 발생 장치(10)의 입력부(120)를 통해 장치정보 소스 코드, 커맨드 발생 소스 코드 및 커맨드간 NOP 발생 소스 코드를 각각 작성할 수 있다. 커맨드 발생 순서 및 커맨드간 NOP 구간 등은 장치정보(설계사양)에 기초하여 해당 테스트 대상(DUT)의 설계 사양을 만족하도록 작성됨은 물론이다.
아울러, 소스코드 생성부(141)는 라이브러리 파일이 연관된 테스트 소스 코드를 생성할 수 있는 환경을 제공할 수 있다.
일 실시예에서, 소스코드 생성부(141)는 시스템 기술 언어를 통해 소스 코드를 작성할 수 있는 환경을 제공할 수 있고, 시스템 기술 언어는 고수준 언어, 바람직하게는 객체지향 프로그래밍 언어일 수 있다.
컴파일러(143)는 소스코드 생성부(141)에서 생성된 장치정보 소스 코드, 커맨드 발생 소스 코드 및 커맨드간 NOP 발생 소스 코드를 라이브러리 파일로 컴파일한다. 컴파일러(143)에서 생성된 라이브러리 파일은 라이브러리(145)에 저장될 수 있다.
컴파일러(143)는 또한 라이브러리 파일이 연관된 테스트 소스 코드를 컴파일하여 목적 코드로 변환하고, 테스트 소스 코드 및 테스트 소스 코드에 연관되어 있는 라이브러리 파일을 링킹하여 실행파일을 생성할 수 있다.
디코딩부(147)는 테스트 동작시 입력부(120)를 통해 제공되는 외부 명령어를 디코딩할 수 있다.
패턴 출력부(149)는 디코딩부(147)에서 디코딩한 외부 명령어를 실행파일에 적용하고 실행파일을 실행시켜, 테스트 패턴을 생성할 수 있다.
일 실시예에서, 소스코드 생성부(141), 컴파일러(143) 및 라이브러리(145)는 실행파일 생성부(1410)라 지칭할 수 있다. 그리고, 실행파일 생성부(1410)는 테스트 패턴 발생 장치(10)와 별도의 컴퓨팅 장치 내에 구현될 수 있다.
또한, 디코딩부(147) 및 패턴 출력부(149)는 패턴 생성부(1420)라 지칭할 수 있다.
한편, 테스트를 위한 커맨드 발생 순서 및 커맨드간 NOP 구간은 테스트 대상(DUT) 반도체 장치의 설계사양에서 정의하고 있는 상태 천이 순서를 기초로 할 수 있음을 상술한 바 있다.
도 3은 반도체 장치의 상태 천이 다이어그램의 일 예시도이다.
일 실시예에서, 반도체 장치는 로우 어드레스(Row Add)와 함께 뱅크 액티브 명령(Bank ACT)을 제공받은 후, 컬럼 어드레스(Col Add)와 함께 라이트 명령(WR), 라이트 및 오토 프리차지 명령(WRA), 리드 명령(RD), 리드 및 오토 프리차지 명령(RDA), 프리차지 명령(PRE), 올(All) 프리차지 명령(PREA) 또는 기타 명령(Other CMD)을 제공받을 수 있다.
그리고, 뱅크 액티브(Bank ACT) 명령이 인가된 후, 라이트 명령(WR)을 제공받은 이후에는 프리차지 명령(PRE), 올 프리차지 명령(PREA), 라이트 명령(WR), 라이트 및 오토 프리차지 명령(WRA), 리드 명령(RD), 리드 및 오토 프리차지 명령(RDA)을 제공받을 수 있다.
뱅크 액티브(Bank ACT) 명령이 인가된 후, 라이트 및 오토 프리차지 명령(WRA), 또는 리드 및 오토 프리차지 명령(RDA), 또는 프리차지 명령(PRE)을 제공받은 이후에는 각각 뱅크 아이들 상태(Bank IDLE)로 천이할 수 있다.
뱅크 액티브(Bank ACT) 명령이 인가된 후, 리드 명령(RD)을 제공받은 이후에는 프리차지 명령(PRE), 올 프리차지 명령(PREA), 라이트 명령(WR), 라이트 및 오토 프리차지 명령(WRA), 리드 명령(RD), 리드 및 오토 프리차지 명령(RDA)을 제공받을 수 있다.
뱅크 액티브(Bank ACT) 명령이 인가된 후, 올 프리차지 명령(PREA)을 제공받은 이후에는 아이들 상태(IDLE)로 천이할 수 있다.
뱅크 액티브(Bank ACT) 명령이 인가된 후, 기타 명령(Other CMD)을 제공받은 경우에는 다른 뱅크에 대한 액티브 명령(ACT), 프지차지 명령(RPE), 라이트 명령(WR), 라이트 및 오토 프리차지 명령(WRA), 리드 명령(RD), 리드 및 오토 프리차지 명령(RDA), 파워-다운 진입 후 파워-다운 해제 명령(PDE->X)을 제공받을 수 있다.
한편, 뱅크 아이들 명령(Bank IDLE)을 제공받은 후에는 로우 어드레스(Row Add)와 함께 액티브 명령(ACT)을 제공받거나, 올 프리차지 명령(PREA) 및 기타 명령(Other CMD)을 제공받을 수 있다.
뱅크 아이들 명령(Bank IDLE) 이후 액티브 명령(ACT)이 제공된 후에는 프리차지 명령(PRE), 올 프리차지 명령(PREA), 라이트 명령(WR), 라이트 및 오토 프리차지 명령(WRA), 리드 명령(RD) 및 리드 및 오토 프리차지 명령(RDA)을 제공받을 수 있다.
뱅크 아이들 명령(Bank IDLE) 이후 올 프리차지 명령(RPEA)이 제공된 후에는 아이들 상태(IDLE)로 천이할 수 있다.
뱅크 아이들 명령(Bank IDLE) 이후 기타 명령(Other CMD)이 제공된 후에는 다은 뱅크에 대한 액티브 명령(ACT), 프지차지 명령(RPE), 라이트 명령(WR), 라이트 및 오토 프리차지 명령(WRA), 리드 명령(RD), 리드 및 오토 프리차지 명령(RDA), 파워다운 명령(PD)을 제공받을 수 있다.
각각의 반도체 장치는 설계 사양에 따라 각기 다른 상태 천이 순서 가질 수 있다.
본 실시예에서는 테스트 대상(DUT) 반도체 장치의 설계사양에 정의되어 있는 상태 천이 순서를 기초로 커맨드 발생 순서를 라이브러리화 해 두며, 나아가 반도체 장치의 설계사양에 정의되어 있는 속도 정보에 기초하여 커맨드간 NOP 발생 구간에 대한 정보를 라이브러리화 해 둔다. 그리고, 테스트 소스 코드가 커맨드 발생 순서 라이브러리 파일 및 NOP 발생 수간 라이브러리 파일을 참조하도록 할 수 있다.
이러한 라이브러리 파일을 테스트 대상(DUT) 반도체 장치 별로 생성해 두면, 테스트 소스 코드 생성시 해당 라이브러리 파일을 참조하기만 하면 되므로, 테스트 패턴 생성을 자동화할 수 있게 된다.
한편, 도 3에 도시한 상태 천이 다이어그램은 일 예일 뿐이며, 테스트 대상(DUT) 반도체 장치의 종류에 따라 각기 다른 상태 천이 순서를 가질 수 있음은 물론이다.
도 4는 일 실시예에 의한 테스트 시스템의 구성도이다.
도 4를 참조하면, 테스트 시스템(20)은 테스트 패턴 발생 장치(210), 테스트 대상(DUT)(220). 행동모델(230) 및 체커(240)를 포함할 수 있다.
테스트 패턴 발생 장치(210)는 도 1 내지 도 3을 참조하여 설명한 것과 같이, 시스템 기술 언어로 작성된 장치정보 소스코드, 커맨드 발생 소스 코드 및 커맨드간 NOP 발생 소스코드를 라이브러리 파일로 포함할 수 있다. 또한, 테스트 패턴 발생 장치(210)는 기 생성되어 있는 라이브러리 파일이 연관된 테스트 소스 코드를 컴파일 및 링킹하여 실행파일을 생성할 수 있다. 나아가 테스트 패턴 발생 장치(210)는 테스트 동작시 외부 명령어가 입력됨에 따라 이를 디코딩하고, 디코딩된 외부 명령어를 실행파일에 적용하여 테스트 패턴을 생성할 수 있다.
테스트 패턴 발생 장치(210)에 대한 구체적인 설명은 이미 상술한 바 있으므로 생략하기로 한다.
테스트 대상(DUT)(220)은 반도체 장치의 게이트 레벨 넷리스트(Gate level netlist)일 수 있다. 테스트 대상(DUT)(220)으로는 테스트 패턴 발생 장치(210)에서 생성된 테스트 패턴이 입력되고, 처리 결과로서 테스트 수행 데이터가 출력될 수 있다.
행동모델(230)은 테스트 대상(DUT)(220)의 동작을 기 설정된 프로그래밍 언어의 문법에 기초하여 기술한 것으로, 테스트 패턴 발생 장치(210)에서 생성된 테스트 패턴이 입력되면, 그에 응답하여 기대치 데이터가 출력될 수 있다.
일 실시예에서, 행동모델(230)은 시스템 기술 언어, 또는 하드웨어 기술 언어(Hardware Description Language)로 기술될 수 있다.
체커(240)는 테스트 대상(DUT)(220)에서 제공되는 테스트 수행 데이터와, 행동모델(230)에서 제공되는 기대치 데이터를 비교하여 테스트를 수행하고, 그 결과로서 성공(P) 또는 실패(F) 신호를 생성할 수 있다.
행동모델(230) 및 체커(240)는 테스트 패턴 발생 장치(210)의 내부 또는 외부에 마련될 수 있다. 따라서, 테스트 패턴 발생 장치(210), 행동모델(230) 및 체커(240)를 포함하여 테스트 패턴 발생 장치(30)를 구현하는 것도 가능하다.
도 5는 일 실시예에 의한 테스트 패턴 발생 방법을 설명하기 위한 흐름도이다.
테스트 패턴 발생 방법은 소스코드 생성 과정(S100), 컴파일 과정(S111) 및 실행파일 생성 과정(S113)을 포함할 수 있다.
소스코드 생성 과정(S100)을 구체적으로 설명하면 다음과 같다.
개발자 또는 테스트 수행자는 테스트 패턴 발생 장치(10, 210, 30)의 입력부(120)를 통해 접근하여, 테스트 패턴 발생 장치(10)의 소스코드 생성부(141)에서 제공하는 환경에서 장치정보 소스코드, 커맨드 발생 소스코드 및 커맨드간 NOP 발생 소스코드를 각각 작성할 수 있다(S101, S103, S105).
테스트 대상(DUT)의 장치정보는 테스트 대상(DUT) 반도체 장치의 설계 사양에서 정의하고 있는 용량, 상태 천이 순서, 속도, 타이밍, 대역폭 등과 같은 정보를 포함할 수 있다. 그리고 테스트 대상(DUT) 반도체 장치에 대한 커맨드 발생 소스코드 및 커맨드간 NOP 발생 소스코드는 해당 반도체 장치의 설계사양에서 정의하고 있는 상태 천이 순서 및 속도를 만족하도록 생성할 수 있다.
단계 S101 내지 S103에서 소스코드가 생성됨에 따라, 테스트 패턴 발생 장치(10)의 컴파일러(143)는 이를 컴파일하여 라이브러리 파일로 생성 및 저장할 수 있다(S107).
각 테스트 대상(DUT)의 설계 사양에 기초하여 라이브러리 파일이 생성되면, 테스트 대상(DUT)에 대한 테스트 알고리즘을 정의하는 테스트 소스코드가 생성될 수 있다(S109). 테스트 소스코드는 기 생성된 라이브러리 파일이 연관되도록 작성될 수 있다. 이를 위해 개발자 또는 테스트 수행자는 테스트 패턴 발생 장치(10)의 소스코드 생성부(141)가 제공하는 환경에서 테스트 소스코드를 작성할 수 있다.
일 실시예에서, 장치정보 소스코드, 커맨드 발생 소스코드, NOP 발생 소스코드 및 테스트 소스코드는 각각 시스템 기술 언어를 통해 작성될 수 있으며, 시스템 기술 언어는 고수준 언어, 바람직하게는 객체지향 프로그래밍 언어일 수 있다.
소스코드가 생성되면, 컴파일러(143)에 의해 라이브러리 파일이 연관된 테스트 소스 코드를 컴파일하여 목적 코드로 변환하고(S111), 테스트 소스 코드 및 테스트 소스 코드에 연관되어 있는 라이브러리 파일을 링킹하여 실행파일을 생성할 수 있다(S113).
실행파일이 생성된 후에는 테스트 대상(DUT)(220)에 대한 테스트를 수행할 수 있으며, 도 6을 참조하여 설명하면 다음과 같다.
도 6은 일 실시예에 의한 테스트 방법을 설명하기 위한 흐름도이다.
테스트 모드가 개시되어, 외부 명령어가 입력됨에 따라,
테스트 패턴 발생 장치(10)의 디코딩부(147)는 외부 명령어를 디코딩할 수 있다(S201).
그리고, 테스트 패턴 발생 장치(10)의 패턴 출력부(149)가 디코딩부(147)에서 디코딩한 외부 명령어를 실행파일에 적용하고 실행파일을 실행시킴에 따라 테스트 패턴이 생성될 수 있다(S203).
단계 S203에서 생성된 테스트 패턴은 각각 테스트 대상(DUT)(220) 및 행동모델(230)로 제공될 수 있다(S205, S207). 그 결과로, 테스트 대상(DUT)(220)으로부터 테스트 수행 데이터가 출력되고, 행동모델(230)로부터 기대치 데이터가 출력될 수 있다.
테스트 수행 데이터 및 기대치 데이터는 체커(240)로 제공되어 비교된 후(S209), 테스트 결과 신호로 출력될 수 있다(S211).
테스트 대상(DUT)(220) 반도체 장치의 설계사양에 따라 커맨드 발생 순서 및 커맨드가 NOP 발생 구간이 정의된 라이브러리 파일을 참조하여 테스트 소스코드를 생성할 수 있고, 이러한 라이브러리 파일 및 테스트 소스코드가 시스템 기술 언어, 예를 들어 객체지향 프로그래밍 언어로 작성될 수 있다. 따라서 테스트 대상(DUT)(220) 별로 라이브러리 파일을 기 정의해 두고, 이와 연결지어 테스트 소스코드를 작성함에 의해 다양한 형태의 테스트 패턴을 생성할 수 있어 테스트 커버리지를 향상시킬 수 있다. 또한, 테스트 패턴 생성 프로그램의 개발 시간 또한 단축시킬 수 있다.
도 7은 다른 실시예에 의한 테스트 패턴 발생 장치의 구성도이다.
도 7을 참조하면, 테스트 패턴 발생 장치(40)는 컴퓨팅 단말기(410) 및 패턴 발생 단말기(420)를 포함할 수 있다.
컴퓨팅 단말기(410)는 실행 파일 생성부(411)를 포함할 수 있다. 실행 파일 생성부(411)는 도 2에 도시한 것과 같이 소스코드 생성부(141), 컴파일러(143) 및 라이브러리(145)를 포함할 수 있다.
개발자 또는 테스트 수행자는 컴퓨팅 단말기(410)를 이용하여 라이브러리 파일 및 테스트 소스 코드를 생성할 수 있고, 컴퓨팅 단말기(410)는 이를 컴파일 및 링킹하여 테스트를 위한 실행 파일을 생성할 수 있다.
이와 같이 생성된 실행 파일은 패턴 발생 단말기(420)로 제공되어 테스트에 이용될 수 있다.
패턴 발생 단말기(420)는 패턴 생성부(421)를 포함할 수 있다. 패턴 생성부(421)는 도 2에 도시한 것과 같이 디코딩부(147) 및 패턴 출력부(149)를 포함할 수 있다.
실행파일을 제공받은 패턴 발생 단말기(420)로 입력되는 외부 명령어는 디코딩된 후 실행파일에 적용되어 테스트 패턴으로 생성될 수 있다.
일 실시예에서, 컴퓨팅 단말기(410)에서 생성된 실행 파일은 패턴 발생 단말기(420)에서 실행될 수 있는 컴퓨터 프로그램일 수 있다.
컴퓨팅 단말기(410) 및 패턴 발생 단말기(420)는 일 실시예에서 유선 또는 무선 통신망을 통해 접속되어, 컴퓨팅 단말기(410)의 실행 파일을 패턴 발생 단말기(420)로 전송할 수 있다. 다른 실시예에서, 컴퓨팅 단말기(410)에서 생성된 실행 파일은 별도의 저장매체를 매개로 하여 패턴 발생 단말기(420)에 옮겨질 수도 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10, 30, 40, 210 : 테스트 패턴 발생 장치
20 : 테스트 시스템

Claims (31)

  1. 입력부;
    출력부; 및
    상기 입력부를 통해 시스템 기술 언어에 기반한 소스코드가 작성됨에 따라, 상기 소스코드로부터 생성한 실행 파일을 저장하며, 테스트 대상 반도체 장치를 테스트하기 위한 외부 명령어에 응답하여 상기 실행 파일로부터 테스트 패턴을 생성하여 상기 출력부를 통해 출력하는 패턴 발생부;
    를 포함하도록 구성되는 테스트 패턴 발생 장치.
  2. 제 1 항에 있어서,
    상기 소스코드는 상기 테스트 대상 반도체 장치의 설계사양을 기술한 장치정보 소스코드;
    상기 설계사양에 기초한 커맨드 발생 소스코드; 및
    상기 설계사양에 기초한 무동작(NOP) 발생 소스코드를 포함하고,
    상기 패턴 발생부는 상기 장치정보 소스코드, 상기 커맨드 발생 소스코드 및 상기 NOP 발생 소스코드를 라이브러리 파일로 생성 및 저장하도록 구성되는 테스트 패턴 발생 장치.
  3. 제 2 항에 있어서,
    상기 소스코드는, 상기 라이브러리 파일과 연관되어 상기 테스트 대상 반도체 장치에 대한 테스트 알고리즘을 정의하는 테스트 소스코드를 더 포함하며,
    상기 패턴 발생부는 상기 테스트 소스코드를 컴파일 및 링킹하여 상기 실행파일을 생성하도록 구성되는 테스트 패턴 발생 장치.
  4. 제 2 항에 있어서,
    상기 테스트 대상 반도체 장치의 설계사양은 상기 테스트 대상 반도체 장치의 용량, 상태 천이 순서, 속도, 타이밍을 포함하는 테스트 패턴 발생 장치.
  5. 제 4 항에 있어서,
    상기 커맨드 발생 소스코드는 상기 테스트 대상 반도체 장치의 상태 천이 순서에 기초하여 기술되고,
    상기 NOP 발생 소스코드는 상기 테스트 대상 반도체 장치의 상태 천이 순서 및 속도에 기초하여 기술되는 테스트 패턴 발생 장치.
  6. 제 1 항에 있어서,
    상기 시스템 기술 언어는 객체지향 프로그래밍 언어인 테스트 패턴 발생 장치.
  7. 제 1 항에 있어서,
    상기 테스트 패턴 발생 장치는,
    상기 테스트 대상 반도체 장치의 설계사양을 기술한 장치정보 소스코드와, 상기 설계사양에 기초한 커맨드 발생 소스코드와, 상기 설계사양에 기초한 무동작(NOP) 발생 소스코드로부터 라이브러리 파일을 생성하고, 상기 라이브러리 파일과 연관되어 테스트 대상에 대한 테스트 알고리즘을 정의하는 테스트 소스코드를 컴파일 및 링킹하여 상기 실행파일을 생성하도록 구성되는 실행파일 생성부; 및
    상기 외부 명령어를 디코딩하고, 상기 디코딩한 외부 명령어에 따라 상기 실행파일을 실행시켜 상기 테스트 패턴을 출력하도록 구성되는 패턴 생성부;
    를 포함하도록 구성되는 테스트 패턴 발생 장치.
  8. 제 7 항에 있어서,
    상기 실행파일 생성부는,
    상기 장치정보 소스코드, 상기 커맨드 발생 소스코드, 상기 NOP 발생 소스코드 및 상기 테스트 소스코드를 생성할 수 있는 환경을 제공하는 소스코드 생성부; 및
    상기 소스코드 생성부에서 생성된 상기 장치정보 소스코드, 상기 커맨드 발생 소스코드 및 상기 NOP 발생 소스코드를 라이브러리 파일로 컴파일하며, 상기 테스트 소스코드를 컴파일하고 상기 라이브러리 파일과 링킹하여 상기 실행파일을 생성하는 컴파일러;
    를 포함하도록 구성되는 테스트 패턴 발생 장치.
  9. 제 7 항에 있어서,
    상기 패턴 생성부는, 상기 외부 명령어를 디코딩하는 디코딩부; 및
    상기 디코딩한 외부 명령어에 따라 상기 실행파일을 실행시켜 상기 테스트 패턴을 생성하는 패턴 출력부;
    를 포함하도록 구성되는 테스트 패턴 발생 장치.
  10. 제 7 항에 있어서,
    상기 실행파일 생성부는 상기 패턴 생성부와 별도의 컴퓨팅 장치에 구비되는 테스트 패턴 발생 장치.
  11. 입력부를 통해 시스템 기술 언어에 기반한 소스코드가 작성됨에 따라, 상기 소스코드로부터 생성한 실행 파일을 저장하며, 테스트 대상 반도체 장치를 테스트하기 위한 외부 명령어에 응답하여 상기 실행 파일로부터 테스트 패턴을 생성하여 상기 출력부를 통해 출력하는 패턴 발생부;
    상기 테스트 패턴을 입력받아 테스트 수행 데이터를 출력하는 상기 테스트 대상 반도체 장치;
    상기 테스트 패턴을 입력받아 기대치 데이터를 출력하는 행동모델; 및
    상기 테스트 수행 데이터와 상기 기대치 데이터를 비교하는 체커;
    를 포함하도록 구성되는 테스트 시스템.
  12. 제 11 항에 있어서,
    상기 테스트 대상 반도체 장치는 게이트 레벨의 넷리스트인 테스트 시스템.
  13. 제 11 항에 있어서,
    상기 소스코드는 상기 테스트 대상 반도체 장치의 설계사양을 기술한 장치정보 소스코드;
    상기 설계사양에 기초한 커맨드 발생 소스코드; 및
    상기 설계사양에 기초한 무동작(NOP) 발생 소스코드를 포함하고,
    상기 패턴 발생부는 상기 장치정보 소스코드, 상기 커맨드 발생 소스코드 및 상기 NOP 발생 소스코드를 라이브러리 파일로 생성 및 저장하도록 구성되는 테스트 시스템.
  14. 제 13 항에 있어서,
    상기 소스코드는, 상기 라이브러리 파일과 연관되어 상기 테스트 대상 반도체 장치에 대한 테스트 알고리즘을 정의하는 테스트 소스코드를 더 포함하며,
    상기 패턴 발생부는 상기 테스트 소스코드를 컴파일 및 링킹하여 상기 실행파일을 생성하도록 구성되는 테스트 시스템.
  15. 제 13 항에 있어서,
    상기 설계사양은 상기 테스트 대상 반도체 장치의 용량, 상태 천이 순서, 속도, 타이밍을 포함하는 테스트 시스템.
  16. 제 15 항에 있어서,
    상기 커맨드 발생 소스코드는 상기 테스트 대상 반도체 장치의 상태 천이 순서에 기초하여 기술되고,
    상기 NOP 발생 소스코드는 상기 테스트 대상 반도체 장치의 상태 천이 순서 및 속도에 기초하여 기술되는 테스트 시스템.
  17. 제 11 항에 있어서,
    상기 시스템 기술 언어는 객체지향 프로그래밍 언어인 테스트 시스템.
  18. 시스템 기술 언어에 기반한 소스코드를 생성하는 단계;
    상기 소스코드로부터 실행파일을 생성하는 단계;
    테스트 대상 반도체 장치를 테스트하기 위한 외부 명령어에 응답하여 상기 실행 파일로부터 테스트 패턴을 생성하는 단계;
    를 포함하는 테스트 패턴 발생 방법.
  19. 제 18 항에 있어서,
    상기 소스코드를 생성하는 단계는,
    상기 테스트 대상 반도체 장치의 설계사양을 기술한 장치정보 소스코드를 생성하는 단계;
    상기 설계사양에 기초한 커맨드 발생 소스코드를 생성하는 단계;
    상기 설계사양에 기초한 무동작(NOP) 발생 소스코드를 생성하는 단계;
    상기 장치정보 소스코드, 상기 커맨드 발생 소스코드 및 상기 NOP 발생 소스코드를 라이브러리 파일로 생성 및 저장하는 단계; 및
    상기 라이브러리 파일과 연관되어 상기 테스트 대상 반도체 장치에 대한 테스트 알고리즘을 정의하는 테스트 소스코드를 생성하는 단계;
    를 포함하는 테스트 패턴 발생 방법.
  20. 제 19 항에 있어서,
    상기 실행파일을 생성하는 단계는, 상기 테스트 소스코드를 컴파일 및 링킹하는 단계를 포함하는 테스트 패턴 발생 방법.
  21. 제 19 항에 있어서,
    상기 테스트 대상 반도체 장치의 설계사양은 상기 테스트 대상 반도체 장치의 용량, 상태 천이 순서, 속도, 타이밍을 포함하는 테스트 패턴 발생 방법.
  22. 제 21 항에 있어서,
    상기 커맨드 발생 소스코드는 상기 테스트 대상 반도체 장치의 상태 천이 순서에 기초하여 생성되고,
    상기 NOP 발생 소스코드는 상기 테스트 대상 반도체 장치의 상태 천이 순서 및 속도에 기초하여 생성되는 테스트 패턴 발생 방법.
  23. 제 18 항에 있어서,
    상기 테스트 패턴을 생성하는 단계는, 상기 외부 명령어를 디코딩하는 단계; 및
    상기 디코딩한 외부 명령어에 따라 상기 실행파일을 실행시키는 단계;
    를 포함하는 테스트 패턴 발생 방법.
  24. 제 18 항에 있어서,
    상기 시스템 기술 언어는 객체지향 프로그래밍 언어인 테스트 패턴 발생 방법.
  25. 시스템 기술 언어에 기반한 소스코드를 생성하는 기능;
    상기 소스코드로부터 실행파일을 생성하는 기능;
    테스트 대상 반도체 장치를 테스트하기 위한 외부 명령어에 응답하여 상기 실행 파일로부터 테스트 패턴을 생성하는 기능;
    을 실행시키기 위해 테스트 패턴 발생 장치에 저장되는 컴퓨터 프로그램.
  26. 제 25 항에 있어서,
    상기 소스코드를 생성하는 기능은,
    상기 테스트 대상 반도체 장치의 설계사양을 기술한 장치정보 소스코드를 생성하는 기능;
    상기 설계사양에 기초한 커맨드 발생 소스코드를 생성하는 기능;
    상기 설계사양에 기초한 무동작(NOP) 발생 소스코드를 생성하는 기능;
    상기 장치정보 소스코드, 상기 커맨드 발생 소스코드 및 상기 NOP 발생 소스코드를 라이브러리 파일로 생성 및 저장하는 기능; 및
    상기 라이브러리 파일과 연관되어 상기 테스트 대상 반도체 장치에 대한 테스트 알고리즘을 정의하는 테스트 소스코드를 생성하는 기능;
    을 더 실행시키기 위해 테스트 패턴 발생 장치에 저장되는 컴퓨터 프로그램.
  27. 제 26 항에 있어서,
    상기 실행파일을 생성하는 기능은, 상기 테스트 소스코드를 컴파일 및 링킹하는 기능을 더 실행시키기 위해 테스트 패턴 발생 장치에 저장되는 컴퓨터 프로그램.
  28. 제 26 항에 있어서,
    상기 테스트 대상 반도체 장치의 설계사양은 상기 테스트 대상 반도체 장치의 용량, 상태 천이 순서, 속도, 타이밍을 포함하는 테스트 패턴 발생 장치에 저장되는 컴퓨터 프로그램.
  29. 제 28 항에 있어서,
    상기 커맨드 발생 소스코드는 상기 테스트 대상 반도체 장치의 상태 천이 순서에 기초하여 생성되고,
    상기 NOP 발생 소스코드는 상기 테스트 대상 반도체 장치의 상태 천이 순서 및 속도에 기초하여 생성되는 테스트 패턴 발생 장치에 저장되는 컴퓨터 프로그램.
  30. 제 25 항에 있어서,
    상기 테스트 패턴을 생성하는 기능은, 상기 외부 명령어를 디코딩하는 기능; 및
    상기 디코딩한 외부 명령어에 따라 상기 실행파일을 실행시키는 기능;
    을 더 실행시키기 위해 테스트 패턴 발생 장치에 저장되는 컴퓨터 프로그램.
  31. 제 25 항에 있어서,
    상기 시스템 기술 언어는 객체지향 프로그래밍 언어인 테스트 패턴 발생 장치에 저장되는 컴퓨터 프로그램.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11574696B2 (en) * 2021-04-12 2023-02-07 Nanya Technology Corporation Semiconductor test system and method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000029237A (ko) * 1998-10-23 2000-05-25 어드밴테스트 코포레이션 반도체 집적 회로 평가 시스템
US20020038439A1 (en) * 2000-07-31 2002-03-28 Hitachi, Ltd. Tester architecture construction data generating method, tester architecture constructing method and test circuit
US20020046391A1 (en) * 2000-08-31 2002-04-18 Hitachi, Ltd. Method for generating behavior model description of circuit and apparatus for logic verification
US20090224793A1 (en) * 2008-03-07 2009-09-10 Formfactor, Inc. Method And Apparatus For Designing A Custom Test System
US20100037190A1 (en) * 2008-08-08 2010-02-11 International Business Machines Corporation Methods and systems for on-the-fly chip verification

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08335228A (ja) * 1995-06-09 1996-12-17 Fujitsu Ltd テストパターン生成方法及び論理シミュレーション方法
KR19990079355A (ko) 1998-04-03 1999-11-05 윤종용 테스트벤치 발생기 및 이를 이용한 시뮬레이션방법
KR100540506B1 (ko) * 2004-08-03 2006-01-11 주식회사 유니테스트 메모리 소자 테스트를 위한 알고리즘 패턴 생성기 및 이를이용한 메모리 테스터
US8453086B2 (en) * 2005-06-03 2013-05-28 Cadence Design Systems, Inc. System and method for analyzing power consumption of electronic design undergoing emulation or hardware based simulation acceleration
US8051345B2 (en) * 2008-06-04 2011-11-01 Ati Technologies Ulc Method and apparatus for securing digital information on an integrated circuit during test operating modes
KR100939642B1 (ko) 2008-11-06 2010-01-29 전자부품연구원 소프트웨어 기반의 스티뮬러스를 생성하는 검증 장치, 상기검증 장치를 이용한 검증 방법 및 소프트웨어 기반의 스티뮬러스를 생성하는 프로그램이 구비된 컴퓨터 기록매체
US20130110477A1 (en) * 2011-10-31 2013-05-02 Stilian Pandev Process variation-based model optimization for metrology
US9594559B2 (en) * 2015-01-07 2017-03-14 International Business Machines Corporation Binary file for computer program having multiple executable code variants for a function that are executable on a same processor architecture

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000029237A (ko) * 1998-10-23 2000-05-25 어드밴테스트 코포레이션 반도체 집적 회로 평가 시스템
US20020038439A1 (en) * 2000-07-31 2002-03-28 Hitachi, Ltd. Tester architecture construction data generating method, tester architecture constructing method and test circuit
US20020046391A1 (en) * 2000-08-31 2002-04-18 Hitachi, Ltd. Method for generating behavior model description of circuit and apparatus for logic verification
US20090224793A1 (en) * 2008-03-07 2009-09-10 Formfactor, Inc. Method And Apparatus For Designing A Custom Test System
US20100037190A1 (en) * 2008-08-08 2010-02-11 International Business Machines Corporation Methods and systems for on-the-fly chip verification

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