JPH03276242A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH03276242A JPH03276242A JP2076019A JP7601990A JPH03276242A JP H03276242 A JPH03276242 A JP H03276242A JP 2076019 A JP2076019 A JP 2076019A JP 7601990 A JP7601990 A JP 7601990A JP H03276242 A JPH03276242 A JP H03276242A
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- Japan
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- input
- input terminal
- terminal
- output
- storage device
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 18
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＩＣカードやゲームソフトなど記憶装置内のデ
ータの機密保持が必要な記憶装置に関する。
ータの機密保持が必要な記憶装置に関する。
従来の技術
近年、ＩＣカードやゲームソフトなどの記憶装置内の機
密保持性が必要とされる用途が増えてきている。
密保持性が必要とされる用途が増えてきている。
以下図面を参照しながら、上述した従来の記憶装置の一
例について説明する。
例について説明する。
第２図は従来例のブロック図である。
第２図に示すように記憶装置はデータの入力端子１とデ
ータの入力バッファ２と、データの出力端子３と、デー
タの出力バッファ４とを有するメモリ部５および制御信
号の入力端子６と、制御信号入力バッファ７を有するメ
モリ部５の制御を行うメモリ制御回路１６より構成され
ている。
ータの入力バッファ２と、データの出力端子３と、デー
タの出力バッファ４とを有するメモリ部５および制御信
号の入力端子６と、制御信号入力バッファ７を有するメ
モリ部５の制御を行うメモリ制御回路１６より構成され
ている。
つぎに以上の構成要素の関連動作について説明する。制
御信号の入力端子６に入力された信号に応じて、メモリ
制御回路１６がメモリ部５に動作指示を行う。データの
入力端子１に入力されたデータは、入力バッファ２を通
ってメモリ部５に、メモリ制御回路１６の指示に従って
書き込まれる。書き込まれた入力データは、制御信号の
入力端子６に入力された信号に応じて、メモリ制御回路
１６の指示に従いメモリ部５から読みだされ、出力バッ
ファ４を通って出力端子３から出力される。
御信号の入力端子６に入力された信号に応じて、メモリ
制御回路１６がメモリ部５に動作指示を行う。データの
入力端子１に入力されたデータは、入力バッファ２を通
ってメモリ部５に、メモリ制御回路１６の指示に従って
書き込まれる。書き込まれた入力データは、制御信号の
入力端子６に入力された信号に応じて、メモリ制御回路
１６の指示に従いメモリ部５から読みだされ、出力バッ
ファ４を通って出力端子３から出力される。
発明が解決しようとする課題
しかしながら、上記のような構成では、外部から各端子
の入力インピーダンスを測定することにより、各端子が
入力端子か出力端子であるかを判別することができるた
め、入力端子数をｎ個とすれば、２０通りの入力信号を
入力することにより、内部の制御回路の論理およびデー
タの内容が非破壊で調べられるという機密保持の面で課
題を有していた。本発明は上記の従来の課題に留意し、
外部から非破壊で内部のデータや論理が解読がほとんど
不可能な記憶装置を提供しようとするものである。
の入力インピーダンスを測定することにより、各端子が
入力端子か出力端子であるかを判別することができるた
め、入力端子数をｎ個とすれば、２０通りの入力信号を
入力することにより、内部の制御回路の論理およびデー
タの内容が非破壊で調べられるという機密保持の面で課
題を有していた。本発明は上記の従来の課題に留意し、
外部から非破壊で内部のデータや論理が解読がほとんど
不可能な記憶装置を提供しようとするものである。
課題を解決するための手段
本発明は上記目的を達成するために、従来の第１の入力
端子と第１の出力端子を有するメモリ部と、第２の入力
端子を有するとともにメモリ部のデータの記憶と読み出
し制御を行うメモリ制御部に加えて、第３の入力端子を
有するとともに記憶装置内部の入力および出力端子の切
りかえを行う順序変換部を設け、この順序変換部の入力
である第３の入力端子からの入力により記憶装置の入力
および出力端子の少な（とも１端子どうしを切りかえる
切替手段を有する記憶装置である。
端子と第１の出力端子を有するメモリ部と、第２の入力
端子を有するとともにメモリ部のデータの記憶と読み出
し制御を行うメモリ制御部に加えて、第３の入力端子を
有するとともに記憶装置内部の入力および出力端子の切
りかえを行う順序変換部を設け、この順序変換部の入力
である第３の入力端子からの入力により記憶装置の入力
および出力端子の少な（とも１端子どうしを切りかえる
切替手段を有する記憶装置である。
また、第２の発明としてこの順序変換部が乱数発生回路
と順序変換回路から構成され、第３の入力端子からの入
力により乱数発生回路が動作し、その出力により順序変
換回路により入力および出力端子の切りかえを行う記憶
装置である。
と順序変換回路から構成され、第３の入力端子からの入
力により乱数発生回路が動作し、その出力により順序変
換回路により入力および出力端子の切りかえを行う記憶
装置である。
さらに、順序変換部の機能として、入力および出力端子
の切りかえとともに、メモリ制御部が内蔵し、そのメモ
リ制御部の制御する論理を変える論理変更手段を起動す
る機能を加えたものである。
の切りかえとともに、メモリ制御部が内蔵し、そのメモ
リ制御部の制御する論理を変える論理変更手段を起動す
る機能を加えたものである。
作用
従来の記憶装置にない第３の入力端子を設け、この第３
の入力端子に順序変換部を接続することにより、内部の
データを解読するために、前述のように入力端子に入力
信号を入れたときに、この順序変換部が動作することに
なる。この順序変換部が動作することにより記憶装置の
入力および出力端子がランダムに切りかえられるため、
いままで入力端子だったものが、出力端子として接続さ
れることになったり、異なった入力端子と切りかわった
りする結果となる。そのためデータ解読のために必要な
入力端子に接続した最初の状態と太き（異なってしまい
、解読不可能という結果となる。さらに、この順序変換
部の入力および出力端子の切りかえが、乱数発生回路の
出力により行われると、さらに解読が難しい変化が第３
の入力端子に入力が入るごとに発生することになる。ま
たさらに単に端子の切りかえだけでな（メモリ制御回路
の論理変更を論理変更手段により行うことにより、−層
解読が不可能となる。
の入力端子に順序変換部を接続することにより、内部の
データを解読するために、前述のように入力端子に入力
信号を入れたときに、この順序変換部が動作することに
なる。この順序変換部が動作することにより記憶装置の
入力および出力端子がランダムに切りかえられるため、
いままで入力端子だったものが、出力端子として接続さ
れることになったり、異なった入力端子と切りかわった
りする結果となる。そのためデータ解読のために必要な
入力端子に接続した最初の状態と太き（異なってしまい
、解読不可能という結果となる。さらに、この順序変換
部の入力および出力端子の切りかえが、乱数発生回路の
出力により行われると、さらに解読が難しい変化が第３
の入力端子に入力が入るごとに発生することになる。ま
たさらに単に端子の切りかえだけでな（メモリ制御回路
の論理変更を論理変更手段により行うことにより、−層
解読が不可能となる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図において、第１の入力端子に相当するデータの入
力端子１と、データの入力バッファ２と、データの出力
端子３と、データの出力バッファ４とを有するメモリ部
５は従来例と同じものである。本実施例の特徴とすると
ころはこれに加えて、順序変換部の一部である乱数発生
回路１２からの指示を受けると乱数の内容により本来の
動作とは異なった複数の動作をする第２の入力端子であ
る制御信号入力端子６と、制御信号の大力バッファ７を
有するメモリ制御回路８，９を接続している。また本来
のメモリ動作とは無関係な第３の入力端子に相当する入
力端子１０と、その人力バッファ１０を介して入力とし
た順序変換部は乱数発生回路１２と順序変換回路９で構
成されメモリ動作とは無関係な余分な出力端子１３と、
その出力バッファ１４が接続されている。なお、１５は
メモリ動作とは無関係な常時は開放端である余分な入力
端子である。
力端子１と、データの入力バッファ２と、データの出力
端子３と、データの出力バッファ４とを有するメモリ部
５は従来例と同じものである。本実施例の特徴とすると
ころはこれに加えて、順序変換部の一部である乱数発生
回路１２からの指示を受けると乱数の内容により本来の
動作とは異なった複数の動作をする第２の入力端子であ
る制御信号入力端子６と、制御信号の大力バッファ７を
有するメモリ制御回路８，９を接続している。また本来
のメモリ動作とは無関係な第３の入力端子に相当する入
力端子１０と、その人力バッファ１０を介して入力とし
た順序変換部は乱数発生回路１２と順序変換回路９で構
成されメモリ動作とは無関係な余分な出力端子１３と、
その出力バッファ１４が接続されている。なお、１５は
メモリ動作とは無関係な常時は開放端である余分な入力
端子である。
以上のように構成された記憶装置について、以下その構
成要素の関連動作を説明する。
成要素の関連動作を説明する。
順序変換部の乱数発生回路１２は入力端子１０に入力さ
れ信号の状態によって乱数を発生させるかどうかを判断
する。乱数を発生しないときは、メモリ制御回路８の動
作、大力バッファ２とメモリ部５の接続順序、出力バッ
ファ４とメモリ部５の接続順序は従来例と同じである。
れ信号の状態によって乱数を発生させるかどうかを判断
する。乱数を発生しないときは、メモリ制御回路８の動
作、大力バッファ２とメモリ部５の接続順序、出力バッ
ファ４とメモリ部５の接続順序は従来例と同じである。
このときは、本来必要な端子数より、余分な入力端子お
よび余分な出力端子が増加することによる分だけ内部の
論理およびデータを解読するために加える入力信号の組
合せが従来例より増加し内部の論理を非破壊で解読する
ことが端子数増加分だけ困難になる。
よび余分な出力端子が増加することによる分だけ内部の
論理およびデータを解読するために加える入力信号の組
合せが従来例より増加し内部の論理を非破壊で解読する
ことが端子数増加分だけ困難になる。
つぎに、入力端子１０に入力された信号の状態が乱数発
生回路１２に乱数の発生を指示するような場合の動作に
ついて述べる。メモリ制御回路８は乱数発生回路１２か
ら乱数が入力されると乱数の値によりメモリ制御回路８
が有する論理変更手段により複数の本来の動作とは異な
った論理に基づく動作を行う。さらに乱数の入力により
、順序変換部の切替手段である順序変換回路９は、入力
端子１．入力端子６．入力端子１０．出力端子１５゜出
力端子１３とメモリ部５の入出力およびメモ′り制御回
路８の入力との接続順序を乱数の値により入れ換えてし
まう。たとえば入力端子ｌの一部を出力バッファ１４の
一部の出力に接続し、出力端子１３の一部を入力バッフ
ァ４に接続し、入力端子１５の一部を入力バッファ２の
一部に接続しなおす。
生回路１２に乱数の発生を指示するような場合の動作に
ついて述べる。メモリ制御回路８は乱数発生回路１２か
ら乱数が入力されると乱数の値によりメモリ制御回路８
が有する論理変更手段により複数の本来の動作とは異な
った論理に基づく動作を行う。さらに乱数の入力により
、順序変換部の切替手段である順序変換回路９は、入力
端子１．入力端子６．入力端子１０．出力端子１５゜出
力端子１３とメモリ部５の入出力およびメモ′り制御回
路８の入力との接続順序を乱数の値により入れ換えてし
まう。たとえば入力端子ｌの一部を出力バッファ１４の
一部の出力に接続し、出力端子１３の一部を入力バッフ
ァ４に接続し、入力端子１５の一部を入力バッファ２の
一部に接続しなおす。
以上のように本実施例によれば、メモリ動作とは無関係
な余分な端子を増すことにより内部の論理を解読するた
めに入力する信号の組合せが増加すること、および乱数
発生回路１２によりメモリ制御回路８の論理やデータの
状態が変わり、本来のメモリ動作の論理以外で動作し期
待値とは異ったデータが出力される頻度が増加すること
、および順序変換回路９により入出力端子の見かけ上の
配置が変化することにより、内部の論理およびデータの
内容を非破壊で解読するために加える入力信号の組合せ
が飛躍的に増加し、内部の論理を非破壊で解読するのを
不可能に近いレベルにすることができる。
な余分な端子を増すことにより内部の論理を解読するた
めに入力する信号の組合せが増加すること、および乱数
発生回路１２によりメモリ制御回路８の論理やデータの
状態が変わり、本来のメモリ動作の論理以外で動作し期
待値とは異ったデータが出力される頻度が増加すること
、および順序変換回路９により入出力端子の見かけ上の
配置が変化することにより、内部の論理およびデータの
内容を非破壊で解読するために加える入力信号の組合せ
が飛躍的に増加し、内部の論理を非破壊で解読するのを
不可能に近いレベルにすることができる。
発明の効果
以上の説明から明らかなように本発明は、メモリ動作と
は無関係な余分な入力端子と、メモリ動作とは無関係な
余分な出力端子と、メモリ動作とは無関係な余分な入力
端子に入力されたデータにより乱数を発生させる乱数発
生回路と、内部で発生させた乱数により動作が本来の動
作とは異なった論理動作をするメモリ制御回路と、内部
で発生させた乱数により入出力端子の接続状態を入れ換
える順序変換回路により、外部から非破壊で内部のデー
タや論理を解読することをほとんど不可能なレベルにま
ですることができる。
は無関係な余分な入力端子と、メモリ動作とは無関係な
余分な出力端子と、メモリ動作とは無関係な余分な入力
端子に入力されたデータにより乱数を発生させる乱数発
生回路と、内部で発生させた乱数により動作が本来の動
作とは異なった論理動作をするメモリ制御回路と、内部
で発生させた乱数により入出力端子の接続状態を入れ換
える順序変換回路により、外部から非破壊で内部のデー
タや論理を解読することをほとんど不可能なレベルにま
ですることができる。
第１図は本発明の実施例の記憶装置のブロック図、第２
図は従来例の記憶装置のブロック図である。 １・・・・・・データの入力端子（第１の入力端子）、
３・・・・・・データの出力端子（第１の出力端子）、
５・・・・・・メモリ部、６・・・・・・制御信号入力
端子（第２の入力端子）、８・・・・・・メモリ制御回
路、９・・・・・・順序変換回路、１０・・・・・・入
力端子（第３の入力端子）１２・・・・・・乱数発生回
路、１５・・・・・・余分な入力端子。
図は従来例の記憶装置のブロック図である。 １・・・・・・データの入力端子（第１の入力端子）、
３・・・・・・データの出力端子（第１の出力端子）、
５・・・・・・メモリ部、６・・・・・・制御信号入力
端子（第２の入力端子）、８・・・・・・メモリ制御回
路、９・・・・・・順序変換回路、１０・・・・・・入
力端子（第３の入力端子）１２・・・・・・乱数発生回
路、１５・・・・・・余分な入力端子。
Claims (4)
- （１）第１の入力端子からの入力データを記憶し、第１
の出力端子よりデータが読み出されるメモリ部と、第２
の入力端子を有するとともに前記メモリ部を制御するメ
モリ制御部と、第３の入力端子を有するとともに前記入
力および出力端子の切りかえを行う順序変換部とを具備
し、前記順序変換部には前記第３の入力端子への入力信
号により前記第１から第３までの入力端子と前記第１の
出力端子の少なくともいずれか１端子相互の切りかえを
行う切替手段を有する記憶装置。 - （２）順序変換部が乱数発生回路を有するとともに、前
記乱数発生回路の出力により入力および出力端子の切り
かえを行う請求項１記載の記憶装置。 - （３）メモリ制御部が制御論理を変更する論理変更手段
を有し、順序変換部が入力および出力端子の切りかえと
ともに前記論理変更手段を起動する請求項１または請求
項２記載の記憶装置。 - （４）通常は未使用の余分な入力または出力端子を有し
、前記入力または出力端子が順序変換部の切替手段の切
りかえ対象として含まれる請求項１または請求項２記載
の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2076019A JPH03276242A (ja) | 1990-03-26 | 1990-03-26 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2076019A JPH03276242A (ja) | 1990-03-26 | 1990-03-26 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03276242A true JPH03276242A (ja) | 1991-12-06 |
Family
ID=13593120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2076019A Pending JPH03276242A (ja) | 1990-03-26 | 1990-03-26 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03276242A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016161975A (ja) * | 2015-02-26 | 2016-09-05 | 株式会社メガチップス | データ処理システム |
-
1990
- 1990-03-26 JP JP2076019A patent/JPH03276242A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016161975A (ja) * | 2015-02-26 | 2016-09-05 | 株式会社メガチップス | データ処理システム |
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