JPH02203287A - 集積回路の試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、たとえば半導体集積回路装置に内蔵されてい
るメモリおよび論理演算を行う論理回路を検査するため
の集積回路の試験装置に関する。

従来の技術 近年の半導体技術の３１１歩によって、たとえばマスク
ＲＯＭ　（ｒｔｅａｄ　０ｎｌｙ　Ｍｅ輸ｏｒｙ）など
からなるメモリと論理回路とが混在するＬ　Ｓ　Ｉ　（
Ｌａｒ＠ｅ　ＳｃａｌｅＩｎＬｅｇｒ＠ｔｉｏｎ）また
はＣＯＢ　（ＣＩ＋ｉｐ　ｏｎ　Ｂｏａｒｄ）などが増
加している。このような集積回路を試験するための試験
装置（以下、テスタと称する）は、メモリを試験するメ
モリテスタと論理回路を試験するロジックテスタとがあ
る。

第２図は、典型的な先行技術のメモリテスタ１の電気的
構成を示すブロック図である。メモリテスタ１には、１
６チヤンネルを有するアドレス用入力端子２と、１６チ
ヤン木ルを有するデータ用入出力端子３とが備えられ、
前記端子２，３が試験すべきａ積回〆１４の接続端子５
ａ、５ｂに接続される。

アドレス信号発生１６では、前記集積回路４に内蔵され
たメモリ７内のアドレスを指定するアドレス信号が発生
される。パターンメモリ８は、たとえば最大６４　ｋ　
×ｌ　（、ビットの容量を有し、メモリ７への書込みデ
ータおよびこれに対応する第１期待値データが格納され
る。メモリ７を試験する際には、アドレス信号発生器６
からアドレス信号が波形整形回路９および駆動図＃１１
０を介して前記入力端子２に導出される。一方、前記ア
ドレス信号はパターンメモリ８に与えられ、これに対応
する書込みデータが波形整形回路１２、駆動回路１３、
および切換スイッチ１４を介して前記入出力端子３に導
出される。前記入力端子２に導出されるアドレス信号お
よび入出力端子３に導出される書込みデータはＩＪ＆積
回路４内のメモリ７に与えられ、ここで対応するアドレ
スに書込みデータが順次的に書込まれていく。

このような書込み動作が終了すると、次に前記メモリ７
に正常な状態で書込みデータが書込まれているか否かが
検査される。この場外には、同じくアドレス信号発生器
６からグ）アドレス信号が前記入力端子２を介してメモ
リ７に与えられ、これによってメモリ７に書込まれたス
トア信号が接続端子５および入出力端子３を介して前記
切換スイッチ１４に導出される。切換スイッチ１４は、
制御回路１５からの切換側（１信号によって前記入出力
端子３からの記憶データを比較器１６に与えるように切
換られる。

比較器１６では、前記ストア信号を基準電圧発生回路１
７からの基準、電圧と比較して論理値に変換し、この：
！ＩＩ理値をラッチ回路１８に与える。

方、前記メモリ７を読出すためのアドレス信号はパター
ンメモリ８に導出され、これに対応した第１期待値デー
タがラッチ回路１８に読出される。

ラッチ回路１８では、前記期待値と比較器１６からの論
理値との比較が行われ、一致していればメモリ７が正常
で１６ると判定される。

このようなメモリテスタ１は、メモリを試験することは
できるけれども、論理回路を試験する際には別の論理回
路用テスタ〈ロジックテスタ〉を用いなければならい。

したがって、メモリおよび論理回路が内蔵された集積回
路を試験する際には、メモリテスタとロジックテスタの
両方を使用し、しかも２回試験を行わなければならず、
Ｖ％験工数が膨大な数となり、また試験作業が繁雑とな
っている。

このような−題点を解決するために、メモリテスタにロ
ジックテスタの機能を付加する構成が提案されている。

たとえばメモリテスタ内のパターンメモリに、ランダム
な印加パターンとランダムな期待値パターンとを予め格
納しておき、このような情報を順次的に読出すことによ
って、メモリテスタにロジックテスタとしての機能をｆ
＝を加することができる。

たとえば、第２１に示されるメモリテスタ１においては
、パターンメモリ８にランダムな印加パターンとこれ昏
こ対応する期待値パターンとを予め格納しておき、これ
を順次的に発生して入出力端子３に導出するようにすれ
ばロジックテスタと（５ての機能が付加されることにな
る。

発明が解決しようとする課題 しかしながら、このようなメモリテスタ１では、印加パ
ターンが導出される入出力端子３が前述したように１６
チヤン本ル、すなわち１６ビツトの幅しかなく、したが
−）て印加パターンは最大１６ビットまでしか発生する
ことができず、ビット幅が１６を越えるチャンネル数を
有する論理回路を試験することができない。したか−）
て試験することができる集積回路の種類が限定されてし
まう。

また、多くのチャンネル数を有する集積回路の試験に対
応するために、メモリ・ロジックテスタが考案されてい
るけれども、−膜内にこのようなテスタは構成が複雑で
あるばかりでなく、高価である。

本発明の目的は、簡単な構成によ−）で、メモリ用のｖ
ｃ＠装置に多くの種類の論理回路を試験することができ
る機能を付加することができ、その機能性を格段に向上
することができる集積回路の試＠、装置をｔＪＩ供する
ことである。

１！ｆｉを解決するための手段 本発明は、第１および第２入力端子と出力端子とを有し
、前記第１入力端子からのアドレス信号によって試験す
べき集積回路内のメモリのストア信号を前記出力端子に
導出し、論理演算されるべき論理演算信号を前記集積回
路に前記第１および第２入力端子から入力し、この論理
演算信号によって前記ａ積回路内の論理回路で論理演算
を行いこの論理演算の結果を表す演算結果信号を前記出
力端子に導出する、そのような集積回路の試験装置にお
いて、 アドレス信号を発生するアドレス信号発生手段と、 アドレス信号発生手段からのアドレス信号を受信して前
記集積回路内のメモリのストア内容を検査する第１検査
モードでは、集積回路内にメモリにストアされるストア
信号を第２入力端子に導出するとともに、集積回路内の
メモリにストアされているべき第１期待確信号を導出し
、集積回路内の論理回路を検査する第２検査モードては
、前記論理回路で演算される論理演算信号を第１および
第２入力端子に導出するとともに、この論理演算によっ
て得られるべき第２期待直置号を導出する基準メモリと
、 第１検査モードでは、！積回路内のメモリから読出され
て出力端子から与えられるストア信号と基準メモリから
の第１期時確信号とを比較し５第２検査モードでは、前
記出力端子から導出される演算結果信号と前記基準、メ
モリからの第２期時確信号とを比較する比較手段とを含
むこと舎特徴とするａ積回路の試験装置である。

牛用 本発明に従えば、第１検査モードに設定されると集積回
路内のメモリのストア内容を検査することができ、第２
検査モードに設定されるとａ積回路内の論理回路を検査
することができる。すなわち、第１検査モー１？ではア
ドレス信号発生手段からのアドレス信号−が第１入力端
子を介して前記集積回路内のメモリに入力されるととも
に、基準メモリからのストア信号が第２入力端子を介し
て前記メモリにストアされる。次に、！積回路内のメモ
リから前記ストア信号が読出されて、本発明の試験装置
内の比較手段に与えられる。この比較手段には、前記出
力端子からのストア信号と基準メモリからの第１期待確
信号とが比較され、ストア信号が第１期待確信号に一致
していれば集積回路内のメモリは正常であると判断され
、ストア信号が第１Ｍ侍確信号に−・致していなければ
、メモリに異常があると判断される。

第２検査モードでは、基準メモリからの論理演算信号が
第１お１よび第２入力端子から前記集積回路に入力され
ろ。この論理演算信号は集積回路内の論Ｔ里回路で論丁
里演算夕！Ｌ理が施され、にの論理演算の結県を艮す演
ｌｖ、結果信号が前記入出力端子を介して前記比較手段
に与えられる。比較手段では前記演算結果信号と基準メ
モリからの第２期待確信号との比較が行われ、演算結果
信号と第２！Ｑ！侍値信号とが一致していれば論理回路
が正常なｔ　ｇで動作しているものと判断され、一致し
ていなければ論理回路に異常があると判断される。

二のように本発明によれば、第１検査モードにおいてア
ドレス信号が導出される第１入力端子が、第２検査モー
ドでは論理演算信号が導出される入力端子として用いら
れる。すなわち第２Ｉ＊査モード時には、第１および第
２入力端子に論理演算信号が導出され、より多・くの種
類の論理回路に対応することができ、その機能性が向上
される。

実施例 第１図は、本光明の一実施例の電気的構成を示すプロ・
ツク図である。メモリ・ロジックテスタ２０は、１６チ
ヤンネルを有する入力端子２１および同じく１６チヤン
本ルを有する入出力端子２２が備えられ、この端子２１
．２２を介して試験すべき集積回路２３の接続端子２４
．２’５に接続され、ａ積回路内のたとえばマスクＲＯ
Ｍからなるメモリ２６および予め定められる論理演算を
行う論ｉ１回路２７が試験がされる。

アドレス信号発生器３０から導出される１６ビツトのア
ドレス信号はマルチプレクサ３１を介して波形整形回路
３２に与えられ、ここで波形整形された後に駆動回ｎ３
３を介して前記入力端子２１に導出される。パターンメ
モリ３４は、たとえば６４　ｋ×１６ビツトの記憶容量
を有し、３２　ｋ〆１６ビントからなる第１メモリｆｆ
ｊ域３５および第２メモリ領域３６の２つのｗｉＩ！Ｉ
Ｑに分割されている。

前記アドレス信号発生器３０からの第１〜第１５ビツト
のアドレス信号「八〇」〜ｒＡ１４Ｊは前記第１および
第２メモリ頭域３５．３６の各アドレス入力端子Ａ　Ｏ
−Ａ　１−１に与えられるとともに、第１６ビントｒ　
Ａ　１５　Ｊは切換制御回路３７を介して前記第１およ
び第２メモリｆｆ１１ｍ３５．３６の各入力端子Ｅに与
えられる。

切換回路３７は、インバータ３８および２′）のＯＲゲ
ート３９．４０から構成され、１ｔｌｌＩ御回路４１か
らのモード信号が「０」で１ちれば第１および第２メモ
リ領域３５．３６の２つの領域は３＋！結頭域としてア
クセスされ〈以下、この状壺を通常読出しモードと呼ぶ
）、前記モード信号が「１」になると各メモリー域３５
．３６の両方がイオ・−プル状態となり、第１〜第１５
ビツトｒ　Ａ　ＯＪ〜「Ａ１４Ｊのアドレス信号によっ
て指定されるアドレスから同時に２′）のデータが読出
される＜　１．’Ｊ、下、この状態を分割続出しモード
と呼ぶ）ように構成されている。

前記第１メモリ頭域３５の出力はマルチプレクサ３１に
与えられ、第２メモリ領域３６の出力は波形整形回路４
２またはランチ回路４３に与えられる。なお、前記マル
チプレクサ３１は、ＩＩＩｖ４回１ｉ’）４１からのモ
ード信号によ−）で前記第１メモリ領域３５からの出力
と、アドレス１３号発生器３０からの出力とを選択的に
波形整形回２３３２に与えるように構成される。

波形整形回路４２の出力は駆動回路４４を介して切１ｆ
Ａスイッチ４５の一方端子４６および共通端子４７を介
して、前記入出力端子２２に導出される。この切換スイ
フチ４５の他方端子４８からの出力は比重計１９の非叉
転入力端子に与えられ、反転入力端子に与えられる基準
電圧発生口ＷＢ５０からの基準電圧との比較が行われ、
この比較結果が前記ラッチ回路４３に与えられる。ラッ
チ回路４３には、検出回路５１が接続される。

前記パータンメモリ３４内には、＃！積回路２３内のメ
モリ２６を試験する際に、書込まれる書込みデータおよ
びこれに対応する第１期待値データと、論理回路２７を
試験する際に、印加されろ印加データおよびこれに対応
する第２期１Φ値データとが格納されている。

次に、メモリ２６を試験する場なの動ず￥に−）いて説
明する。このｊ％庁には、制御回路４１からのモード信
号はｒ　Ｏ，となり、通常読出しモードに設定される。

この通常読出ｊ７モードでは、マルチプレクサ３１はア
ドレス信号発生器３０からのアドレス信号を波形整形回
路３２に与えるように設定される。また、前記切換ス・
イッチ４５は、書込みデータをメモリ２６に書込む際（
こは駆動回！ｉ’＆４４が前記入出力端子２２に接続さ
れるように切換られ、メモリ２６に潜込まれた書込みデ
ータを請出す際には入出力端子２２が比較器４つに接続
されるように切換ちれる。

集積回２き２３内のメモリ２６を試験する際には、まず
、アドレス信号発生器３０からのアドレス信号がマルチ
プレクサ３１を介して波形整形回路３２に与えられる。

波形整形回路３２で波形整形されたアドレス信号は駆動
回路３３で実際に駆動するために必要なレベルに変換さ
れ、前記入力端子２１および集積回路２３の接続端子２
４を介して前記メモリ２６に与えられる。これと同時に
前記アドレス信号がパータンメモリ３４に与えられ、パ
ータン、メモリ３４内に予め格納されている書込みデー
タが読出される。

読出された書込みデータは波形整形回路４２で波形整形
され、駆動回路４４で実際にｗＪＡ動するために必要な
レベルに変換された後に、切換スイッチ４５を介して前
記入出力端子２２に導出され、集積回路２３の接続端子
２５を介して前記メモリ２６に与えられて、前記入力端
子２１に導出されたアドレス信号で指定されるアドレス
に書込まれる。こうして順次アドレス信号発生器３０か
ら出力されるア１？１／ス信号に対応して書込みデータ
が順次的にメモリ２６に書込まれて行・り。

次に、このメモリ２６に書込まれたデータと、パータン
メモリ３４に予め書込まれた期待値データとが一致して
いるか否かの検査が行われる。このために、アドレス信
号発生器３０からのアドレス信号が前記入力端子２１お
よび接続端子２４を介してこのメモリ２６に与えられ、
これによって指定されたアドレスの前記書込データが接
続端子２５および入出力端子２２に導出される。このデ
ータは、切換スイッチ４５を介して比較器４つに与えら
れ、基準電圧発生回路５０からの基準電圧との比較によ
って論理値に変換され、ラッチ回路４３に与えられる。

一方、パータンメモリ３４では、前記アドレス信号で指
定される第１期待値データが読出され、この期待値がラ
ッチ回路４３に与えられる。ラッチ回路４３では、前記
期待値と比較器４つからの論理値との比較が行われ、比
較結果が一致していれば、メモリ２６に正しくデータが
書込まれたと判断され、そうでなければ異常があると判
断され、この旨が検出口Ｆ６５１において検出される。

この検出結果は前記アドレス信号発生器３０に与えられ
、これ以降のパターン発生を中止し、試Ｉ験を終了する
。

次に、集積回路２３内の論理回路２７を試験する際の動
作について説明する。この場りには、前記論理回路２７
に予め定められる印加パターンを与えて、論理演算処理
を行わせ、これによ−）で鳴られる結果とパータンメモ
リ３４に予め格納される第２期待値データとが一致して
いるか否かを比’ＨＩＩｌ＋！定し、これによ−）て試
験が行われる。

このＨＪＪ訃には、前記−制御回路・４１からのモード
（言−号（土「１」に設定され、したがってパータンメ
モリ３４け分割読出しモードに設定されるとともに、マ
ルチプレクサ３１はパターンメモリ３　＝１の出力を波
形整形回路３２に与えるように設定される。パータンメ
モリ３・−１にＴめ格納された印加パター〉・が論理回
路２７に与えられる際には、前記切１ｆＡスイッチｔ１
５は駆動回路４２と入出力端子２２とが接続されるよう
に切換えられ、論理回路２７の論理演算の結果とパータ
ンメモリ３４内の第２期待値データとの比較を行う際に
は、前記入出力端子２２が比較器４９に接続されるよう
に切換えられる。

このような状態において、アドレス信号発生器３０から
のアト１／ス信号がパータンメモリ３４内に与えられ、
これによ−Ｊてパータンメモリ３４に格納された印加パ
ターンが続出される。このとき前記パータンメモリ３１
１は分割読出しモードに設定されているので、第１メモ
リ住域３５において読出された印加パターン１まマルチ
プレクサ３１、波形整形回ｉ？３３２　、および駆動回
路３３を介］７て入力端子２２に導出される。一方、第
２メモリ領域３６から読出された印加／＜ター〉・は波
形整形回路４２、駆動回路１１４、および切換スイッチ
、４５を汗して入出力端子２２に導出される。前記入力
端子２１に導出された印加パターンは４Ｊｃｆ（ｌＩ回
路２３の接続端子２５を介して論理回路２７に与えられ
るとともに、入出力端子２２に導出された印加パターン
は接続端子２５を介して論理回路２７に与えられる。

このようにして印加パターンが与えられた論理回路２７
は、予め定められる論理演算処理が行われる。この論理
ｊ演算の結果が接続端子２５、入出力端子２２、切換ス
イッチ４５を介して比敷器４９に与えられ、ここで論理
値に変換されてラッチ回路４３に与えられる。一方、こ
のラッチ回路４３にはパータンメモリ３４からの第２期
待値データが与えられ、この期待値と前記比較器４９か
らの論理値とが比較されて一致判定が行われ、この結果
は検出回６５１によって検出される。こうして論理回路
２７の試験が行われる。このように論理回路２７の試験
を行う際に発生される印加パターンは、入力端子２１お
よび入出力端子２２を介して論ｆ１１ｍ１２７に与えら
れる。

入力端子２１および入出力端子２２は、それぞれ１６チ
ヤンネル用に設定されているので、前記印加パターンは
最大３２ビツトのビット幅で論理回１！８２７に与える
ことができ、したがって、この試験装置１をロジックテ
スタとして用いる堝すには、最大３２ナヤン本ルを宥す
る論理回路の試験を行うことができ、試験可能な論理回
路の種類が増大し、その機能性が格段に向上される。

また、パータンメモリ３４の分Ｖ！読出しモード時の分
割個数を増大すれば、人出力チャン木ル２２のチャンネ
ル数は変わらないけれども、入力端子２１のチャンネル
数ブ）拡張を容易に行うことができ、さらに試験可能な
論理回路の′＠囲を拡大することができる。また、パー
タンメモリ３４における通常読出しモードと分割読出し
モードとの切換夕・ｆミンクを、アドレス信号発生器３
０によ−）てリアルタイムに制御ｎすれば、メモリの試
験と論理回路との試験を交互に連続して行うことができ
、４Ａ積回路２３を試験するのに必要な試験時間を篤檜
することができる。

発明の効果 以上の１ように本発明に従えば、簡単な構成で、メモリ
検査用の試験装置に多くの種１戸の論理回路を検査する
ことができる機能をｆ；を加することができ、その機能
性が格段に向上されろ。

【図面の簡単な説明】

第１１２Ｉは本発明の一実施例の電気的構成を示すブロ
ック図、第２ｒ２！は典型的な従来技術の電気的構成を
示すブロック図である。 ２０・・・試験装置、２１・・・入力端子、２２・・・
入出力端子、２６・・・メモリ、２７・・・論理回路、
３０・・・アドレス信号発生器、３１・・・マルチプレ
クサ、３２．４２・・・波形整形回路、３３．４４・・
・駆動回路、３４・・パータンメモリ、３５・・・第１
Ａモリ領域、３６・・・第２メモリ領域、３７・・・切
換制御回路、４３・・ラッチ回路、４５・・・切換ス（
＝、チ代理人　　弁理士　西、敗　圭一部

Claims (1)

1. 【特許請求の範囲】 第１および第２入力端子と出力端子とを有し、前記第１
   入力端子からのアドレス信号によって試験すべき集積回
   路内のメモリのストア信号を前記出力端子に導出し、論
   理演算されるべき論理演算信号を前記集積回路に前記第
   １および第２入力端子から入力し、この論理演算信号に
   よって前記集積回路内の論理回路で論理演算を行い、こ
   の論理演算の結果を表す演算結果信号を前記出力端子に
   導出する、そのような集積回路の試験装置において、 アドレス信号を発生するアドレス信号発生手段と、 アドレス信号発生手段からのアドレス信号を受信して前
   記集積回路内のメモリのストア内容を検査する第１検査
   モードでは、集積回路内にメモリにストアされるストア
   信号を第２入力端子に導出するとともに、集積回路内の
   メモリにストアされているべき第１期待値信号を導出し
   、集積回路内の論理回路を検査する第２検査モードでは
   、前記論理回路で演算される論理演算信号を第１および
   第２入力端子に導出するとともに、この論理演算によっ
   て得られるべき第２期待値信号を導出する基準メモリと
   、 第１検査モードでは、集積回路内のメモリから読出され
   て出力端子から与えられるストア信号と基準メモリから
   の第１期待値信号とを比較し、第２検査モードでは、前
   記出力端子から導出される演算結果信号と前記基準メモ
   リからの第２期待値信号とを比較する比較手段とを含む
   ことを特徴とする集積回路の試験装置。