JPH02263176A - 集積回路 - Google Patents

集積回路

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JPH02263176A
JPH02263176A JP63279163A JP27916388A JPH02263176A JP H02263176 A JPH02263176 A JP H02263176A JP 63279163 A JP63279163 A JP 63279163A JP 27916388 A JP27916388 A JP 27916388A JP H02263176 A JPH02263176 A JP H02263176A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＩＣ（集積回路）及び回路基板における動作
速度試験に関する。
従来の技術 半導体技術によってＩＣの動作速度が速くなり続けるに
従って、ＩＣ及び回路基板レヘルの双方での実速度（即
ち動作全速度）による試験が一層困難になっている。従
来、基板は機能試験装置を使用して実速度で試験されて
いる。最新の基板設計に対応することのできる高速機能
試験装置の購入費用は急速に増大している。従って、外
部の試験端子や高価な試験装置を使用するのではなく、
ＩＣ自身の内部でより多くのＩＣ及び基板の試験を行う
ことを可能にすることに対する新しいアプローチが必要
とされている。
発明が解決しようとする課題 本発明はＩＣまたは回路基板レヘルでの実速度同時試験
を行うことに対する新奇なアプローチを提供するもので
ある。通常の動作中に試験を行う能力によって回路基板
テラセンブリ上のＩＣの相互作用によって引き起こされ
る可能性のある故障の検出が可能になる。これらのタイ
プの故障は、回路の挙動が変わる為、オフライン（ｏｆ
ｆ　１ｉｎｅ）試験技術を使用して検出することが非常
に困難である。オフライン試験を行う場合、回路は機能
モードから試験モードに再構成される。試験モードの場
合、回路は異なった挙動特性を示す可能性がある。従っ
て、タイミングに敏感な故障やその他の把握しにくい故
障は検出されなくなる。
実速度同時試験を実行するためには、システムレベルの
評価手段が必要である。本発明は、回路基板アッセンブ
リ上の１個以上のＩＣに於ける試験ロジックを動作させ
るのに必要なタイミングと制御特性を与えるためにＩＣ
の設計に組み入れられることのできるグローバル・イベ
ント評価構造（Ｇｌｏｂａｌ　Ｅｖｅｎｔ　Ｑｕａｌｉ
ｆｉｃａｔｉｏｎ　５ｔｒｕｃｔｕｒｅｓ以下ＣＥＱＳ
と略す）を提供する。この構造の基本は、Ｉｃの入出力
をイヴエント・クオリファイヤー・セル（Ｅｖｅｎｔ　
Ｑｕａｌｉｆｉｅｒ　Ｃｅ１ｌ、以下ＥＱＣＥＬＬと略
す）と称する新奇な比較器セルと隣接させることによっ
て達成される。
ＥＱＣＥＬＬは、ＩＣに入力される。またはＩＣから出
力される、またはその両方のデータを各ＥＱＣＥＬＬに
加えられた１組の予め決められた比較ベクトルと比較す
る。各ＥＱＣＥＬＬは、走査動作中に加えられる複数の
走査セルを有していてもよい。引き続いて、ＥＱＣＥＬ
Ｌは、比較が真である場合に、制御信号を発生する。
本発明の目的は、何時選択された入力、または出力、ま
たはその両方が通常の動作を妨げることなく発生したか
を決定するだめの機構を提供することである。
大部分において、一定のセットの入力、または出力、ま
たはその両方が特定のＩＣで発生したかを知ることは望
ましいことである。従って、ＩＣは、複数のＥＱＣＥＬ
Ｌを有しており、ここにおいて各入力、または出力、ま
たはその両方はそれと関連する１つのＥＱＣＥＬＬを有
する。
ＥＱＣＥＬＬはそこで１と０との組合わせの比較を行う
ためにプリセントされる。全てのＥ（ＩｃＥＬＬの出力
はそこで組合わされてローカル・プロダクト・ターム（
ｌｏｃａｌ　ｐｒｏｄｕｃｔ　ｔｅｒｍ）　（即ちＥＱ
ＯＵＴ）という複合出力を発生する。
本発明の目的は、選択された１組のＥＱＣＥＬＬにデー
タパターンを加えるための手段を提供することである。
また本発明の目的は、ＩＣに入力されるデータ、または
ＩＣから出力されるデータ、またはその両方のデータと
予め選択されたパターンの間のマツチングを示すローカ
ル・プロダクト・タームを発生させることである。
１個のみのＩＣよりも大規模なＩＣをテストするために
は、何時１組の入力、または出力、またはその両方が２
個以上のＩＣで発生したかを知ることが出来ることは望
ましいことである。従って外部論理はマルチプル・ロー
カル・プロダクト・ターム（ｍｕｌｔｉｐｌｅ　１ｏｃ
ａｌ　ｐｒｏｄｕｃｔ　ｔｅｒｍ）をグローバル・プロ
ダクト・ターム（ｇｌｏｂａｌ　ｐｒｏｄｕｃｔ　ｔｅ
ｒｍ）に結合するために使用されることができる。
本発明の目的は、通常の動作を妨げることなく多重論理
回路の入力、または出力、またはその両方の所与のパタ
ーンを試験することである。
または本発明の目的は、入力または出力またはその両方
と予め選択されたパターンとのマツチングを指示するマ
ルチプル・プロダクト・タームを示すグローバル・プロ
ダクト・タームを発生させることである。
何時１つのイベントが発生したかを知ることは、ある種
の形の試験に対して要求される全ての事柄であるが、別
のタイプの試験では何時第２のイベント（即ち、ストッ
プ・テスト・パターン（ｓ　ｔｏｐｔｅｓｔ　ｐａｔｔ
ｅｒｎ）　）が発生したかを知ることがまた必要である
。従って本発明は、２個のビット（スタート及びストッ
プ）が各ＥＱＣＥＬＬに入力されることを可能にしてい
る。２個の比較対象が記憶されることの利点は速度にあ
る。本発明は回路の通常の動作と同時に試験を実行する
ものであるから、２個のパターンを予め加えておくこと
によってＥＱＣＥＬＬを再び加える前に第２のイベント
が発生することの危険を排除することができる。
本発明の目的は、論理回路の通常の動作と同時に試験が
行われることを可能にすることである。
本発明の目的は、スタート・パターンとストップ・パタ
ーンがＥＱＣＥＬＬに予め加えられるようにすることで
ある。
試験によってはある種の入力、または出力、またはその
両方の状態には関係がなく、または希望する入出力状態
の検出を遅延させる可能性がある。
従って、本発明はＥ　Ｑ　ＣＥ　Ｌ　Ｌに別のピッ１〜
（ＭＡＳＫと称する）を追加することを可能にしている
。これによってＥＱＣＢＬＬは常に真の比較状態を強制
的に発生するようにされる。
本発明の目的は、他の条件を引続きチエツクしている間
予め選択された人出カ条件が無視されることを可能にす
ることである。
本発明はまたＩＣ内またはよりグローバルなレベルで含
まれている。ローカル・コントローラヲ提供するもので
ある。スタート試験条件に合致した場合ローカル・コン
トローラは試験ロジックを動作させることができる。ス
トップ・パターンが受取られた場合、ローカル・コント
ローラは試験を終了し、他の回路に別の機能を実行する
か、または他の事物の間でリセットを行うが、またその
両方を行う為の信号を送ることができる。ローカル・コ
ントローラを有することの利点は、バス配線を最小にす
ること、ゲートの数が少なくかつ経路の長さが短いため
にタイミング遅れを減少することができること、及びシ
ステムに於ける種々の論理領域間で同時に試験を行うこ
とができることである。
本発明の目的は、ローカル・テスト・コントローラを含
むことである。
本発明の目的は、またローカル試験機能がローカル・テ
スト・コントローラによって管理されることを可能にす
ることである。
課題を解決するための手段 これら及びその他の目的は、信号データの加えられる入
力及び出力を有する論理回路、試験用セルの接続された
上記の論理回路の入力及び出力の内の選択された入力及
び出力、条件を記憶するための少なくとも１つの記憶装
置を有する上記の各々の試験用セル、 上記の信号データを上記の記憶された条件と比較するた
めの比較器を、また、有する上記の各々の試験用セル、
及び 上記の信号データと上記の記憶された条件の間の真の比
較を示す制御信号を発生する上記の比較器によって構成
され、上記の制御信号は上記の論理回路の試験を実行す
るために使用されることを特徴とする試験システムによ
って達成される。
実施例 本発明は、論理回路が機能モードまたは試験モードにあ
る場合に、論理回路の試験が行われることを可能にする
ものである。これは、論理回路の入力、または出力、ま
たはその両方に加えることのできる比較回路を使用する
ことによって行われる。本発明のこの好適な実施例にお
いては、試験されるべき論理回路及び比較回路の両方が
、１個の集積回路（ＩＣ）内に設けられている。しかし
この発明を実施する場合に、この比較回路に１個以上の
ＩＣまたはその他の個別の部品を使用することもできる
。同様に、試験される回路は１個以上のＩＣ１またはそ
の他の個別の部品によって構成してもよい。
第１図は、２個の集積回路、即ちＩＣ１及びＩＣ２を有
する本発明の好適な用途を示している。
各ＩＣは試験されるべきロジック・コア（それぞれ２２
及び２６）を有している。本発明では、ロジック・コア
の周囲にＢＱＣＢＬＬのブロックが付加されている。こ
れは、Ｅ　Ｑ　ＣＥ　Ｌ　Ｌブロック２１．２３及び２
５で示されている。更に、ＩＣ１１はローカル・コント
ローラ２４を有している。
これらの各々の機能及びそれらがどのようにして相互に
関連しているかを説明する。
ＥＱＣＥＬＬブロック２１．２３及び２５は、各々複数
のＥＱＣＥＬＬを有していてもよい。あるいはこれらの
ブロックは、１個のＥＱＣＥＬＬのみを表してもよい。
このＥＱＣＥＬＬの目的は、通常ロジック・コアに入力
されるデータとＥＱＣＥＬＬに加えられているデータを
比較することである。
真の比較の行われた場合、ＥＱＣＥＬＬは、ロジック・
コアに入力されているデータまたはロジック・コアから
出力されるデータが、ＥＱＣＥＬＬにチエツクするよう
に要求したデータに等しいことを示す信号を出力する。
第１図のＩＣ２に於いて、ロジック・コアに入力される
データはバス１４に経由する。このデータは、Ｅ　Ｑ　
ＣＥ　Ｌ　Ｌブロック２５によってチエツクされる。こ
のデータはまたハス１５を通過してロジック・コア２６
に入力される。ロジック・コア２６からの出力は、バス
１６に出ていく。
真の比較を示す信号は、ハス３１に出力される。
各ＥＱＣＥＬＬは１個の入力しかチエツクしないから、
バス３１は複数の信号で構成されてもよい。
あるいは、これらの真の出力信号は、全体としてＥＱＣ
ＥＬＬブロック２５内で論理積をとられ、従ってバス３
１に１個の信号を発生する。プロ・７り２５で論理積を
とることと、全ての信号をバス３１に送ることとの間で
発生する択一関係は、速度対ピン数の関係である。ブロ
ック２５にローカルＡＮＤゲートを付加すると、遅延が
発生ずる。
しかし、局部的に論理積をとることによって出力ピンは
１個しか使用されない。この好適な実施例において、こ
れらの信号は、ＩＣから出ていく前に論理積をとられる
。このことに対する別の利点は、ＩＣ内の全てのＥＱ（
、ＥＬＬが、所望のパターンを検出したことを示してい
る信号を出力３１が出すことである。これをローカル・
プロダクト・タームと称する。
第１図のＩＣＩに於いて、ロジック・コア２２は、ＥＱ
　ＣＥ　Ｌ　］、ブロック２１及び２３によって取り囲
まれている。ハス１０を介してＩＣＩに入るデータはＥ
ＱＣＥＬＬブロック２１によってチエツクされ、バス１
１を介してロジック・コア２２に送られる。ロジック・
コア２２からのデータは、バス１２に出力され、ＥＱＣ
ＥＬＬブロック２３によってチエツクされる。ＥＱＣＥ
ＬＬブロック２１及び２３からの真の比較信号は、それ
ぞれバス６及び７に出力される。この好適な実施例にお
いて、真の信号の論理積はローカル・コントローラ２４
内でとられる。これはゲートの遅延を最小にするために
行われる。ＩＣＩからのローカル・プロダクト・ターム
はローカル・コントローラ２４内で発生され、ライン９
に出力される。
ローカル・コントローラ２４は、またロジック・コア２
２内の内蔵テストロシックを制御するために使用される
。このために必要な制御線は、バス８で示されている。
テストロシックの機能性及び的確な機構は技術上周知の
ものである。しかし新奇な点は、条件に応じて試験を行
い、または試験を終了し、またはその両方を行う能力で
ある。
第１図において、ローカル・プロダクト・ターム９及び
３１はＡＮＤゲート３０によって論理積をとられる。こ
れによってバス５にグローバル・プロダクト・タームが
発生する。第１図において、グローバル・プロダクト・
タームは、図示されている２個のローカル・プロダクト
・タームのみによって構成されている。しかしグローバ
ル・プロダクト・タームは基板レベルでもよいし、また
はシステムレベルでもよいことを理解することが必要で
ある。また本発明の範囲から逸脱することなしにプロダ
クト・タームには階級の関係がある。
バス５のグローバル・プロダクト・タームは、ローカル
・コントローラ２４にフィードバックされる。これによ
ってローカルコントローラがグローバル・イベントの発
生に反応することが可能になる。本発明の好適な実施例
に於いて、ローカル・コントローラ２４は、バス５の状
態が変化した場合に、ロジック・コア２２の試験を開始
する。
本発明の好適な実施例に於いて、各Ｅ　Ｑ　ＣＥ　Ｌ　
Ｌには逐次走査技術によって比較を行うために、データ
が与えられる。これは、バス１を介してＥＱＣＥＬＬブ
ロック２５に入力される走査データによって示され、こ
のデータはバス４を介してＥＱＣＥＬＬブロック２１に
入力され、バス２を介してＥＱＣＥＬＬブロック２３に
入力され、最終的にバス３を介してその他のＩＣに入力
される。
他の実施例において、ローカルコントローラ２４は、ま
た異なった試験を行うために逐次走査経路中に存在して
もよい。
第２図に、信号ＥＱＣＥＬＬの１つの好適な実施例が示
されている。２個の走査可能り型フリップフロップ１０
１及び１０２が、ストップ及びスタート比較ビットをそ
れぞれ記憶するために使用されている。ストップ及びス
タート比較ビットを与えるための走査インターフェース
は、シリアル・データ・イン（ＳＤＩ）、シリアル・デ
ータ・アウト（ＳＤＯ）、及びスキャン・クロック（Ｓ
ＣＫ）によって構成される。この走査インターフェース
は、スキャン・クロック（ＳＣＫ）によってクロックさ
れるシフトレジスタとして機能する。従って、ＳＤＩに
入力されるスキャンデータは、ＳＣＫがＨになった場合
、フリップフロップ１０１のＤ入力を介して１０１に加
えられる。以前にフリップフロップ１０１にラッチされ
ているデータは、同時に１０１のＱに出力され、フリッ
プフロップ１０２に対する入力としてそのＤ入力に入る
。同様に、フリップフロップ１０２は、以前記憶してい
たデータをＱ出力に出力し、これはＳＤＯバスに与えら
れる。ＥＱＣＥＬＬは、前段階のＥ　Ｑ　ＣＥ　Ｌ　Ｌ
のＳＤＯを次のＥ　Ｑ　ＣＥ　Ｌ　Ｉ−のＳＤＩとリン
グ状に接続することによって縦接続される。
フリップフロップ１０１の反転Ｑ出力は、排他的ＯＲゲ
ート１０４の１つの入力に接続され、フリップフロップ
１０２の反転出力は、排他的ＯＲゲート１０３の１つの
人力に接続される。排他的ＯＲゲート１０３及び１０４
の他の入力は、比較されるべき信号（Ｄ　Ｉ　Ｎ）に接
続される。反転Ｑ出力は、若し入力信号がそれぞれフリ
ップフロップ１０２及び１０１のＱ出力とマツチすれば
、排他的ＯＲゲート１０３及び１０４にＨを出力させる
。
図から分かるように、第１図のＥＱＣＥＬＬによって、
２ビツトが別の出カスタード及びストップと比較される
。多重ＥＱＣＥＬＬの使用される場合、それらのスター
ト出力の論理積が共にとられ、その結果骨られるプロダ
クト・タームは、試験ロジックにイベントが発生したこ
とを知らせるために使用されることができる。この試験
ロジックはまた、今度は境界走査またはその他の試験手
段を使用しているシステムの状態の「スナップショット
」をとることができる。あるいは、その他の試験ロジッ
クが、ローカルまたはグローバルベースでダイナミック
に動作されてもよい。これは、ローカル・コントローラ
２４を使用して第１図で採用されている技術である。
同様に、試験のシーケンスが終了するために使用される
条件が発生したことを示すために、ストップ出力の論理
積を共にとることができる。２個のビットを記憶するこ
との利点、及びＥ　Ｑ　ＣＥ　Ｌ　Ｌを再び加えること
なく各々をチエツクすることができる能力は、評価され
ようとしているイベンＩ・が比較的短い時間で発生する
ということである。
好適な実施例では、ＥＱＣＥＬＬにクロックされている
逐次走査を加えるから、これを加える期間がスタートと
ストップのイベントの間の期間よりも長くなる傾向があ
る。
多くの場合、試験を開始または終了するために全てのＩ
１０線が特定の条件を満足することは必要でもなければ
好ましくもない。従って、本発明では、実際のデータ入
力に関係なくマツチング（即ち真）条件を出力するよう
に所定のＥＱＣＥＬＬをマスキングする機構を設けてい
る。これの１つの好適な実施例は第３図に示されている
。２個の走査可能り型フリップフロップ２０１及び２０
２が、ストップ及びスタート比較ビットをそれぞれ記憶
するために使用されている。フリップフロップ２０３は
、マスクビットを記憶するために使用される。若しマス
クビットが１にセットされると、出カスタード及びスト
ップは常に真の状態を出力する。若しマスクビットが０
であれば、ＥＱＣＥＩ凡のスタート及びストップの出力
は、第２図に示される　ＥＱＣＥＬＬと同様に機能する
。第３図のＥ　Ｑ　ＣＥ　Ｌ　Ｌの走査インターフェー
スは、フリップフロップ２０３によって表される加えら
れるべき別のビット位置があることを除いて、第２図の
走査インターフェースと同様の方法で機能する。
すなわち、ＳＤＩバスに入力されてきたシリアルデータ
は、フリップフロップ２０１のＤ入力に入り、以前に２
０１に加えられたデータは、２０１のＱ出力によって出
力される。フリップフロップ２０２０Ｄ入力は、２０１
のＱ出力に接続され、２０２のＱ出力はフリップフロッ
プ２０３のＤ入力に接続される。そこで、２０３のＱ出
力はＳＤＯに出力され続ける。データ転送は勿論全てク
ロック信号ＳＣＫによって制御される。
排他的ＯＲゲート２０５の１つの入力は、フリップフロ
ップ２０１の反転Ｑ出力に接続されている。フリップフ
ロップ２０２の反転Ｑ出力は排他的ＯＲゲート２０４の
１つの入力に接続されでいる。排他的ＯＲゲート２０４
及び２０５の他の入力は比較データ入力ＤＩＨに接続さ
れている。その結果、入ってくるデータＤＩＮとフリッ
プフロップ２０２に記憶されているデータの間にマツチ
ングのある場合には、排他的○Ｒゲー１−２０４からＨ
が出力される。マツチングがＤＩＮとフリップフロップ
２０１の間のデータで行われなければならないことを除
いて、排他的ＯＲゲート２０５でも同様のことが行われ
る。
マスキング動作は、マスクビットを１にセラＩ−するこ
とによって行われる。これの行われた場合、２０３のＱ
出力は１となる。これがＯＲゲート２０６及び２０７に
与えられると、スタート及びストップ出力は常に１にな
る。若しマスクビットが１であれば、出カスタード及び
ストップは、それぞれ排他的ＯＲゲート２０４及び２０
５の出力と等価である。
このようにして、ＥＱＣＥＬＬは、１本の線、ＩＣの選
択されたＩ１０線、基板の選択された■１０線またはシ
ステム全体の選択されたＩ１０線までも含めてこれらに
発生するイベントを評価する機構を提供する。更に、本
発明は、この評価が回路の通常の動作中及び専用の試験
状態で行われることを可能にする。従って、今まで検出
することが困難または不可能であったある種のタイプの
故障に対する試験能力を開発することができる。
本発明についである種の好適な実施例が議論されたが、
これらは単に例示することを意図しているにすぎない。
本発明のその他の実施例も本発明の範囲から逸脱するこ
となく可能である。
以上の記載に関連して、以下の各項を開示する。
１、　信号データの加えられる入力及び出力を有する論
理回路、 試験用セルの接続された上記の論理回路の入力及び出力
の内の選択された入力及び出力、条件を記憶するための
少なくとも１つの記憶装置を有する上記の各々の試験用
セル、 上記の信号データを上記の記憶された条件と比較するた
めの比較器を、また、有する上記の各々の試験用セル、
及び 上記の信号データと上記の記憶された条件との間の真の
比較を示す制御信号を発生する上記の比較器によって構
成され、上記の制御信号は上記の論理回路の試験を実行
するために使用されることを特徴とする試験システム。
２、上記の比較器は、上記の論理回路の通常の動作と同
時に動作することを特徴とする前項１記載の試験システ
ム。
３、上記の論理回路の上記の試験は、上記の論理回路の
通常の動作と同時に実行されることを特徴とする前項１
記載の試験システム。
４、信号データの加えられる入力及び出力を有する論理
回路、 試験用セルの接続された上記の論理回路の入力及び出力
の内の選択された人力及び出力、条件を記憶するための
少なくとも１つの記憶装置を有する上記の各々の試験用
セル、 上記の信号データを上記の記憶された条件と比較するた
めの比較器をまた有する上記の各々の試験用セル、 上記の信号データと上記の記憶された条件の間の真の比
較を示す制御信号を発生する上記の各比較器、及び 上記の制御信号を結合して、第２の制御信号を発生する
結合回路によって構成され、上記の第２の制御信号は予
め選択された入力及び出力のパターンが発生したことを
示すために使用されることを特徴とするイベント評価シ
ステム。
５、上記の比較器は、上記の論理回路の通常の動作と同
時に選択的に動作することを特徴とする前項４記載のイ
ベント評価システム。
６、上記の試験セルの内の選択された試験セルは、上記
の試験セルの上記の比較器の内の上記の選択された比較
器に真の比較を出力させるためにマスクされることがで
きることを特徴とする前項４記載のイベント評価システ
ム。
７、複数の論理回路、 試験用セルの接続された選択された入力及び出力を有す
るロジック・コアによって構成された上記の各論理回路
であって、上記の試験用セルは上記の入力及び出力を上
記の試験用セル内に記憶された予め選択されたデータと
比較して、マツチングを示す第１の制御信号を出力する
上記の各論理回路、及び 上記の第１の制御信号の内の選択された制御信号を結合
して、上記の選択された入力及び出力の予め決められた
状態が発生したことを示す第２の制御信号を発生する結
合回路によって構成されることを特徴とするグローバル
イベント評価システム。
８、上記の論理回路の内の選択された論理回路は、集積
回路によって構成されることを特徴とする前項７記載の
グローバルイベント評価システム。
９、選択された上記の試験用セルは、上記の予め選択さ
れたデータを加えるために、逐次走査インターフェース
を介して接続されていることを特徴とする前項７記載の
グローバルイベント評価システム。
１０、上記の試験用セルの内の選択された試験用セルは
、それぞれの上記の第１の制御信号がマツチングを示す
ようにマスク可能であることを特徴とする前項７記載の
グローバルイベント評価システム。
１１、複数の論理回路、 試験用セルの接続された選択された入力及び出力を有す
るロジック・コアによって構成された上記の各論理回路
であって、上記の試験用セルは上記の入力及び出力を上
記の試験用セル内に記憶された予め選択されたデータと
比較して、マツチングを示す第１の制御籠り信号を出力
する上記の各論理回路、 上記の第１の制御信号の内の選択された制御信号を結合
して、第２の制御信号を発生する結合回路、及び 上記の第２の制御信号に応答する試験回路を有する上記
の論理回路の内の選択された論理回路によって構成され
ることを特徴とする試験システム。
１２、試験を便宜に行うため、試験用ロジ・ツクを集積
回路（ＩＣＩ）の設計に包含することが可能であり、多
くの場合、ＩＣの試験用ロジ・ツクは、ＩＣ，またはＩ
Ｃ１内のロジックセクション２２が非機能試験モードに
ある場合にのみ動作可能であるが、本発明は、通常の機
能動作中にＩＣの試験用ロジックを動作させるために必
要なタイミング及び制′４Ｂ２４を与えるイベント評価
の構造２４．２１．３０を志向するものである。
【図面の簡単な説明】
第１図は本発明を使用した２個のＩＣを有するシステム
のブロック図である。 第２図はスタート及びストップビットのチエツクを行う
ＥＱＣＥＬＬの単純化された図である。 第３図はマスク可能なＥＱＣＥＬＬの単純化された図で
ある。 ２１．２３．２５・・・ＥＱＣＥＬＬブロック２２．２
６・・・ロジック・コア ２４・・・ローカル・コントローラ ３０　・　・　・ＡＮＤゲート。 図面の浄書（内容に変更なし） ｊ　−、ｍ 平成 年 月 日

Claims (1)

  1. 【特許請求の範囲】 信号データの加えられる入力及び出力を有する論理回路
    、 試験用セルの接続された上記の論理回路の入力及び出力
    の内の選択された入力及び出力、 条件を記憶するための少なくとも１つの記憶装置を有す
    る上記の各々の試験用セル、 上記の信号データを上記の記憶された条件と比較するた
    めの比較器を、また、有する上記の各々の試験用セル、
    及び 上記の信号データと上記の記憶された条件との間の真の
    比較を示す制御信号を発生する上記の比較器によって構
    成され、上記の制御信号は上記の論理回路の試験を実行
    するために使用されることを特徴とする試験システム。
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