CN106936411A - 抗噪声干扰的数字触发器 - Google Patents

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Abstract

本发明一种抗噪声干扰的数字触发器，所述数字触发器包括：主触发器，从触发器；所述从触发器包括：三个抗干扰模块；所述三个抗干扰模块分别连接时钟输入端、数据输入端和复位端，适于减少信号上升沿毛刺和/或下降沿毛刺，增加抗噪声干扰能力。

Description

抗噪声干扰的数字触发器
技术领域
本发明涉及LCD Driver领域，尤其涉及应用于LCD Driver的抗噪声干扰的数字触发器。
背景技术
在LCD Driver显示设备中，数字电路中的触发器一般都由代工厂提供的基本单元，但是这种触发器抗干扰的能力比较差，很容易受到各种噪声的影响。噪声干扰大致分为两大类：一类外部噪声干扰，如放电或者辐射的，空间电磁场影响，通过馈电线引入的噪声等。另一类是内部噪声干扰，如电路瞬态电流峰值噪声的噪声干扰。当干扰信号在触发器的输入时钟，数据或者复位端引入输入毛刺的时候就会引起触发器输出数据错误。本文给出了在不改变接口定义和逻辑功能的情况下以增加最少的版图面积为前提下增强触发器抗干扰的一种办法。因为数字基本单元对面积要求很高，本设计给出尽可能在增加抗干扰的情况下减小基本单元的面积的方案。
图1为现有技术中数字触发器的结构示意图，图 1，基本主从D触发器电路，包括从触发器101和主触发器102。其输入pin脚有3个，分别为时钟输入端C，数据输入端D，以及复位端CND。输入接收模块定义为103，103由一组反相器构成。在芯片工作的过程中会受到各种干扰，这些干扰会反馈在触发器的各个输入端，使输入端的信号带有毛刺。
当毛刺出现在复位端CND的时候，会直接是触发器复位，影响输出Q值。如图1，为低电平复位，当CND=0的时候会强制使输出Q=0。当触发器锁存的输出为1的状态时候，复位信号CND上出现一个上升的毛刺的时候就会使输出Q强制拉为0，产生错误。
当毛刺出现在数据端D和时钟端C的时候，也会影响输出Q值。如图1，当触发器锁存一个固定值Q，时钟一般保持为低电平，当输入受到干扰变为Q_，同时时钟信号受到干扰也出现一个毛刺，这个时候触发器就会误触发，最终影响最后的输出Q值，是输出的Q变为了Q_，产生错误。
一般的数字基本单元都是代工厂提供的。其中DFF为基本的主从D触发器结构。在抗干扰的性能上没有做特殊处理，所以抗干扰能力都比较弱。抗干扰的处理可以是加入RC并联组成的抗干扰电路，其占用版图面积比较大。抗干扰的处理也可以是加入了其他逻辑功能电路，这样就改变了基本单元的逻辑定义。会给数字代码的编写以及后端数字的自动版图布局带来麻烦。
一般抗干扰处理是针对一定频率的滤波。
因此，如何实现针对高电平或者低电平中对应反方向的毛刺噪声的抑制处理，并同时控制布线面积为业内广泛寻找的课题。
发明内容
本发明提供一种抗噪声干扰的数字触发器，所述数字触发器包括：主触发器，从触发器；
所述从触发器包括：三个抗干扰模块；所述三个抗干扰模块分别连接时钟输入端、数据输入端和复位端，适于减少信号上升沿毛刺和/或下降沿毛刺，增加抗噪声干扰能力。
优选的，所述抗干扰模块包括：第一节点，第二节点，第三节点，第一反相器、第二反相器、或非门；
所述第一节点连接于第一反相器的输入端及或非门的第一输入端；
所述第二节点连接于第二反相器的输入端及第一反相器的输出端；
第三节点连接于第二反相器的输出端及或非门的第二输入端；
所述第一反相器、第二反相器由若干PMOS和NMOS组成，所述第一反相器的PMOS为倒比管，NMOS为常规设计；所述第二反相器NMOS为倒比管，PMOS为常规设计，所述抗干扰模块过滤高电平向下的毛刺；所述倒比管减少器件布线面积。
优选的，所述抗干扰模块包括：第三节点，第四节点，第五节点，第三反相器、第四反相器、与非门；
所述第三节点连接于第三反相器的输入端及与非门的第一输入端；
所述第四节点连接于第四反相器的输入端及第三反相器的输出端；
第五节点连接于第四反相器的输出端及与非门的第二输入端；
所述第三反相器、第四反相器由若干PMOS和NMOS组成，所述第三反相器的NMOS为倒比管，PMOS为常规设计；所述第四反相器PMOS为倒比管，NMOS为常规设计，所述抗干扰模块过滤低电平向上的毛刺，所述倒比管减少器件布线面积。
优选的，所述抗干扰模块为施密特触发器。
优选的，所述施密特触发器不包括：下拉管模块；在低电平转为高电平时增加正向阀值电压，使得高电平复位时，过滤低电平中的向上毛刺。
优选的，所述施密特触发器不包括：上拉管模块；在高电平转为低电平时增加负向阈值电压，使得低电平复位时，过滤高电平中的向下毛刺。
优选的，所述降低上升沿毛刺和/或下降沿毛刺适用于时钟信号、数据信号和复位信号中的至少一个信号。
本发明通过提供抗干扰模块实现：高电平和低电平的毛刺噪声处理，并且在部分模块设计中PMOS和NMOS可选择的采用倒比管，实现减小器件布线面积的作用；在采用施密特触发器中通过去除上拉管或下拉管，实现分别抑制高电平向下噪声或低电平向上噪声的影响，减小器件布线面积的作用。
附图说明
通过参照附图阅读以下所作的对非限制性实施例的详细描述，本发明的其它特征、目的和优点将会变得更明显。
图1为现有技术中数字触发器的示意图；
图2为本发明第一实施例的数字触发器的示意图；
图3为本发明第二实施例的数字触发器的示意图；
图4为本发明第三实施例的数字触发器的示意图；
图5为本发明第四实施例的数字触发器的示意图；
图6为本发明第五实施例的数字触发器的示意图；
图7为本发明实施例中数字触发器的示意图。
在图中，贯穿不同的示图，相同或类似的附图标记表示相同或相似的装置（模块）或步骤。
具体实施方式
在以下优选的实施例的具体描述中，将参考构成本发明一部分的所附的附图。所附的附图通过示例的方式示出了能够实现本发明的特定的实施例。示例的实施例并不旨在穷尽根据本发明的所有实施例。可以理解，在不偏离本发明的范围的前提下，可以利用其他实施例，也可以进行结构性或者逻辑性的修改。因此，以下的具体描述并非限制性的，且本发明的范围由所附的权利要求所限定。
本发明提供一种抗噪声干扰的数字触发器，所述数字触发器包括：主触发器，从触发器；所述从触发器包括：三个抗干扰模块；所述三个抗干扰模块分别连接时钟输入端、数据输入端和复位端，适于减少信号上升沿毛刺和/或下降沿毛刺，增加抗噪声干扰能力。
下面结合具体实施例对本发明内容进行详细说明：
第一实施例
请参考图2，图2为本发明第一实施例的数字触发器的示意图；
图2中，提供抗干扰模块201。抗干扰模块201的作用，可以滤掉常高电平中的向下毛刺。
倒比管的输出阻抗大，所以作为延迟单元，倒比管比正比管产生的延时会更大。但是倒闭管有较大的L值，L值对版图的面积影响明显，会使其版图面积增加。抗干扰模块201包括：第一节点1，第二节点2，第三节点3，第一反相器202、第二反相器203、或非门204；第一节点1连接于第一反相器202的输入端及或非门的第一输入端2041；第二节点2连接于第二反相器203的输入端及第一反相器202的输出端；第三节点3连接于第二反相器203的输出端及或非门204的第二输出端；第一反相器、第二反相器由若干PMOS和NMOS组成，第一反相器的PMOS为倒比管，NMOS为常规设计；所述第二反相器NMOS为倒比管，PMOS为常规设计，所述抗干扰模块过滤高电平向下的毛刺；所述倒比管减少器件布线面积。
为了减少版图的面积，所以模块201中的反相器202中只有pmos管设计为倒比管，nmos管为正比管。
为了减少版图的面积，所以模块201中的反相器203中只有nmos管设计为倒比管，pmos管为正比管。
工作过程：当输入点1为高电平，202的输出点2为低电平，203的输出点3为高电平。在输入为高电平的过程中，出现向下的毛刺的时候，由于202的pmos为倒比管尺寸，所以202的输出点2由低变高的时间会变长变缓，所以削弱了2点的向上毛刺，同时削弱了输入1的向下毛刺。而203的输出点3本来为高电平，由于203的nmos为倒比管，所以3点由高变低的时间会变长变缓，消弱了3点的向下毛刺，即削弱了2点的向上毛刺，同时削弱了输入1的向下毛刺。所以经过202和203，输入端1产生的毛刺在输出端3被滤除。
图2中只202pmos管设计为倒比管和203nmos管设计为倒比管，起到了抑制高电平的向下毛刺。由于只有2个倒比管，相比于常规设计pmos和nmos都作为倒比管来说减小了版图的面积。
第二实施例
图3中，图3为本发明第二实施例的数字触发器的示意图由模块301替换了原始的接收模块103中的反相器。模块301的作用，可以滤掉常低电平中的向上毛刺。抗干扰模块201包括：第三节点3，第四节点4，第五节点5，第三反相器302、第四反相器303、与非门304；第三节点3连接于第三反相器302的输入端及与非门的第一输入端3041；第四节点4连接于第四反相器303的输入端及第三反相器302的输出端；第五节点5连接于第四反相器303的输出端及与非门的第二输入端3042；所述第三反相器、第四反相器由若干PMOS和NMOS组成，所述第三反相器的NMOS为倒比管，PMOS为常规设计；所述第四反相器PMOS为倒比管，NMOS为常规设计，抗干扰模块301过滤低电平向上的毛刺，倒比管减少器件布线面积。
为了减少版图的面积，所以模块301中的反相器302中只有nmos管设计为倒比管，pmos管为正比管。
为了减少版图的面积，所以模块301中的反相器303中只有pmos管设计为倒比管，nmos管为正比管。
工作工程：当输入点1为低电平，302的输出点2为高电平，303的输出点3为低电平。在输入为低电平的过程中，出现向上的毛刺的时候，由于302的nmos为倒比管尺寸，所以302的输出点2由高变低的时间会变长变缓，所以削弱了2点的向下毛刺，同时削弱了输入1的向上毛刺。而303的输出点3本来为低电平，由于303的pmos为倒比管，所以3点由低变高的时间会变长变缓，消弱了3点的向上毛刺， 即削弱了2点的向下毛刺，同时削弱了输入1的向上毛刺。所以经过202和203，输入端1产生的毛刺在输出端3被滤除。
图3中第三反相器302nmos管设计为倒比管和第四反相器303pmos管设计为倒比管，起到了抑制低电平的向上毛刺。由于只有2个倒比管，相比于常规设计pmos和nmos都作为倒比管来说减小了版图的面积。
第三实施例
图4中，图4为本发明第三实施例的数字触发器的示意图；由抗干扰模块401替换了原始的接收模块103中的反相器。抗干扰模块401的施密特触发器抗输入扰动的性能优于反相器。 由施密特触发器替换反相器，增加了结构抗干扰能力。
第四实施例
考虑到作为数字的标准单元，其版图面积需要做到越小越好。所以针对不同的干扰情况给出了不同的施密特触发器的结构
图5中，图5为本发明第四实施例的数字触发器的示意图；标准施密特触发器去掉了502pmos下拉管，节省了整体模块的面积。由于去掉了502模块，所以501模块的功能只是对低转高的时候增加其正向阈值电压。高转低的时候没有拉开转换点所以不会改变其阈值电压。在应用的过程中，在高电平复位的情况下，可以滤掉常低电平中的向上毛刺。
第五实施例
图6中，图6为本发明第五实施例的数字触发器的示意图；增强了触发器抗干扰的能力，增强输入端抗干扰的能力的一种方案，如图6
图6中，标准施密特触发器去掉了602nmos上拉管，节省了整体模块的面积。由于去掉了602模块，所以601模块的功能只是对高转低的时候增加其负向阈值电压。低转高的时候没有拉开转换点所以不会改变其阈值电压。在应用的过程中，在低电平复位的情况下，可以滤掉常高电平中的向下毛刺。
本发明中的抗噪声干扰的数字触发器，降低上升沿毛刺和/或下降沿毛刺适用于时钟信号、数据信号和复位信号中的至少一个信号。
图7为本发明实施例中数字触发器的示意图。数字触发器包括：主触发器702，从触发器701；所述从触发器701包括：三个抗干扰模块704；所述三个抗干扰模块704分别连接时钟输入端C、数据输入端D和复位端CDN，适于减少信号上升沿毛刺和/或下降沿毛刺，增加抗噪声干扰能力
本发明提供一种抗噪声干扰的数字触发器，通过提供抗干扰模块实现：高电平和低电平的毛刺噪声处理，并且在部分模块设计中PMOS和NMOS可选择的采用倒比管，实现减小器件布线面积的作用；在采用施密特触发器中通过去除上拉管或下拉管，实现分别抑制高电平向下噪声或低电平向上噪声的影响，减小器件布线面积的作用。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论如何来看，均应将实施例看作是示范性的，而且是非限制性的。此外，明显的，“包括”一词不排除其他元素和步骤，并且措辞“一个”不排除复数。装置权利要求中陈述的多个元件也可以由一个元件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。

Claims (7)

1.一种抗噪声干扰的数字触发器，其特征在于，所述数字触发器包括：主触发器，从触发器；
所述从触发器包括：三个抗干扰模块；所述三个抗干扰模块分别连接时钟输入端、数据输入端和复位端，适于减少信号上升沿毛刺和/或下降沿毛刺，增加抗噪声干扰能力。
2.根据权利要求1所述的抗噪声干扰的数字触发器，其特征在于，所述抗干扰模块包括：第一节点，第二节点，第三节点，第一反相器、第二反相器、或非门；
所述第一节点连接于第一反相器的输入端及或非门的第一输入端；
所述第二节点连接于第二反相器的输入端及第一反相器的输出端；
第三节点连接于第二反相器的输出端及或非门的第二输入端；
所述第一反相器、第二反相器由若干PMOS和NMOS组成，所述第一反相器的PMOS为倒比管，NMOS为常规设计；所述第二反相器NMOS为倒比管，PMOS为常规设计，所述抗干扰模块过滤高电平向下的毛刺；所述倒比管减少器件布线面积。
3.根据权利要求1所述的抗噪声干扰的数字触发器，其特征在于，所述抗干扰模块包括：第三节点，第四节点，第五节点，第三反相器、第四反相器、与非门；
所述第三节点连接于第三反相器的输入端及与非门的第一输入端；
所述第四节点连接于第四反相器的输入端及第三反相器的输出端；
第五节点连接于第四反相器的输出端及与非门的第二输入端；
所述第三反相器、第四反相器由若干PMOS和NMOS组成，所述第三反相器的NMOS为倒比管，PMOS为常规设计；所述第四反相器PMOS为倒比管，NMOS为常规设计，所述抗干扰模块过滤低电平向上的毛刺，所述倒比管减少器件布线面积。
4.根据权利要求1所述的抗噪声干扰的数字触发器，其特征在于，所述抗干扰模块为施密特触发器。
5.根据权利要求4所述的抗噪声干扰的数字触发器，其特征在于，所述施密特触发器不包括：下拉管模块；在低电平转为高电平时增加正向阀值电压，使得高电平复位时，过滤低电平中的向上毛刺。
6.根据权利要求4所述的抗噪声干扰的数字触发器，其特征在于，所述施密特触发器不包括：上拉管模块；在高电平转为低电平时增加负向阈值电压，使得低电平复位时，过滤高电平中的向下毛刺。
7.根据权利要求1至6中任意一项所述的抗噪声干扰的数字触发器，其特征在于，所述降低上升沿毛刺和/或下降沿毛刺适用于时钟信号、数据信号和复位信号中的至少一个信号。
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