JP2011176392A - 差動信号用マルチプレクサおよびパラレルシリアル変換器、それらを用いた信号処理回路、ディスプレイ装置 - Google Patents

Abstract

【課題】消費電力を低減したマルチプレクサを提供する。
【解決手段】マルチプレクサ１００は、複数の差動信号を受け、制御信号に応じたひとつを選択して出力ポートＰｏから出力する。複数の差動入力ポートＰｉ_１〜Ｐｉ_５には、複数の差動信号Ａ〜Ｅそれぞれが入力される。バッファＢＵＦ_１〜ＢＵＦ_５は、複数の差動入力ポートＰｉ_１〜Ｐｉ_５ごとに設けられ、それぞれが、対応する差動入力ポートと接続される差動入力端子Ｄｉと、出力ポートＰｏと接続される差動出力端子Ｄｏを有する。バッファＢＵＦは、差動入力端子Ｄｉに入力される差動信号に応じた差動信号を出力するイネーブル状態と、消費電流が実質的にゼロとなり、その差動出力端子がハイインピーダンスとなるディスエーブル状態と、が制御信号に応じて切りかえ可能に構成される。
【選択図】図２

Description

本発明は、差動信号用のマルチプレクサならびにパラレルシリアル変換器に関する。

近年、複数の電子機器の間で映像信号やオーディオ信号を伝送するために、ＨＤＭＩ（High-Definition Multimedia Interface）やＤＶＩ（Digital Visual Interface）をはじめとする高速差動インタフェースが利用されている。たとえばテレビは、複数のＨＤＭＩ入力ポートを備え、そのうちのひとつに入力された信号を選択してディスプレイパネルに表示する。複数の差動信号から、ひとつの差動信号を選択するために、マルチプレクサ（多入力１出力セレクタ）が利用される。

図１（ａ）、（ｂ）は、５入力１出力のマルチプレクサの構成例を示す回路図である。マルチプレクサ５００は、５つの入力ポートＰｉ_１〜Ｐｉ_５と、ひとつの出力ポートＰｏ、トーナメント方式で接続された２入力１出力のセレクタ（スイッチ）５０２_１〜５０２_６を備える。各セレクタ５０２_１〜５０２_６は、２つの差動入力端子Ｄ_１、Ｄ_２とひとつの差動出力端子Ｄｏを備える。各セレクタ５０２は、対応する制御信号ｓｅｌがハイレベルのとき、第１入力端子Ｄ_１に入力される差動信号を選択し、ローレベルのとき第２入力端子Ｄ_２に入力される差動信号を選択し、出力端子Ｄｏから出力する。

制御信号ｓｅｌ０〜ｓｅｌ５の値の組み合わせによって、出力ポートＰｏからは、入力ポートＰｉ_１〜Ｐｉ_５に入力された信号のひとつが出力される。セレクタ５０２_３、５０２_４は、実質的な選択動作は行わないが、すべての経路の伝搬遅延量を揃えるために設けられている。

特開平１１−１３６１１２号公報

Behzad Razavi、Design of Integrated Circuit for Optical Communicatoins、アメリカ合衆国、McGraw-Hill、2003年、ｐ．３３４

図１（ｂ）は、セレクタ５０２の構成例を示す回路図である（非特許文献１）。セレクタ５０２は、トランジスタＭ１〜Ｍ６、電流源５０４、２つの負荷抵抗Ｒ_Ｄを備える。この構成では、セレクタ５０２には電流源５０４が生成する定電流Ｉｓｓが常時流れる。したがって、図１（ａ）のマルチプレクサ５００全体としての消費電流は、セレクタ５０２の個数に比例して大きくなる。

また、図１（ａ）のようにトーナメント方式で配置すると、入力ポート数の増加に応じて信号がセレクタ５０２の段数が増え、回路規模が大きくなるとともに、各信号が受ける伝搬遅延が大きくなる。

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、消費電力を低減したマルチプレクサの提供にある。

１． 本発明のある態様は、複数の差動信号を受け、制御信号に応じたひとつを選択して出力ポートから出力するマルチプレクサに関する。マルチプレクサは、複数の差動信号それぞれが入力される複数の差動入力ポートと、複数の差動入力ポートごとに設けられた複数のバッファを備える。複数のバッファはそれぞれ、対応する差動入力ポートと接続される差動入力端子と、出力ポートと接続される差動出力端子を有するとともに、差動入力端子に入力される差動信号に応じた差動信号を出力するイネーブル状態と、消費電流が実質的にゼロとなり、その差動出力端子がハイインピーダンスとなるディスエーブル状態と、が制御信号に応じて切りかえ可能に構成される。

この態様によると、選択される差動信号が通過するバッファのみで電流が流れ、その他のバッファでは電流が実質的にゼロとなるため、マルチプレクサ全体の消費電流を低減できる。またバッファの個数は、差動信号の数に比例するため、トーナメント配置にする場合に比べて回路面積を削減できる。さらに、差動信号が受ける伝搬遅延が、差動信号の個数に依存しないという利点を有する。

複数のバッファはそれぞれ、差動入力端子と、差動出力端子と、第１固定電圧端子と、第２固定電圧端子と、第１固定電圧端子と第２固定電圧端子の間に順に直列に設けられたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の第１、第２トランジスタおよびＮチャンネルＭＯＳＦＥＴの第３、第４トランジスタと、第２、第３トランジスタと並列な経路に、順に直列に設けられたＰチャンネルＭＯＳＦＥＴの第５トランジスタと、ＮチャンネルＭＯＳＦＥＴの第６トランジスタと、を備えてもよい。第２、第３トランジスタのゲートが差動入力端子の一方に接続され、第５、第６トランジスタのゲートが差動入力端子の他方に接続され、第２、第３トランジスタのドレインが差動出力端子の一方に接続され、第５、第６トランジスタのドレインが差動出力端子の他方に接続され、第１トランジスタのゲートに制御信号の反転信号が入力され、第４トランジスタのゲートに制御信号が入力されてもよい。

本発明の別の態様は、差動形式の複数の画像データを受け、そのうちのひとつを選択して出力する信号処理回路に関する。この信号処理回路は、複数の画像データを受け、ひとつを選択する上述のいずれかの態様のマルチプレクサと、マルチプレクサから出力される画像データをシリアル／パラレル変換するシリアルパラレル変換器と、シリアルパラレル変換器の出力信号に対して、所定の信号処理を施す信号処理部と、信号処理部により処理を受けた信号を差動信号に変換する差動変換部と、差動変換部から出力される差動信号をパラレル／シリアル変換するパラレルシリアル変換器と、パラレルシリアル変換器の出力信号を送信する送信部と、を備える。

本発明のさらに別の態様は、ディスプレイ装置である。この装置は、上述の信号処理回路を備える。

２． 本発明のさらに別の態様は、パラレルデータをシリアルデータに変換するパラレルシリアル変換器に関する。このパラレルシリアル変換器は、パラレルデータの２ビットごとに設けられた複数の２対１セレクタと、複数の２対１セレクタそれぞれの出力信号を受ける出力バッファと、を備える。各２対１セレクタは、対応する２ビットの一方を受ける第１入力端子と、対応する２ビットの他方を受ける第２入力端子と、２ビットの制御信号が入力される制御端子と、を有し、制御信号の第１ビットがアサートされると、第１入力端子の信号に応じた信号を出力し、制御信号の第２ビットがアサートされると、第２入力端子の信号に応じた信号を出力し、制御信号の第１、第２ビットがネゲートされると出力がハイインピーダンスとなる。

この態様によると、パラレルデータの２ビットごとに２対１セレクタを設けることにより、パラレルデータの１ビットごとにスイッチを設ける場合に比べて、バッファの入力端子に対する寄生容量をおよそ１／２に低減することができ、高速な信号伝送が可能となる。

２対１セレクタは、第１入力端子の信号と制御信号の第１ビットの論理積を生成する第１ＡＮＤゲートと、第２入力端子の信号と制御信号の第２ビットの論理積を生成する第２ＡＮＤゲートと、第１入力端子の反転信号と制御信号の第１ビットの論理積を生成する第３ＡＮＤゲートと、第２入力端子の反転信号と制御信号の第２ビットの論理積を生成する第４ＡＮＤゲートと、第１固定電圧端子と第２固定電圧端子の間に順に直列に設けられた、ＰチャンネルＭＯＳＦＥＴのハイサイドトランジスタおよびＮチャンネルＭＯＳＦＥＴのローサイドトランジスタと、第１、第２ＡＮＤゲートそれぞれの出力信号の否定論理和を生成し、ハイサイドトランジスタのゲートに出力する第１ＮＯＲゲートと、第３、第４ＡＮＤゲートそれぞれの出力信号の論理和を生成し、ローサイドトランジスタのゲートに出力する第１ＯＲゲートと、を含んでもよい。

２対１セレクタは、第１入力端子の信号と制御信号の第１ビットの否定論理積を生成する第１ＮＡＮＤゲートと、第２入力端子の信号と制御信号の第２ビットの否定論理積を生成する第２ＮＡＮＤゲートと、第１入力端子の反転信号と制御信号の第１ビットの否定論理積を生成する第３ＮＡＮＤゲートと、第２入力端子の反転信号と制御信号の第２ビットの否定論理積を生成する第４ＮＡＮＤゲートと、第１固定電圧端子と第２固定電圧端子の間に順に直列に設けられた、ＰチャンネルＭＯＳＦＥＴのハイサイドトランジスタおよびＮチャンネルＭＯＳＦＥＴのローサイドトランジスタと、第１、第２ＮＡＮＤゲートそれぞれの出力信号の論理積を生成し、ハイサイドトランジスタのゲートに出力する第５ＡＮＤゲートと、第３、第４ＮＡＮＤゲートそれぞれの出力信号の否定論理積を生成し、ローサイドトランジスタのゲートに出力する第５ＮＡＮＤゲートと、を含んでもよい。

本発明のさらに別の態様は、差動形式の複数の画像データを受け、そのうちのひとつを選択して出力する信号処理回路に関する。この信号処理回路は、複数の画像データを受け、ひとつを選択するマルチプレクサと、マルチプレクサから出力される画像データをシリアル／パラレル変換するシリアルパラレル変換器と、シリアルパラレル変換器の出力信号に対して、所定の信号処理を施す信号処理部と、信号処理部により処理を受けた信号を差動信号に変換する差動変換部と、差動変換部から出力される差動信号をパラレル／シリアル変換する上述のいずれかの態様のパラレルシリアル変換器と、パラレルシリアル変換器の出力信号を送信する送信部と、を備える。

本発明のさらに別の態様は、ディスプレイ装置である。この装置は、上述の信号処理回路を備える。

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、消費電力を低減したマルチプレクサを提供できる。

図１（ａ）、（ｂ）は、５入力１出力のマルチプレクサの構成例を示す回路図である。 図２（ａ）、（ｂ）は、第１の実施の形態に係るマルチプレクサの構成を示す回路図である。 第２の実施の形態に係るパラレルシリアル変換器（シリアライザ）の構成を示す回路図である。 図４（ａ）〜（ｅ）は、２対１セレクタの構成を示す回路図および真理値表ならびにタイムチャートである。 図３のパラレルシリアル変換器の動作を示すタイムチャートである。 比較技術に係るパラレルシリアル変換器の構成を示す回路図である。 マルチプレクサおよびパラレルシリアル変換器を備えるディスプレイ装置の構成を示すブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

（第１の実施の形態）
図２（ａ）、（ｂ）は、第１の実施の形態に係るマルチプレクサ１００の構成を示す回路図である。図１（ａ）を参照するとマルチプレクサ１００は、複数チャンネルの差動信号Ａ〜Ｅを受け、５ビットの制御信号ｓｅｌ［４：０］に応じたひとつを選択して、出力ポートＰｏから出力する。制御信号ｓｅｌ［４：０］は、いずれかのビットが選択的にアサート（ハイレベル）され、その他のビットはネゲート（ローレベル）される。たとえば制御信号ｓｅｌ［４］（最上位ビット）がアサートされるとチャンネルＡが選択され、制御信号ｓｅｌ［０］（最下位ビット）がアサートされるとチャンネルＥが選択される。ただし制御信号ｓｅｌ［４：０］の信号形式は特に限定されない。

マルチプレクサ１００は、複数の差動入力ポートＰｉ_１〜Ｐｉ_５と、出力ポートＰｏと、複数のバッファＢＵＦ_１〜ＢＵＦ_５を備える。入力チャンネル数は５に限定されず、任意である。

複数の差動入力ポートＰｉ_１〜Ｐｉ_５には、複数の差動信号Ａ〜Ｅが入力される。
複数のバッファＢＵＦ_１〜ＢＵＦ_５はそれぞれ、複数の差動入力ポートＰｉ_１〜Ｐｉ_５ごとに設けられる。各バッファＢＵＦ_ｉは、対応する差動入力ポートＰｉ_ｉと接続される差動入力端子Ｄｉと、出力ポートＰｏと接続される差動出力端子Ｄｏおよびイネーブル端子ＥＮを有する。各バッファＢＵＦ_ｉのイネーブル端子ＥＮには、対応する制御信号ｓｅｌ［ｉ−１］が入力されており、その値に応じて、イネーブル状態とディスエーブル状態が切りかえ可能となっている。

イネーブル状態においてバッファＢＵＦ_ｉは、その差動入力端子Ｄｉに入力される差動信号に応じた差動信号を出力する。ディスエーブル状態においてバッファＢＵＦ_ｉは、内部の消費電流が実質的にゼロとなり、その差動出力端子Ｄｏがハイインピーダンスとなる。

図２（ｂ）には、バッファＢＵＦの好ましい構成が示される。バッファＢＵＦは、差動入力端子Ｄｉ（ｐ／ｎ）と、差動出力端子Ｄｏ（ｐ／ｎ）と、第１固定電圧端子（電源端子ＶＤＤ）と、第２固定電圧端子（接地端子ＶＧＮＤ）と、第１トランジスタＭ１〜第６トランジスタＭ６を備える。

第１トランジスタＭ１〜第４トランジスタＭ４は、電源端子ＶＤＤと接地端子ＶＧＮＤの間に順に直列に設けられる。第１トランジスタＭ１、第２トランジスタＭ２はＰチャンネルＭＯＳＦＥＴであり、第３トランジスタＭ３、第４トランジスタＭ４はＮチャンネルＭＯＳＦＥＴである。第５トランジスタＭ５および第６トランジスタＭ６は、第２トランジスタＭ２および第３トランジスタＭ３に対して並列な経路上に、順に直列に設けられる。第５トランジスタＭ５はＰチャンネルＭＯＳＦＥＴであり、第６トランジスタＭ６はＮチャンネルＭＯＳＦＥＴである。

第２トランジスタＭ２、第３トランジスタＭ３のゲートは、差動入力端子Ｄｉの一方と接続される。第５トランジスタＭ５、第６トランジスタＭ６のゲートは、差動入力端子Ｄｉの他方と接続される。第２トランジスタＭ２、第３トランジスタＭ３のドレインは、差動出力端子Ｄｏの一方と接続され、第５トランジスタＭ５、第６トランジスタＭ６のドレインは差動出力端子Ｄｏの他方に接続される。

第１トランジスタＭ１のゲートには、対応する制御信号ｓｅｌの反転信号＃ｓｅｌ（図では論理反転はバーで示される）が入力され、第４トランジスタＭ４のゲートには、制御信号ｓｅｌが入力される。

イネーブル端子ＥＮに入力される制御信号ｓｅｌがハイレベルのとき、バッファＢＵＦはイネーブル状態となる。制御信号ｓｅｌがローレベルのとき、第１トランジスタＭ１および第４トランジスタＭ４がオフするため、電流経路が遮断され、出力ポートがハイインピーダンスとなるとともに、消費電流が実質的にゼロとなる。

以上がマルチプレクサ１００の構成である。続いてその動作を説明する。たとえば２番目のチャンネルＢを選択したい場合、それに対応する制御信号ｓｅｌ［１］がアサートされ、残りｓｅｌ［０］、［２−４］がネゲートされる。そうすると、バッファＢＵＦ_２がイネーブル状態となり、その他のバッファＢＵＦ_１、ＢＵＦ_３−５がディスエーブル状態となり、マルチプレクサ１００の出力ポートＰｏからは、チャンネルＢの差動信号が出力される。

以上がマルチプレクサ１００の動作である。
このマルチプレクサ１００では、複数のバッファＢＵＦ_１〜ＢＵＦ_５のうちの選択されたひとつＢＵＦ_２のみに電流が流れ、その他のバッファＢＵＦの消費電流は実質的にゼロとなる。したがって図１のマルチプレクサと比べて消費電流を低減することができる。

図２のマルチプレクサ１００では、必要なバッファＢＵＦの個数が、差動信号の数（チャンネル数）と一致する。したがって図１のようにセレクタをトーナメント形式で配置にする場合に比べて回路面積を削減できる。

図１のマルチプレクサでは、差動信号の数（チャンネル）が増加すると、それに応じてトーナメントの段数が増加し、差動信号が受ける伝搬遅延も増加していく。それに対して、図２のマルチプレクサ１００では、チャンネル数に寄らずに、差動信号が受ける伝搬遅延を一定とするため、回路設計がしやすくなるという利点もある。

（第２の実施の形態）
図３は、第２の実施の形態に係るパラレルシリアル変換器（シリアライザ）２００の構成を示す回路図である。パラレルシリアル変換器２００は、ｎビットのパラレルデータＤ［ｎ：１］を受け、シリアルデータＤｏｕｔに変換する。

パラレルシリアル変換器２００は、複数の２対１セレクタ２０１_１〜２０１_ｎ／２と、出力バッファ（インバータ）２０２およびタイミング制御部２０８を備える。

複数の２対１セレクタ２０１_１〜２０１_ｎ／２は、パラレルデータの隣接する２ビットごとに設けられる。任意の隣接するビットＤ［ｉ−１］［ｉ］に対して、２対１セレクタ２０１_ｉ／２が割り当てられている。

出力バッファ２０２は、複数の２対１セレクタ２０１_１〜２０１_ｎ／２それぞれの出力信号を受け、シリアルデータＤｏｕｔを出力する。タイミング制御部２０８は、シリアルパラレル変換の処理と同期して、タイミング制御信号φ_１〜φ_ｎを順にアサート（ハイレベル）する。

すべての２対１セレクタ２０１は同様に構成される。ｉ番目の２対１セレクタ２０１_ｉは、対応する２ビットの一方Ｄ［２×ｉ−１］を受ける第１入力端子Ｐ１と、対応する２ビットの他方Ｄ［２×ｉ］を受ける第２入力端子Ｐ２と、２ビットのタイミング制御信号φ_{２×ｉ−１}、φ_２×ｉが入力されるタイミング制御端子Ｐ３、Ｐ４と、を有する。２対１セレクタ２０１_ｉは、制御信号の第１ビットφ_{２×ｉ−１}がアサートされると、第１入力端子Ｐ１の信号Ｄ［２×ｉ−１］に応じた信号を出力し、制御信号の第２ビットφ_２×ｉがアサートされると、第２入力端子Ｐ２の信号Ｄ［２×ｉ］に応じた信号を出力する。２対１セレクタ２０１_ｉは、制御信号の第１ビットφ_{２×ｉ−１}、第２ビットφ_２×ｉが両方ネゲートされると、出力がハイインピーダンスとなる。

より具体的には、２対１セレクタ２０１_ｉは、論理ゲート２０４と、バッファ（インバータ）２０６を含む。バッファ２０６は、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬを含む。ハイサイドトランジスタＭＨとローサイドトランジスタＭＬのドレインは、出力端子Ｐ５と接続される。

論理ゲート２０４は、制御信号の第１ビットφ_{２×ｉ−１}がアサートされると、第１入力端子Ｐ１の信号Ｄ［２×ｉ−１］に応じたレベルのゲート信号を、バッファ２０６のトランジスタＭＨ、ＭＬに出力する。
論理ゲート２０４は、制御信号の第２ビットφ_２×ｉがアサートされると、第２入力端子Ｐ２の信号Ｄ［２×ｉ］に応じたレベルのゲート信号を、バッファ２０６のトランジスタＭＨ、ＭＬに出力する。

論理ゲート２０４は、制御信号の第１、第２ビットφ_{２×ｉ−１}、φ_２×ｉが両方ネゲートされると、バッファ２０６のトランジスタＭＨ、ＭＬを両方オフし、バッファ２０６の出力をハイインピーダンスとする。

図４（ａ）〜（ｅ）は、２対１セレクタ２０１の構成を示す回路図および真理値表ならびにタイムチャートである。図４（ａ）は２対１セレクタ２０１の回路シンボルを示す。図４（ｂ）は真理値表を示しており、「ｘ」は冗長（Don't Care）を示す。図４（ｃ）、（ｄ）は具体的な構成例を、図４（ｅ）はタイムチャートを示す。

図４（ｃ）の論理ゲート２０４について説明する。第１ＡＮＤゲートＡＮＤ１は、第１入力端子の信号Ａと制御信号の第１ビット０１の論理積を生成する。第２ＡＮＤゲートＡＮＤ２は、第２入力端子の信号Ｂと制御信号の第２ビット０２の論理積を生成する。第３ＡＮＤゲートＡＮＤ３は、第１入力端子の反転信号＃Ａと制御信号の第１ビット０１の論理積を生成する。第４ＡＮＤゲートＡＮＤ４は、第２入力端子の反転信号＃Ｂと制御信号の第２ビット０２の論理積を生成する。第１ＮＯＲゲートＮＯＲ１は、第１ＡＮＤゲートＡＮＤ１と第２ＡＮＤゲートＡＮＤ２それぞれの出力信号の否定論理和Ｙを生成し、ハイサイドトランジスタＭＨのゲートに出力する。第１ＯＲゲートＯＲ１は、第３ＡＮＤゲートＡＮＤ３と第４ＡＮＤゲートＡＮＤ４それぞれの出力信号の論理和Ｚを生成し、ローサイドトランジスタＭＬのゲートに出力する。

図４（ｄ）の論理ゲート２０４について説明する。第１ＮＡＮＤゲートＮＡＮＤ１は、第１入力端子の信号Ａと制御信号の第１ビット０１の否定論理積を生成する。第２ＮＡＮＤゲートＮＡＮＤ２は、第２入力端子の信号Ｂと制御信号の第２ビット０２の否定論理積を生成する。第３ＮＡＮＤゲートＮＡＮＤ３は、第１入力端子の反転信号＃Ａと制御信号の第１ビット０１の否定論理積を生成する。第４ＮＡＮＤゲートＮＡＮＤ４は、第２入力端子の反転信号＃Ｂと制御信号の第２ビット０２の否定論理積を生成する。第５ＡＮＤゲートＡＮＤ５は、第１ＮＡＮＤゲートＮＡＮＤ１と第２ＮＡＮＤゲートＮＡＮＤ２それぞれの出力信号の論理積Ｙを生成し、ハイサイドトランジスタＭＨのゲートに出力する。第５ＮＡＮＤゲートＮＡＮＤ５は、第３ＮＡＮＤゲートＮＡＮＤ３と第４ＮＡＮＤゲートＮＡＮＤ４それぞれの出力信号の否定論理積Ｚを生成し、ローサイドトランジスタＭＬのゲートに出力する。

図４（ｃ）、（ｄ）の論理ゲート２０４によれば、図４（ｂ）の真理値表を満たすことができる。なお論理ゲート２０４の構成は図４（ｃ）、（ｄ）には限定されず、真理値表を満たすように構成されていればよい。

以上がパラレルシリアル変換器２００の構成である。続いてその動作を説明する。
図５は、図３のパラレルシリアル変換器２００の動作を示すタイムチャートである。図５のタイムチャートは、ｎ＝４の場合を示している。図中、ｎ１は、１番目の２対１セレクタ２０１のハイサイドトランジスタＭＨのゲート電圧を、ｎ２は、１番目の２対１セレクタ２０１のローサイドトランジスタＭＬのゲート電圧を、ｎ３は、２番目の２対１セレクタ２０１のハイサイドトランジスタＭＨのゲート電圧を、ｎ４は、２番目の２対１セレクタ２０１のローサイドトランジスタＭＬのゲート電圧を、示す。

図３のパラレルシリアル変換器２００によれば、タイミング制御信号φ_１〜φ_ｎを順にアサートすることにより、パラレルデータをシリアルデータに変換することができる。

図３のパラレルシリアル変換器２００の利点は、比較技術との対比によって明確となる。図６は、比較技術に係るパラレルシリアル変換器６００の構成を示す回路図である。パラレルシリアル変換器６００は、パラレルデータＤ［１］〜Ｄ［ｎ］ごとに設けられた複数のトランスファゲートＴＧ_１〜ＴＧ_ｎを備える。各トランスファゲートＴＧ_１〜ＴＧ_ｎは、タイミング制御部６０８が発生するタイミング制御信号φ_１〜φ_ｎにもとづいて順にオンする。出力バッファ６０２は、各トランスファゲートＴＧ_１〜ＴＧ_ｎを受け、シリアルデータＤｏｕｔを出力する。

トランスファゲートＴＧはそれぞれ、寄生容量Ｃｐ、Ｃｎを有する。この寄生容量は、トランスファゲートを構成するＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴのゲート−ドレイン間容量である。図６のパラレルシリアル変換器６００では、出力バッファ６０２の入力端子には、トランスファゲートの個数に比例した寄生容量（ｎ×Ｃｐ＋ｎ×Ｃｎ）が接続されることになる。この寄生容量はローパスフィルタとして作用するため、高速なパラレルシリアル変換の妨げとなる。

図３のパラレルシリアル変換器２００に着目すると、出力バッファ２０２の入力端子に接続される寄生容量は、（ｎ／２×Ｃｐ＋ｎ／２×Ｃｎ）となり、図６のパラレルシリアル変換器６００に比べて１／２に低減することができる。その結果、高速なパラレルシリアル変換が可能となる。

続いて第１の実施の形態に係るマルチプレクサ１００や、第２の実施の形態に係るパラレルシリアル変換器２００の好適なアプリケーションを説明する。図７は、マルチプレクサ１００およびパラレルシリアル変換器２００を備えるディスプレイ装置の構成を示すブロック図である。

ディスプレイ装置１は、信号処理回路２、ＤＳＰ（Digital Signal Processor）４、ディスプレイドライバ６、ディスプレイパネル８を備える。

信号処理回路２は、外部機器とのインタフェース機能を提供するユニットであり、ＨＤＭＩやＤＶＩをはじめとするインタフェースを介して画像データを受ける。信号処理回路２は、複数チャンネルＡ〜Ｅの画像データのうち、ユーザの指示に応じたひとつを選択し、ＤＳＰ４に送信する。ＤＳＰ４は、画像データにさまざまな信号処理を施し、ディスプレイドライバ６に出力する。ディスプレイドライバ６は、ＤＳＰ４からの画像データにもとづいてディスプレイパネル８を駆動する。

信号処理回路２は、上述のマルチプレクサ１００、シリアルパラレル変換器１０、信号処理部１２、差動変換回路１４、上述のパラレルシリアル変換器２００、送信部１６を備える。
マルチプレクサ１００は、複数チャンネルの画像データのうち、制御信号ｓｅｌ［４：０］に応じたひとつを選択する。シリアルパラレル変換器１０は、マルチプレクサ１００によって選択された画像データをシリアル／パラレル変換する。信号処理部１２は、シリアルパラレル変換器１０の出力信号に対して、所定の信号処理を施す。信号処理の内容は限定されないが、Ｉ／Ｐ（インタレース／プログレッシブ）変換、解像度変換などが例示される。差動変換回路１４は、信号処理部１２により処理を受けた信号を差動信号に変換する。パラレルシリアル変換器２００は、差動変換部から出力される差動信号をパラレル／シリアル変換する。送信部１６は、パラレルシリアル変換器２００の出力信号を送信する。

以上、マルチプレクサ１００およびパラレルシリアル変換器２００の好適なアプリケーションについて説明した。この信号処理回路２によれば、マルチプレクサ１００を用いたことにより、消費電流を低減でき、また回路規模およびコストも低減できる。またパラレルシリアル変換器２００を用いたことにより、高速な信号を中継することが可能となる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００…マルチプレクサ、ＢＵＦ…バッファ、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、Ｍ５…第５トランジスタ、Ｍ６…第６トランジスタ、２００…パラレルシリアル変換器、２０１…２対１セレクタ、２０２…出力バッファ、２０４…論理ゲート、２０６…バッファ、１…ディスプレイ装置、２…信号処理回路、４…ＤＳＰ、６…ディスプレイドライバ、８…ディスプレイパネル、１０…シリアルパラレル変換器、１２…信号処理部、１４…差動変換回路、１６…送信部。

Claims (11)

1. 複数の差動信号を受け、制御信号に応じたひとつを選択して出力ポートから出力するマルチプレクサであって、
   前記複数の差動信号それぞれが入力される複数の差動入力ポートと、
   前記複数の差動入力ポートごとに設けられた複数のバッファであって、それぞれが、対応する前記差動入力ポートと接続される差動入力端子と、前記出力ポートと接続される差動出力端子を有するとともに、前記差動入力端子に入力される差動信号に応じた差動信号を出力するイネーブル状態と、消費電流が実質的にゼロとなり、その差動出力端子がハイインピーダンスとなるディスエーブル状態と、が前記制御信号に応じて切りかえ可能に構成される、複数のバッファと、
   を備えることを特徴とするマルチプレクサ。
2. 前記複数のバッファはそれぞれ、
   前記差動入力端子と、
   前記差動出力端子と、
   第１固定電圧端子と、
   第２固定電圧端子と、
   前記第１固定電圧端子と第２固定電圧端子の間に順に直列に設けられたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の第１、第２トランジスタおよびＮチャンネルＭＯＳＦＥＴの第３、第４トランジスタと、
   前記第２、第３トランジスタと並列な経路に、順に直列に設けられたＰチャンネルＭＯＳＦＥＴの第５トランジスタと、ＮチャンネルＭＯＳＦＥＴの第６トランジスタと、
   を備え、
   前記第２、第３トランジスタのゲートが前記差動入力端子の一方に接続され、
   前記第５、第６トランジスタのゲートが前記差動入力端子の他方に接続され、
   前記第２、第３トランジスタのドレインが前記差動出力端子の一方に接続され、
   前記第５、第６トランジスタのドレインが前記差動出力端子の他方に接続され、
   前記第１トランジスタのゲートに前記制御信号の反転信号が入力され、
   前記第４トランジスタのゲートに前記制御信号が入力されることを特徴とする請求項１に記載のマルチプレクサ。
3. 差動形式の複数の画像データを受け、そのうちのひとつを選択して出力する信号処理回路であって、
   前記複数の画像データを受け、ひとつを選択する請求項１または２に記載のマルチプレクサと、
   前記マルチプレクサから出力される画像データをシリアル／パラレル変換するシリアルパラレル変換器と、
   前記シリアルパラレル変換器の出力信号に対して、所定の信号処理を施す信号処理部と、
   前記信号処理部により処理を受けた信号を差動信号に変換する差動変換部と、
   前記差動変換部から出力される差動信号をパラレル／シリアル変換するパラレルシリアル変換器と、
   前記パラレルシリアル変換器の出力信号を送信する送信部と、
   を備えることを特徴とする信号処理回路。
4. 請求項３に記載の信号処理回路を備えることを特徴とするディスプレイ装置。
5. パラレルデータをシリアルデータに変換するパラレルシリアル変換器であって、
   前記パラレルデータの２ビットごとに設けられた複数の２対１セレクタと、
   前記複数の２対１セレクタそれぞれの出力信号を受ける出力バッファと、
   を備え、
   各２対１セレクタは、
   対応する前記２ビットの一方を受ける第１入力端子と、
   対応する前記２ビットの他方を受ける第２入力端子と、
   ２ビットの制御信号が入力される制御端子と、
   を有し、前記制御信号の第１ビットがアサートされると、前記第１入力端子の信号に応じた信号を出力し、前記制御信号の第２ビットがアサートされると、前記第２入力端子の信号に応じた信号を出力し、前記制御信号の第１、第２ビットがネゲートされると出力がハイインピーダンスとなることを特徴とするパラレルシリアル変換器。
6. 前記２対１セレクタは、
   前記第１入力端子の信号と前記制御信号の第１ビットの論理積を生成する第１ＡＮＤゲートと、
   前記第２入力端子の信号と前記制御信号の第２ビットの論理積を生成する第２ＡＮＤゲートと、
   前記第１入力端子の反転信号と前記制御信号の第１ビットの論理積を生成する第３ＡＮＤゲートと、
   前記第２入力端子の反転信号と前記制御信号の第２ビットの論理積を生成する第４ＡＮＤゲートと、
   第１固定電圧端子と第２固定電圧端子の間に順に直列に設けられた、ＰチャンネルＭＯＳＦＥＴのハイサイドトランジスタおよびＮチャンネルＭＯＳＦＥＴのローサイドトランジスタと、
   前記第１、第２ＡＮＤゲートそれぞれの出力信号の否定論理和を生成し、前記ハイサイドトランジスタのゲートに出力する第１ＮＯＲゲートと、
   前記第３、第４ＡＮＤゲートそれぞれの出力信号の論理和を生成し、前記ローサイドトランジスタのゲートに出力する第１ＯＲゲートと、
   を含むことを特徴とする請求項５に記載のパラレルシリアル変換器。
7. 前記２対１セレクタは、
   前記第１入力端子の信号と前記制御信号の第１ビットの否定論理積を生成する第１ＮＡＮＤゲートと、
   前記第２入力端子の信号と前記制御信号の第２ビットの否定論理積を生成する第２ＮＡＮＤゲートと、
   前記第１入力端子の反転信号と前記制御信号の第１ビットの否定論理積を生成する第３ＮＡＮＤゲートと、
   前記第２入力端子の反転信号と前記制御信号の第２ビットの否定論理積を生成する第４ＮＡＮＤゲートと、
   第１固定電圧端子と第２固定電圧端子の間に順に直列に設けられた、ＰチャンネルＭＯＳＦＥＴのハイサイドトランジスタおよびＮチャンネルＭＯＳＦＥＴのローサイドトランジスタと、
   前記第１、第２ＮＡＮＤゲートそれぞれの出力信号の論理積を生成し、前記ハイサイドトランジスタのゲートに出力する第５ＡＮＤゲートと、
   前記第３、第４ＮＡＮＤゲートそれぞれの出力信号の否定論理積を生成し、前記ローサイドトランジスタのゲートに出力する第５ＮＡＮＤゲートと、
   を含むことを特徴とする請求項５に記載のパラレルシリアル変換器。
8. 差動形式の複数の画像データを受け、そのうちのひとつを選択して出力する信号処理回路であって、
   前記複数の画像データを受け、ひとつを選択するマルチプレクサと、
   前記マルチプレクサから出力される画像データをシリアル／パラレル変換するシリアルパラレル変換器と、
   前記シリアルパラレル変換器の出力信号に対して、所定の信号処理を施す信号処理部と、
   前記信号処理部により処理を受けた信号を差動信号に変換する差動変換部と、
   前記差動変換部から出力される差動信号をパラレル／シリアル変換する請求項５から７のいずれかに記載のパラレルシリアル変換器と、
   前記パラレルシリアル変換器の出力信号を送信する送信部と、
   を備えることを特徴とする信号処理回路。
9. 請求項８に記載の信号処理回路を備えることを特徴とするディスプレイ装置。
10. 差動形式の複数の画像データを受け、そのうちのひとつを選択して出力する信号処理回路であって、
    前記複数の画像データを受け、ひとつを選択する請求項１または２に記載のマルチプレクサと、
    前記マルチプレクサから出力される画像データをシリアル／パラレル変換するシリアルパラレル変換器と、
    前記シリアルパラレル変換器の出力信号に対して、所定の信号処理を施す信号処理部と、
    前記信号処理部により処理を受けた信号を差動信号に変換する差動変換部と、
    前記差動変換部から出力される差動信号をパラレル／シリアル変換する請求項５から７のいずれかに記載のパラレルシリアル変換器と、
    前記パラレルシリアル変換器の出力信号を送信する送信部と、
    を備えることを特徴とする信号処理回路。
11. 請求項１０に記載の信号処理回路を備えることを特徴とするディスプレイ装置。

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