JP2019207253A - セグメント化されたピン駆動システム - Google Patents
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Abstract
Description
ピン駆動回路によって提供される試験パルスは、異なる電子デバイスを試験するために必要とされ得る特定の周波数または振幅のような、様々な特性を有することができる。例えば、メモリデバイスおよび超大規模集積(VLSI)デバイスは、異なる方法で試験され得る。メモリデバイスは、小振幅(例えば、25mV〜500mV)の高周波電圧スイングを用いて試験することができる。VLSIデバイスは、大きな振幅(例えば、500mVより大きい)、中程度の速度電圧振幅を使用して試験され得る。メモリ市場の要求は、従来、「クラスA」技術を使用するピン駆動回路によって対処されており、VLSI市場の要件は従来「クラスAB」技術を用いて対処されている。
ピン駆動回路は、とりわけ、試験パルス波形忠実度(例えば、いくつかの理想的な波形形状と比較して)または試験パルスタイミング精度に応じて、様々な試験を実行するように適格化され得る。試験パルス遷移またはその付近で発生する過渡現象などのスプリアス信号が生成され、試験システムの出力信号忠実度またはタイミングに影響を与える可能性がある。例えば、理想的な電圧レベル遷移は、2つの電圧レベル間の線形電圧遷移を含むことができる。実際の電圧レベルの遷移には、スプリアス信号によって引き起こされるような、オーバーシュート、アンダーシュート、プレシュート、およびスルー非線形性などの偏差が含まれる可能性がある。そのような偏差は、タイミングの正確さおよび試験の有効性に悪影響を与える可能性がある。
に関するさらなる情報を提供するために含まれる。
さを表す。
クラスA駆動回路520は、上述したようにクラスAB駆動回路110、出力素子102、およびDUTピン101とインターフェース接続して、試験信号をDUTに提供する。
ルまたはディスエーブルすることができる。いくつかの例では、特定のDUTが異常なまたは不完全な刺激信号にどのように反応するかを決定するなど、スプリアス信号または乱れを出力試験信号i_OUT波形に意図的に導入するために、より多くのスイッチングブロックをイネーブルすることを望む場合がある。
あり、DUTピン101において高い忠実度の出力信号を提供することができる。セグメント化されたスイッチング回路540を使用するなどして、所与のi_Swing入力信号に対して適切な数のスイッチングブロックを選択することによって、試験システムからの出力信号忠実度を改善することができる。
実施例1は、装置、デバイス、または機械などの主題を含むかまたは使用することができ、例えば、所望の電圧遷移に関する情報に応じて電流経路を選択的にイネーブルして試験システムの出力ノードにおける出力信号遷移の忠実度を増加させる、遷移駆動回路を含むかまたは使用することができる。実施例1において、遷移駆動回路は、出力ノードと第1の電流ソース/シンクとの間の第1の電流経路を切り替えるように構成された第1のスイッチと、出力ノードと第1の電流ソース/シンクとの間の第2の電流経路を切り替えるように構成された第2のスイッチと、所望の電圧遷移に関する情報を受信し、所望の電圧遷移の大きさに応じて、第1および第2のスイッチの一方または両方を選択的にオンにし、第1および第2の電流経路の一方または両方をイネーブルして、第1の電流ソース/シンクから出力ノードに出力信号のそれぞれの部分を提供するように構成された、制御回路とを含むことができる。
以下の特許請求の範囲において、「含む(including)」および「備える(comprising)」という用語は、制限がなく、すなわち、請求項におけるそのような用語の後に列挙される要素に加えて要素を含むシステム、装置、物品、組成物、定式、またはプロセスは、なお、その請求項の範囲内にあるとみなされる。さらに、以下の特許請求の範囲において、「第1」、「第2」および「第3」などの用語は単に符合として使用され、それらの対象に数値的な要件を課すことを意図しない。
102……出力素子
110……クラスAB駆動回路
120……クラスA駆動回路
130……コンパレータ回路
140……能動負荷
Claims (20)
- 所望の電圧遷移に関する情報に応じて電流経路を選択的にイネーブルして、試験システムの出力ノードにおける出力信号遷移の忠実度を向上させる遷移駆動回路であって、前記遷移駆動回路は、
前記出力ノードと第1の電流ソース/シンクとの間の第1の電流経路を切り替えるように構成された第1のスイッチと、
前記出力ノードと前記第1の電流ソース/シンクとの間の第2の電流経路を切り替えるように構成された第2のスイッチと、
前記所望の電圧遷移に関する情報を受信し、前記所望の電圧遷移の大きさに応じて、前記第1および第2のスイッチの一方または両方を選択的にオンにし、前記第1および第2の電流経路の一方または両方をイネーブルして、前記第1の電流ソース/シンクから前記出力ノードに前記出力信号のそれぞれの部分を提供するように構成された、制御回路と、を備える、遷移駆動回路。 - 前記制御回路は、外部ソースから前記所望の電圧遷移に関する前記情報を連続的または間欠的に受信し、前記制御回路が、前記所望の電圧遷移に関する前記情報が指定の閾値量の幅を超えて変化したと決定するとき、前記制御回路は、前記第1または第2のスイッチのオン/オフ状態を更新する、請求項1の記載の遷移駆動回路。
- 前記所望の電圧遷移に関する前記情報が、前記所望の電圧遷移の増加を示すとき、前記制御回路は、前記第1および第2のスイッチの両方をイネーブルして、前記第1および第2の電流経路の両方をイネーブルする、請求項2に記載の遷移駆動回路。
- 前記所望の電圧遷移に関する前記情報が、前記所望の電圧遷移の減少を示すとき、前記制御回路は、前記第1および第2のスイッチの一方をディスエーブルして、前記第1および第2の電流経路の一方をディスエーブルする、請求項2に記載の遷移駆動回路。
- 所望の電圧遷移を前記第1および第2のスイッチのオン/オフ状態と相関させる情報を含むルックアップテーブルを有するメモリ回路をさらに備え、前記制御回路は、前記ルックアップテーブルからの情報を使用して、前記所望の電圧遷移に関する前記受信された情報に基づいて、前記第1および第2のスイッチのうちのどちらをイネーブルするかを決定する、ように構成されている、請求項1に記載の遷移駆動回路。
- 出力抵抗とバッファ回路をさらに備え、前記出力抵抗は、前記バッファ回路と前記出力ノードとの間に結合され、前記第1の電流ソース/シンクは、前記第1および/または第2のスイッチを介してならびに前記出力抵抗を介して、前記バッファ回路に電流をソースまたはシンクして、前記出力ノードに出力電圧信号を提供するように構成されている、請求項1に記載の遷移駆動回路。
- 前記第1および第2のスイッチは、第1の振幅特性を有する試験信号波形を提供するように構成されたクラスA駆動回路の部分を備え、前記バッファ回路は、より大きな第2の振幅特性を有する他の試験信号波形を別個に提供するように構成されたクラスAB駆動回路を備える、請求項6に記載の遷移駆動回路。
- 前記所望の電圧遷移に関する前記情報を電圧信号として受信するように構成された第1のデータ入力と、
前記電圧信号を電流信号に変換し、前記電流信号を前記第1および第2のスイッチのうちの前記イネーブルされた方に分配するように構成されたコンバータ回路と、をさらに備える、請求項1に記載の遷移駆動回路。 - 前記第1および第2のスイッチは、それぞれ第1および第2の差動対回路を含み、前記第1および第2の差動対回路のそれぞれは、前記試験システムの前記出力ノードに結合されたレッグを含む、請求項1に記載の遷移駆動回路。
- 前記第1および第2の差動対回路は、BJTまたはFETスイッチデバイスを含む、請求項9に記載の遷移駆動回路。
- 前記第1および第2の差動対回路は、物理的サイズが実質的に整合される、請求項9に記載の遷移駆動回路。
- 前記制御回路は、複数の異なる電圧遷移の大きさと前記第1および第2のスイッチのオン/オフ状態との間の対応関係を定めるために、使用者によってプログラム可能である、請求項1に記載の遷移駆動回路。
- 出力ノードにおいて信号遷移を駆動するための試験システムであって、前記試験システムは、
前記出力ノードに結合され、前記出力ノードにおいて第1の信号を提供するように構成された第1の駆動回路と、
前記出力ノードに結合され、前記出力ノードを介して前記第1の駆動回路から前記第1の信号を受信するように構成された第1のバッファ回路と、を備え、
前記第1の駆動回路は、
前記第1の信号をコモン電流ソース/シンクノードから前記出力ノードに集合的に提供するように構成された複数の並列スイッチを含むセグメント化されたスイッチング回路であって、前記複数のスイッチのそれぞれは、前記第1の信号のそれぞれの部分を前記出力ノードに提供するように独立してイネーブルされるように構成され、前記セグメント化されたスイッチング回路の容量特性が、イネーブルまたはディスエーブルされた前記スイッチの数に従って変化する、セグメント化されたスイッチング回路と、
前記第1の信号の所望の大きさを示す制御信号を受信するように構成された制御信号ノードと、
前記制御信号を監視し、前記制御信号の特性に基づいて前記複数のスイッチのうちの1つ以上を選択的にイネーブルして、前記イネーブルされたスイッチを使用して前記出力ノードにおいて前記第1の信号を提供するように構成された制御回路であって、前記第1の信号は、前記制御信号によって示される前記所望の大きさを有する、制御回路と、を備える、試験システム。 - 前記セグメント化された回路内の前記複数の並列スイッチのそれぞれは、前記試験システムの前記出力ノードに結合される、請求項13に記載のシステム。
- 前記複数の並列スイッチのそれぞれは、トランジスタの差動対を含み、それぞれのトランジスタの差動対の少なくとも1つのレッグが、前記試験システムの前記出力ノードに結合される、請求項14に記載のシステム。
- 前記システムは、ルックアップテーブルを格納するメモリ回路をさらに備え、前記ルックアップテーブルは、前記制御信号の特性と前記複数のスイッチのうちのイネーブルされたものとの間の定められた関係を保持し、前記制御回路は、前記ルックアップテーブルからの情報を使用して、前記複数のスイッチのうちの前記1つ以上を選択的にイネーブルするように構成されている、請求項13に記載のシステム。
- 前記システムは、前記セグメント化されたスイッチング回路内の前記複数のスイッチの
うちの少なくとも前記イネーブルされたものにスイッチタイミング情報を提供するタイミング回路をさらに備える、請求項13のシステム。 - 前記制御回路は、前記制御信号が前記出力ノードにおいて所望の最大信号遷移を示すとき、前記セグメント化されたスイッチング回路内の前記複数の並列スイッチのすべてをイネーブルするように構成され、前記制御回路は、前記制御信号が前記出力ノードにおいて所望の最低信号遷移を示すとき、前記セグメント化されたスイッチング回路内の前記複数の並列スイッチのうちの1つを除いてすべてをディスエーブルするように構成されている、請求項13に記載のシステム。
- ピン駆動試験システムにおいてセグメント化された駆動回路内のスイッチングブロックを選択的にイネーブルまたはディスエーブルする制御回路であって、前記制御回路は、
前記試験システムの出力ノードにおける所望の電圧遷移を示す制御信号を受信するように構成されたデータ入力と、
複数の制御信号値と、前記セグメント化された駆動回路内で利用可能な複数のスイッチングブロックとの間の関係に関する情報を含むデータルックアップテーブルであって、前記複数のスイッチングブロックのそれぞれは、コモン電流ソース/シンクと前記試験システムの前記出力ノードとの間の複数の並列電流経路のうちの1つをイネーブルして、試験信号を提供するように構成されている、データルックアップテーブルと、
前記データ入力を監視し、かつ前記制御信号の検出された変化に基づいてイネーブル/ディスエーブル信号を生成するように構成された処理回路であって、前記イネーブル/ディスエーブル信号は、前記データルックアップテーブルからの情報に基づいてイネーブルまたはディスエーブルするように前記スイッチングブロックのうちで選択されたものを示す、処理回路と、
前記スイッチングブロックに前記イネーブル/ディスエーブル信号を提供するように構成されたデータ出力と、を備える、制御回路。 - 前記処理回路は、前記制御信号が第1の所望の電圧遷移レベルを示すとき、前記スイッチングブロックのうちの複数のものをイネーブルするイネーブル信号を生成するように構成され、かつ前記処理回路は、前記制御信号がより小さい第2の所望の電圧遷移レベルを示すとき、前記スイッチングブロックのうちの1つを除いてすべてをディスエーブルするディスエーブル信号を生成するように構成されている、請求項19に記載の制御回路。
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