JP4140875B2 - 2線式電流モード回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、2線式電流モード回路に関するものであり、特に少ない素子で構成して、セルフチェッキング・システムを構成することに関するものである。
【0002】
【従来の技術】
高性能VLSI回路を実現するためには、デバイスの超微細化技術の進展のみならず、新しい回路技術や新アーキテクチャを積極的に活用することが重要である。電流モード多値集積回路は、このような高性能VLSI回路実現を可能にする回路技術の1つである。電流モード多値集積回路では、線型加算を結線のみで行うことができることにより、能動素子数や演算回路の直列段数を減少できるため、コンパクト性と高速性に優れた演算回路が構成できる。
【0003】
この回路は、電流のスイッチングに差動対回路を用い、これを2線相補信号によって駆動することで、スイッチングに必要な電圧振幅を減少させ、低電圧時における高速動作を可能にしている。
このように、従来は、2線式相補信号を回路の高性能化を達成する手段として活用してきたが、この2線相補信号が冗長信号であることに着目すれば、この2線相補信号を活用して回路の高性能化と高信頼化を同時に達成することが可能である。
【0004】
図1は、従来の論理回路を用いて、X,Y,Zに対して、それぞれ冗長である相補信号X’,Y’,Z’を付加する回路を実現した場合を示している。図1の構成で分かるように、回路規模が2倍となる。もともと相補信号を用いている電流モード多値回路であれば、図1に示している従来の論理回路のように、回路規模は2倍となることはない。
【0005】
【発明が解決しようとする課題】
したがって、本発明の目的は、2線相補信号を活用して、回路の高性能化と高信頼化とを同時に達成できる2線式電流モード回路を提供することである。
【0006】
【課題を解決するための手段】
上記目的を達成するために、本発明は、スイッチング動作を行う1対のMOSトランジスタを含み、同じゲート電圧を前記1対のMOSトランジスタに印加した場合、一方のMOSトランジスタのドレイン電流を、他方のMOSトランジスタのドレイン電流より多く流れるように構成した2つの差動対回路に対し、2線相補信号を該2つの差動対回路のMOSトランジスタのそれぞれにゲート電圧として入力し、該2つの差動対回路から2線式相補信号の電流出力を得ることで差動対回路を2重化したことを特徴とする2線式電流モード回路である。
【0007】
この回路を用いることにより、何らの付加回路を用いることなく、セルフチェック機能を付加することができる。
この差動対回路では、前記1対のMOSトランジスタの一方のトランジスタは、他方のトランジスタよりゲート幅を大きくしたり、ゲートのしきい値電圧を小さくしたりして、MOSトランジスタのドレイン電流に差を付けることができる。
しきい値に差をつけるとき、少なくとも1つのMOSトランジスタをトリプルウエル構造で作成して、しきい値を他のMOSトランジスタと変えることもできる。
【0008】
前記2つの差動対回路に入力する2線相補信号は、多値の2線相補信号であり、2つの比較回路を介して入力することもできる。
上述のように、2線式電流モード回路で使用している差動対回路を2重化することにより、2線式電流モード回路を、基本ゲートをすべて2重化することなく、機能を付与することが可能である。
【0009】
【発明の実施の形態】
本発明の実施形態を、図面を参照して詳細に説明する。
(基本ゲート)
図2にセルフチェッキング可能なシステムに使用するための2線式電流モード多値回路の3つの基本ゲートを示す。これらの基本ゲートの組み合わせで、色々なシステムを構成することができる。以下、それぞれの回路について説明する。
【0010】
比較回路は、多値入力信号Xとしきい値Tとの比較を行い、X≧Tの場合には論理値”1”を、X<Tの場合は論理値”0”を出力する機能を有する。差動対回路は、2個の2値入力(G1,G0)を制御信号として、図2の真理値表の出力を生成する機能を有する。図2の差動対回路の真理値表で、(1,1)のときの出力に留意されたい。これは、後で説明するように、セルフチェッキング可能なシステムを構成する際に必要な性質である。線型加算回路は、多値である入力A,Bの線型加算を行う回路であり、通常結線のみで実現される。
【0011】
さて、図2に示されている基本ゲートを用いている非冗長である1線式の電流モード多値回路について、図3を用いて説明する。図3には、差動対回路34の入力G1に比較回路32の出力を接続し、入力G0を論理値”0”に固定する。差動対回路34の出力Yのみを用いることにより、1線式のスレショルド・ディテクタが実現されている。1線式の電流モード多値回路は、図3のスレショルド・ディテクタと、図2の線型加算回路の組み合わせによって構成される。
【0012】
さて、フォールトとして、回路を構成する任意の基本ゲートの入出力に発生する単一縮退故障を仮定する。故障の発生を外部に知らせるために、セルフチェッキング回路では、冗長性を有する符号を用いる。
【0013】
このような回路に使用している2値2線式符号語は、1ビットの情報表現に式(1)を満たす(X1,X0)のみを符号語として定義する。
【数1】
R値をとることができる多値の場合も同様に、下記の関係(2)を満足する相補対の符号語を使用する。
【数2】
5値の論理の場合、符号語と非符号語は、図4に示されている。
【0014】
(セルフチェッキング回路)
トータリー・セルフチェッキング回路は、以下の2つの条件を満たす必要がある。
(1)回路を構成する任意の基本ゲートの入出力に単一縮退故障が発生しても、出力は正しい符号語(即ち、誤りが訂正される)か、非符号語とならなければならない。(Fault Secure:FS性)
(2)回路を構成する任意の基本ゲートの入出力に単一縮退故障が発生した場合、少なくとも1つの符号語入力に対して非符号語を出力しなければならない。(Self Testing:ST性)
FS性は、回路に単一縮退故障が発生しても検出不能な誤りを出力しないことを保証し、ST性は、発生した単一縮退故障が単位時間内に必ず検出されることを保証する。単一縮退故障の種類は、2値回路では2種類(0縮退故障,1縮退故障)であるが、R値回路ではR種類(0縮退故障,・・・,R−1縮退故障)存在する。
【0015】
セルフチェッキング機能を有する多値基本ゲートの構成を次に説明する。
セルフチェッキング機能を実現するために、図3に示した1線式スレショルド・ディテクタ等を完全に2重化したものを図5に示す。図5では、比較回路51および差動対回路52と比較回路53および差動対回路54とで、図3に示した1線式スレショルド・ディテクタを2個構成して2重化することにより、1線式シュレショルド・ディテクタに、2線相補信号(X1,X0)を入力できるようにしている。また、線型加算回路も2重化することにより、2線相補信号(A1,A0)および(B1,B0)を入力できるようにしている。
相補対回路の高電流駆動能力を活用するためには、図5のように、相補対回路の片側の入力を固定せず、両方に2線相補信号を入力する必要がある。
【0016】
それを実現する回路として、図6のシュレショルド・ディテクタがある。図5と比較すると、図6では、差動対回路63および66の入力G01,G02にそれぞれG11およびG12の相補信号が入力されるように、比較回路62および65を付加して回路を構成している。これにより、高い電流駆動能力を有するセルフチェッキング回路を実現している。
【0017】
図6では、同じ演算を行っている比較回路61と65と、比較回路62および64とが存在している。これは回路規模を増大させる原因である。図7では、これを共通の2個の比較回路71,72で行うことにより、差動対回路73および74の電流駆動能力を損なうことなく、比較回路の個数を2個に押さえている。
【0018】
さて、図8で、図7に示した回路のセルフチェッキングの能力を説明する。差動対回路73および74は、図2における差動対回路の真理値表において示したように、一方の入力(G1)にのみ依存している。そのため、差動対回路73および74は冗長性を有している。図8は、比較回路71の出力が1となる故障が起きたことを示している。比較回路71の出力は差動対回路73の入力G11および差動対回路74の入力G00に接続されている。しかしながら、差動対回路74の出力Y0は、G01のみの依存している。このため、1となる故障が比較回路71に起こったとしても、差動対回路74は正確に作動する。このように、図8(図7)に示した回路中の1個の比較回路71が故障しても、後段の差動対回路が2重化されていることからセルフチェッキング機能を付与することができる。
したがって、2線式電流モード回路において、使用している差動対回路を2重化することによりセルフチェッキング機能を付与することができる。
【0019】
(差動対回路)
上述の説明でも分かるように、2線式電流モード回路のセルフチェッキングでは、図2の真理値表の動きを行うことができる差動対回路を簡単な構成で実現することが必要である。図9に示すように、2つのMOSトランジスタをY字型に組み合わせて、2つのMOSトランジスタM1およびM2をスイッチングとして用いて、定電流源Kに共通に接続し、差動対回路を構成した場合を考える。2個のスイッチングとした一方のMOSトランジスタM1を、他方のMOSトランジスタM2より電流を流れやすくする構成とする。MOSトランジスタM1およびM2を同時に導通させると、定電流源Kの電流はすべて電流が流れやすく構成したMOSトランジスタM1に流れ、流れにくく構成したMOSトランジスタM2には流れない。
【0020】
したがって、図9のように構成したMOSトランジスタにおいて、一方のMOSトランジスタのドレイン電流IDを流れやすく構成すればよい。MOSトランジスタのドレイン電流IDは、MOSトランジスタのチャネルの幅Wおよび長さをLとすると、W/L比に比例する。また、MOSトランジスタのドレイン電流IDは、MOSトランジスタのゲート・ソース間電圧をVGS、しきい値電圧をVTとすると、(VGS−VT)に比例する。このため、2つのMOSトランジスタのチャネル幅やしきい値電圧を変えることにより、簡単な構成で図2に示した動作を行う差動対回路を構成することができる。
【0021】
図10には、ゲート幅(チャネル幅)Wを変えた差動対回路の例を示す。また、図11には、しきい値電圧VTを変えた差動対回路の例を示す。図12は、図11の差動対回路の動作を示すタイム・チャートである。
【0022】
図10には、差動対回路を構成する一方のMOSトランジスタM61のゲート幅Wを7.2μmとし、他のMOSトランジスタM62のゲート幅Wを3.6μmとした例を示している。このとき、MOSトランジスタM61,M62の各チャネル長Lは同じ0.45μmとしている。このように差動対回路のMOSトランジスタを構成すると、MOSトランジスタM61のW/Lは16であり、MOSトランジスタM62は8となり、W/Lは2倍の差が生じる。このため、MOSトランジスタM61のドレイン電流IDは、MOSトランジスタM62のドレイン電流IDの2倍流れる。この例のように、差動対回路のゲート幅を変えることにより、図2の真理値表を実現する差動対回路を構成することができる。
【0023】
図11に、差動対回路を構成する一方のMOSトランジスタM71のゲートに対するしきい値電圧VTを0.7Vとし、他方のMOSトランジスタM72のゲートに対するしきい値電圧VTを1.0Vとした例を示している。双方のMOSトランジスタM71,M72のゲート・ソース間電圧VGSを1.5Vとすると、MOSトランジスタM71の方のドレイン電流IDの方が多く流れることになる。
【0024】
図11の差動対回路の動作を、図12に示すタイム・チャートで説明する。図12(a)にMOSトランジスタM71のゲートに印加する電圧を示し、図12(b)にMOSトランジスタM72のゲートに印加する電圧を示す。MOSトランジスタM71のドレイン電流であるY1が図12(c)に示され、MOSトランジスタM72のドレイン電流であるY0が図12(d)に示されている。図12(a),(b)に示されている入力と、図12(c),(d)に示されている出力から分かるように、図11に示されているしきい値を異なる構成の差動対回路は、図2の真理値表の動作を行うことができる。
【0025】
図10に示されているチャネル幅Wを変える構成は、ゲート幅を大きくする構成が必要であり、これによりMOSトランジスタのゲート容量が増加する。このゲート容量の増加は、差動対回路の動作速度を遅くする。しがたって、しきい値電圧VTを変える構成である図11の構成のほうが好ましい。
【0026】
(MOSトランジスタのしきい値電圧)
MOSトランジスタのしきい値電圧VTを変えるための構成を、図13および図14を用いて説明する。MOSトランジスタのしきい値電圧VTは、図13に示すように、基板バイアス効果により決定される。この基板バイアス効果は、基板電圧VB<ソース電圧VSという基板電圧を印加すると、しきい値VTが増大することをいう。しかし、基板電圧の変化では、個別のMOSトランジスタのしきい値を変化させることができない。図14に示す、トリプルウエル(TWEL)構造を利用すると、基板電圧をMOSトランジスタごとに独立に設定することができる。図14は、MOSトランジスタを構成した基板を上から見た図である。図14(a)には、通常のMOSトランジスタの構成を示している。このMOSトランジスタ全体を、図14(b)に示すように、例えば、P型基板上にN型の埋め込み層を作成し、次にP型のウエルを作成して、このウエル中にMOSトランジスタを作成する。これでトリプルウエル(TWEL)構造となる。MOSトランジスタを作成している各ウエルに対して基板電圧を印加することにより、個別のMOSトランジスタごとにしきい値電圧VTを設定することが可能となる。
【0027】
(MOSトランジスタを用いた基本ゲート回路)
図15に、これらのMOSトランジスタの構成を用いて、図2の基本ゲート等を構成した場合を示している。図15の差動対回路は、一方のMOSトランジスタのドレイン電流(Y1)が流れやすく構成されている。
【0028】
図16は、図15に示したMOSトランジスタを用いた基本ゲート等の回路で、図7に示したスレショルド・ディテクタであるセルフチェッキング機能を有する2線式電流モード多値回路が、どのように具体的に構成されるかを示している。図16(a)はそのシンボルによるブロック図、図16(b)は、それをMOSトランジスタで構成した場合の回路図である。図16(a)から理解できるように、2線式電流モード多値回路において使用している差動対回路を2重化することにより、セルフチェッキング機能を付与することができる。このとき、図16(b)から分かるように、少ないMOSトランジスタを用いて、セルフチェッキング機能を実現することができる。
【0029】
【発明の効果】
上記の説明のように、本発明は、簡単な構成でセルフチェッキング機能を有する2線式電流モード回路を構成することができる。
【図面の簡単な説明】
【図1】従来の論理回路において、相補の入力を可能とする構成を示す図である。
【図2】電流モード多値回路を構成する基本ゲートを示す図である。
【図3】基本ゲートで構成した1線式スレショルド・ディテクタを示す図である。
【図4】相補の多値符号の例を示す図である。
【図5】セルフチェッキング機能を有する1線式スレショルド・ディテクタ等を示す図である。
【図6】2線式スレショルド・ディテクタを示す図である。
【図7】同じ動作を行う回路を共通化した2線式スレショルド・ディテクタを示す図である。
【図8】図7の回路を用いて、セルフチェッキング機能を説明する図である。
【図9】差動対回路をMOSトランジスタで構成したことを示す図である。
【図10】差動対回路を、ゲート幅を変えたMOSトランジスタで構成したことを示す図である。
【図11】差動対回路を、しきい値を変えたMOSトランジスタで構成したことを示す図である。
【図12】図11の差動対回路の動作を示すタイムチャートである。
【図13】MOSトランジスタのしきい値を基板バイアス効果を利用して変化することを説明する図である。
【図14】トリプルウエルを用いて、個々のMOSトランジスタのしきい値を変化させることを説明する図である。
【図15】電流モード多値回路の基本ゲートをMOSトランジスタで構成したことを示す図である。
【図16】MOSトランジスタで構成したセルフチェック機能を有する電流モード多値回路を示す図である。
【符号の説明】
32 比較回路
34 差動対回路
51,53 比較回路
52,54 差動対回路
61,62 比較回路
63 差動対回路
71,72 比較回路
73,74 差動対回路
Claims (5)
- スイッチング動作を行う1対のMOSトランジスタを含み、同じゲート電圧を前記1対のMOSトランジスタに印加した場合、一方のMOSトランジスタのドレイン電流を、他方のMOSトランジスタのドレイン電流より多く流れるように構成した2つの差動対回路に対し、2線相補信号を該2つの差動対回路のMOSトランジスタのそれぞれにゲート電圧として入力し、該2つの差動対回路から2線相補信号の出力を得ることで、差動対回路を2重化したことを特徴とする2線式電流モード回路。
- 請求項1に記載の2線式電流モード回路において、
前記差動対回路のMOSトランジスタの一方のトランジスタは、他方のトランジスタよりゲート幅を大きくしたことを特徴とする2線式電流モード回路。 - 請求項1に記載の2線式電流モード回路において、
前記差動対回路の1対のMOSトランジスタの一方のトランジスタは、他方のトランジスタよりゲートのしきい値電圧を小さくしたことを特徴とする2線式電流モード回路。 - 請求項3に記載の2線式電流モード回路において、
前記差動対回路の少なくとも1つのMOSトランジスタをトリプルウエル構造で作成して、しきい値を他のMOSトランジスタと変えることを特徴とする2線式電流モード回路。 - 請求項1〜4のいずれかに記載の2線式電流モード回路において、
前記2つの差動対回路に入力する2線相補信号は、多値の2線相補信号であり、2つの比較回路を介して入力することを特徴とする2線式電流モード回路。
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