KR20040079119A

KR20040079119A - 전압 레귤레이터 회로 및 그것을 이용한 불 휘발성 반도체메모리 장치

Info

Publication number: KR20040079119A
Application number: KR1020030014048A
Authority: KR
Inventors: 장평문; 이승근
Original assignee: 삼성전자주식회사
Priority date: 2003-03-06
Filing date: 2003-03-06
Publication date: 2004-09-14
Also published as: DE102004013042A1; US7002869B2; US20040174150A1; KR100553681B1; JP4456890B2; JP2004273103A

Abstract

여기에 개시되는 전압 레귤레이터 회로는 출력 전압을 분배하는 분압기를 포함하며, 분압기는 가중치 저항기들 및 스위치들을 포함한다. 스위치들은 전압 레귤레이터 회로의 출력 전압이 단계적으로 변화되도록 (또는 분압기의 저항값이 2배로 가변되도록) 컨트롤러에 의해서 제어된다.

Description

전압 레귤레이터 회로 및 그것을 이용한 불 휘발성 반도체 메모리 장치{VOLTAGE REGULATOR CIRCUIT AND NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE USING THE SAME}

본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 전압 레귤레이터 회로 및 그것을 포함하는 반도체 메모리 장치에 관한 것이다.

잘 알려진 바와 같이, 전압 레귤레이터 회로는 기준 전압을 입력으로 하여 정류된 출력 전압을 얻는 회로이다. 전압 레귤레이터 회로는 정류된 출력 전압을 저항 회로를 통해 비교기로 피드백시키는 구조를 일반적으로 가지고 있다. 반도체 메모리 장치 특히, 불 휘발성 반도체 메모리 장치에서 필요로 하는 다양한 전압 레벨들을 전압 레귤레이터 회로를 통해 얻기 위해서는 피드백 루프의 저항값이 가변되는 구조가 필요하다.

이를 위해서, 일반적인 전압 레귤레이터 회로는 다수의 저항기들 및 다수의 스위치들로 구성되는 분압기를 구비하고 있다. 이러한 구조의 전압 레귤레이터 회로에 의하면, 저항값은 한번에 하나의 스위치만을 선택하여 조절된다. 이러한 방식에 따르면, 하지만, 전압 레귤레이터 회로의 저항기들 및 스위치들은 메모리 장치에서 필요로 하는 전압 레벨들의 증가에 비례하여 증가한다.

본 발명의 목적은 분압기의 점유 면적을 줄일 수 있는 전압 레귤레이터 회로 및 그것을 포함하는 반도체 메모리 장치를 제공하는 것이다.

도 1은 본 발명에 따른 전압 레귤레이터 회로를 보여주는 회로도;

도 2는 본 발명의 바람직한 실시예에 따른 도 1에 도시된 스위치를 보여주는 회로도;

도 3은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 레벨 쉬프터를 보여주는 회로도;

도 4는 본 발명의 바람직한 실시예에 따른 도 1에 도시된 컨트롤러를 보여주는 회로도;

도 5는 본 발명의 다른 실시예에 따른 도 1에 도시된 스위치를 보여주는 회로도;

도 6은 본 발명의 다른 실시예에 따른 도 1에 도시된 컨트롤러를 보여주는 회로도;

도 7은 본 발명에 따른 불 휘발성 반도체 메모리 장치를 보여주는 블록도;

도 8은 본 발명의 바람직한 실시예에 따른 도 7에 도시된 전압 레귤레이터를 보여주는 회로도;

도 9는 본 발명의 바람직한 실시예에 따른 도 8에 도시된 신호 발생기를 보여주는 회로도; 그리고

도 10은 프로그램 동작 모드시 워드 라인 전압을 보여주는 파형도이다.

* 도면의 주요 부분에 대한 부호 설명 *

201 : 비교기 213 : 분압기

214 : 컨트롤러 300 : 메모리 장치

310 : 어레이 320 : 디코더

330 : 워드 라인 전압 발생 회로 332 : 고전압 발생기

334 : 전압 레귤레이터

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 입력 전압을 조정하여 출력 전압을 출력하는 전압 레귤레이터 회로는 상기 출력 전압을 분배하여 분배 전압을 출력하는 분압기와; 상기 분배 전압이 기준 전압보다 낮은 지의 여부를 판별하는 비교기와; 상기 입력 전압과 상기 출력 전압 사이에 연결되며, 상기 비교기의 판별 결과에 응답하여 동작하는 구동기와; 그리고 상기 출력 전압이 단계적으로 변화되도록 분압기를 제어하는 컨트롤러를 포함하며, 상기 분압기는 저항값이 상기 컨트롤러의 제어에 따라 이진 가중치 형태로 가변되는 저항 수단을 포함한다.

바람직한 실시예에 있어서, 상기 컨트롤러는 클록 신호에 응답하여 제어 코드를 발생하는 카운터를 포함한다.

바람직한 실시예에 있어서, 상기 저항 수단은 복수의 가중치 저항기들과; 그리고 상기 가중치 저항기들 각각에 병렬 연결되며, 상기 제어 코드에 의해서 제어되는 스위치들을 포함한다.

바람직한 실시예에 있어서, 상기 제어 코드의 최하위 비트에 대응하는 가중치 저항기는 가장 작은 저항값을 갖고, 상기 제어 코드의 최상위 비트에 대응하는 가중치 저항기는 가장 큰 저항값을 갖는다.

바람직한 실시예에 있어서, 상기 스위치들 각각은 대응하는 제어 코드 비트 신호를 각각 받아들이는 제 1 및 제 2 레벨 쉬프터들과; 상기 제 1 레벨 쉬프터의 출력 신호를 받아들이는 인버터와; 그리고 대응하는 가중치 저항기와 병렬 연결되며, 상기 인버터 및 상기 제 2 레벨 쉬프터의 출력 신호들에 응답하여 동작하는 전달 게이트를 포함한다.

바람직한 실시예에 있어서, 상기 제 1 레벨 쉬프터는 전원 전압보다 높은 전압으로 동작하고, 상기 제 2 레벨 쉬프터는 상기 출력 전압으로 동작한다.

바람직한 실시예에 있어서, 상기 제어 코드의 상위 제어 코드 비트 신호들을 각각 공급받는 스위치들 각각은 대응하는 제어 코드 비트 신호를 각각 받아들이는 제 1 및 제 2 레벨 쉬프터들과; 상기 제 1 레벨 쉬프터의 출력 신호를 받아들이는 인버터와; 그리고 대응하는 가중치 저항기와 병렬 연결되며, 상기 인버터 및 상기 제 2 레벨 쉬프터의 출력 신호들에 응답하여 동작하는 전달 게이트로 구성되고; 그리고 상기 제어 코드의 하위 제어 코드 비트 신호들을 각각 공급받는 스위치들 각각은 대응하는 제어 코드 비트 신호를 받아들이는 제 3 레벨 쉬프터와; 그리고 대응하는 가중치 저항기와 병렬 연결되며, 상기 제 3 레벨 쉬프터의 출력 신호에 응답하여 동작하는 NMOS 트랜지스터로 구성된다.

바람직한 실시예에 있어서, 상기 제 1 및 제 3 레벨 쉬프터들은 전원 전압보다 높은 전압으로 동작하고, 상기 제 2 레벨 쉬프터는 상기 출력 전압으로 동작한다.

본 발명의 다른 특징에 따르면, 전압 레귤레이터 회로는 고전압을 입력받는 입력 단자와; 출력 전압을 출력하는 출력 단자와; 상기 출력 단자와 접지 전압 사이에 직렬 연결된 복수 개의 저항기들과; 상기 저항기들 중 일부 저항기들에 각각 병렬 연결된 복수 개의 스위치들과; 상기 스위치들을 각각 제어하기 위한 제어 신호들을 발생하는 컨트롤러와; 상기 저항기들에 의해서 분배된 전압이 기준 전압보다 낮은 지의 여부를 판별하는 비교기와; 그리고 상기 입력 단자와 상기 출력 단자 사이에 연결되며, 상기 비교기의 출력에 응답하여 동작하는 구동기를 포함하며, 상기 스위치들과 각각 연결된 저항기들은 가중치 저항기들이다.

바람직한 실시예에 있어서, 최하위 비트의 제어 신호에 대응하는 가중치 저항기는 가장 작은 저항값을 갖고, 최상위 비트의 제어 신호에 대응하는 가중치 저항기는 가장 큰 저항값을 갖는다.

바람직한 실시예에 있어서, 상기 컨트롤러는 업 카운터와 다운 카운터 중 어느 하나를 포함한다.

바람직한 실시예에 있어서, 상기 스위치들 각각은 대응하는 제어 신호를 각각 받아들이는 제 1 및 제 2 레벨 쉬프터들과; 상기 제 1 레벨 쉬프터의 출력 신호를 받아들이는 인버터와; 그리고 대응하는 가중치 저항기와 병렬 연결되며, 상기인버터 및 상기 제 2 레벨 쉬프터의 출력 신호들에 응답하여 동작하는 전달 게이트를 포함한다.

바람직한 실시예에 있어서, 상위 제어 신호들을 각각 공급받는 스위치들 각각은 대응하는 제어 신호들을 각각 받아들이는 제 1 및 제 2 레벨 쉬프터들과; 상기 제 1 레벨 쉬프터의 출력 신호를 받아들이는 인버터와; 그리고 대응하는 가중치 저항기와 병렬 연결되며, 상기 인버터 및 상기 제 2 레벨 쉬프터의 출력 신호들에 응답하여 동작하는 전달 게이트로 구성되고; 그리고 하위 제어 신호들을 각각 공급받는 스위치들 각각은 대응하는 제어 신호를 받아들이는 제 3 레벨 쉬프터와; 그리고 대응하는 가중치 저항기와 병렬 연결되며, 상기 제 3 레벨 쉬프터의 출력 신호에 응답하여 동작하는 NMOS 트랜지스터로 구성된다.

본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치는 행들과 열들의 매트릭스로 배열된 메모리 셀들의 어레이와; 상기 행들 중 하나를 선택하고, 상기 선택된 행으로 워드 라인 전압을 공급하는 디코더와; 그리고 고전압을 공급받아 상기 워드 라인 전압을 발생하는 워드 라인 전압 발생 회로를 포함한다. 상기 워드 라인 전압 발생 회로는 상기 고전압을 발생하는 고전압 발생기와; 상기 워드 라인 전압을 분배하여 분배 전압을 출력하는 분압기와; 상기 분배 전압이 기준 전압보다 낮은 지의 여부를 판별하는 비교기와; 상기 고전압과 상기 워드 라인 전압 사이에 연결되며, 상기 비교기의 판별 결과에 응답하여 동작하는 구동기와; 그리고 상기 출력 전압이 단계적으로 변화되도록 분압기를 제어하는 컨트롤러로 구성되며, 상기 분압기는 저항값이 상기 컨트롤러의 제어에 따라 이진 가중치 형태로 가변되는 저항 수단을 갖는다.

바람직한 실시예에 있어서, 상기 카운터는 업 카운터와 다운 카운터 중 어느 하나를 포함한다.

바람직한 실시예에 있어서, 상기 제어 코드의 상위 제어 코드 비트 신호들을 각각 공급받는 스위치들 각각은 대응하는 제어 코드 비트 신호를 각각 받아들이는 제 1 및 제 2 레벨 쉬프터들과; 상기 제 1 레벨 쉬프터의 출력 신호를 받아들이는 인버터와; 그리고 대응하는 가중치 저항기와 병렬 연결되며, 상기 인버터 및 상기제 2 레벨 쉬프터의 출력 신호들에 응답하여 동작하는 전달 게이트로 구성되고; 그리고 상기 제어 코드의 하위 제어 코드 비트 신호들을 각각 공급받는 스위치들 각각은 대응하는 제어 코드 비트 신호를 받아들이는 제 3 레벨 쉬프터와; 그리고 대응하는 가중치 저항기와 병렬 연결되며, 상기 제 3 레벨 쉬프터의 출력 신호에 응답하여 동작하는 NMOS 트랜지스터로 구성된다.

바람직한 실시예에 있어서, 상기 컨트롤러는 단계적으로 변화하는 값의 코드를 발생하는 제 1 신호 발생기와; 고정된 값의 코드를 발생하는 제 2 신호 발생기와; 그리고 상기 메모리 장치의 동작 모드에 따라 상기 제 1 및 제 2 신호 발생기들 중 하나를 선택하고, 선택된 신호 발생기로부터의 코드를 상기 제어 코드로서 출력하는 선택기를 포함한다.

이하 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.

도 1은 본 발명에 따른 전압 레귤레이터 회로를 보여주는 회로도이다. 도 1을 참조하면, 본 발명에 따른 전압 레귤레이터 회로는 비교기 (201), 드라이버 (driver)로 사용되는 PMOS 트랜지스터 (202), 분압기 (divider) (213), 그리고 컨트롤러 (214)를 포함한다.

비교기 (201)는 기준 전압 (Vref)과 분압기 (213)으로부터의 분배 전압 (Vdiv)을 입력받고, 분배 전압 (Vdiv)이 기준 전압 (Vref)보다 낮은 지의 여부를 판별한다. PMOS 트랜지스터 (202)는 고전압 (VPP1)과 정류 전압 (regulated voltage: Vreg) 사이에 연결되며, 비교기 (201)의 판별 결과에 따라 동작한다. 분압기 (213)는 컨트롤러 (214)의 제어에 따라 정류 전압 (Vreg)을 분배하여 분배 전압 (Vdiv)을 비교기 (201)로 출력한다.

분압기 (213)는 정류 전압 (Vref)과 접지 전압 사이에 직렬 연결된 복수의 저항기들 (203, 204, 205, 206, 207, 208)과 복수의 스위치들 (209, 210, 211, 212)로 구성된다. 저항기들 (203-208) 중 일부는 가중치 저항기 (weighted resistor)로 구성되며, 나머지 저항기들은 균일 저항기 (uniform resistor)로 구성된다. 예를 들면, 저항기 (205)가 R의 저항값을 갖는다면, 저항기들 (206, 207, 208)은 각각 2R, 4R 그리고 8R의 저항값을 갖는다. 가중치 저항기들 (205-208)에는 각각 대응하는 스위치들 (209-212)이 병렬 연결되어 있다. 스위치들 (209-212)은 컨트롤러 (214)로부터의 제어 신호들 (SW1, SW2, SW3, SW4)에 따라 턴 온/오프된다. 컨트롤러 (214)는 분압기 (213)로부터 출력되는 분배 전압 (Vdiv)이 단계적으로 낮아지도록 또는 정류 전압이 단계적으로 증가하도록 분압기 (213)를 제어한다.

본 발명에 따른 전압 레귤레이터 회로의 기본적인 동작은 다음과 같다. 정류 전압 (Vreg)이 요구되는 레벨보다 낮으면 (Vref>Vdiv), 정류 전압 (Vreg)이 요구되는 레벨까지 높아지도록 PMOS 트랜지스터 (202)를 통해 전류가 공급된다. 이에 반해서, 정류 전압 (Vreg)이 요구되는 레벨보다 높으면 (Vref<Vdiv), 정류 전압 (Vreg)이 요구되는 레벨까지 낮아지도록 PMOS 트랜지스터 (202)에 의한 전류 공급이 차단된다.

이 실시예에 있어서, 제어 신호들 (SW1-SW4)은 4-비트 제어 코드 (4-bit control code)를 구성한다. 제어 신호 (SW1)는 제어 코드의 최하위 비트 (LeastSignificant Bit: LSB)에 대응하고, 제어 신호 (SW4)는 제어 코드의 최상위 비트 (Most Significant Bit: MSB)에 대응한다. 제어 코드의 최하위 비트에 대응하는 저항기 (205)는 가장 작은 저항값을 갖고, 제어 코드의 최상위 비트에 대응하는 저항기 (208)는 가장 큰 저항값을 갖는다.

제어 코드 (SW4SW3SW2SW1)가 "0000"일 때, 스위치들 (209-212)은 모두 턴 온되며, 저항기들 (203, 204) 사이의 전류 경로는 스위치들 (209-212)을 통해 형성된다. 이때, 가장 낮은 레벨의 정류 전압 (Vreg)이 출력될 것이다. 제어 코드 (SW4SW3SW2SW1)가 "0001"일 때, 스위치 (209)는 턴 오프되고 나머지 스위치들 (210-212)은 턴 온되며, 저항기들 (203, 204) 사이의 전류 경로는 스위치들 (210-212)과 가중치 저항기 (205)를 통해 형성된다. 따라서, 정류 전압 (Vreg)은 이전의 레벨보다 △R만큼 증가된다. 제어 코드 (SW4SW3SW2SW1)가 "0010"일 때, 스위치 (210)는 턴 오프되고 나머지 스위치들 (209, 211, 212)은 턴 온되며, 저항기들 (203, 204) 사이의 전류 경로는 스위치들 (209, 211, 212)과 가중치 저항기 (206)를 통해 형성된다. 이때, 정류 전압 (Vreg)은 이전의 레벨보다 △R만큼 증가된다. 결론적으로, 제어 코드 (SW4SW3SW2SW1)의 값이 단계적으로 증가함에 따라, 정류 전압 (Vreg) 역시 단계적으로 증가한다.

본 발명의 전압 레귤레이터 회로에 따르면, 단계적으로 변화하는 정류 전압 (Vreg), 예를 들면, 16-레벨 정류 전압 (Vreg)을 얻기 위해서 단지 4개의 가중치 저항기들과 4개의 스위치들이 사용된다. 만약 가중치 저항기들 대신에 일정한 값의 저항기들이 사용되면, 16-레벨 정류 전압 (Vreg)을 얻기 위해서 보다 많은 저항기들 및 스위치들이 사용되어야 한다.

도 2는 본 발명의 바람직한 실시예에 따른 도 1에 도시된 스위치를 보여주는 회로도이다.

도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 스위치 (209)는 제어 신호 (SW1)에 응답하여 가중치 저항기 (205)의 신호 경로를 우회시킨다. 스위치 (209)는 전달 게이트 (TG1), 레벨 쉬프터들 (LS1, LS2), 그리고 인버터 (INV1)를 포함한다. 나머지 스위치들 (210, 211, 212)은 스위치 (209)와 동일하게 구성된다. 레벨 쉬프터 (LS1)는 일정한 레벨의 고전압 (VPP2)으로 동작하며, 레벨 쉬프터 (LS2)는 전압 레귤레이터 회로의 출력 전압 (Vreg)으로 동작한다. 레벨 쉬프터들 (LS1, LS2)의 바람직한 실시예를 보여주는 도 3을 참조하면, 레벨 쉬프터 (LS1/LS2)는 PMOS 트랜지스터들 (MP1, MP2), 인버터 (INV2), 그리고 NMOS 트랜지스터들 (MN1, MN2)로 구성된다. 입력 신호 (IN)가 로우 레벨일 때, 출력 신호 (OUT)는 로우 레벨이 된다. 입력 신호 (IN)가 하이 레벨일 때, 출력 신호 (OUT)는 고전압 (VPP2)의 하이 레벨을 갖는다. 이러한 조건에 따르면, 제어 신호 (SW1)가 하이 레벨일 때, 전달 게이트 (TG1)는 도전되지 않으며, 가중치 저항기 (205)의 우회 경로는 차단된다. 제어 신호 (SW1)가 로우 레벨일 때, 전달 게이트 (TG1)는 도전되며, 가중치 저항기 (205)의 우회 경로는 형성된다.

도 4는 본 발명의 바람직한 실시예에 따른 도 1에 도시된 컨트롤러를 보여주는 회로도이다.

도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 컨트롤러 (214)는 클록신호 (CLK)에 동기되어 동작하는 2진 카운터 (binary counter)로 구성된다. 카운터는 4개의 D 플립-플롭들 (DFF1, DFF2, DFF3, DFF4)를 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 도 4에 도시된 바와 같이, 제어 신호들 (SW1-SW4)의 값들 즉, 제어 코드가 클록 신호 (CLK)에 동기되어 단계적으로 변화함에 따라, 전압 레귤레이터 회로의 정류 전압 (Vreg)은 단계적으로 증가된다.

예를 들면, 제어 코드 (SW4SW3SW2SW1)가 "0000"일 때, 도 1에 도시된 스위치들 (209-212)은 모두 턴 온되며, 저항기들 (203, 204) 사이의 전류 경로는 스위치들 (209-212)을 통해 형성된다. 이때, 가장 낮은 레벨의 정류 전압 (Vreg)이 출력될 것이다. 제어 코드 (SW4SW3SW2SW1)가 "0001"일 때, 스위치 (209)는 턴 오프되고 나머지 스위치들 (210-212)은 턴 온되며, 저항기들 (203, 204) 사이의 전류 경로는 스위치들 (210-212)과 가중치 저항기 (205)를 통해 형성된다. 따라서, 정류 전압 (Vreg)은 이전의 레벨보다 △R만큼 증가된다. 제어 코드 (SW4SW3SW2SW1)가 "0010"일 때, 스위치 (210)는 턴 오프되고 나머지 스위치들 (209, 211, 212)은 턴 온되며, 저항기들 (203, 204) 사이의 전류 경로는 스위치들 (209, 211, 212)과 가중치 저항기 (206)를 통해 형성된다. 이때, 정류 전압 (Vreg)은 이전의 레벨보다 △R만큼 증가된다. 결론적으로, 제어 코드 (SW4SW3SW2SW1)의 값이 단계적으로 증가함에 따라, 정류 전압 (Vreg) 역시 단계적으로 증가한다.

이 실시예에 있어서, 카운터 (214)를 구성하는 플립-플롭들의 수는 정류 전압 (Vreg)의 전압 레벨들의 수에 따라 결정될 것이다. 예컨대, 정류 전압 (Vreg)을16단계 (2⁴)로 변화시키고자 하는 경우, 4개의 플립-플롭들이 요구된다. 정류 전압 (Vreg)을 32단계 (2⁵)로 변화시키고자 하는 경우 5개의 플립-플롭들이 요구된다.

도 5는 본 발명의 다른 실시예에 따른 분압기의 스위치들을 보여주는 회로도이다. 도 5를 참조하면, 하위 제어 신호들 (SW1, SW2)을 공급받는 스위치들 (209, 210)은 상위 제어 신호들 (SW3, SW4)을 공급받는 스위치들 (211, 212)과 다르게 구성된다. 즉, 스위치들 (209, 210) 각각은 NMOS 트랜지스터와 레벨 쉬프터로 구성되는 반면에, 스위치들 (211, 212) 각각은 전달 게이트, 인버터, 그리고 레벨 쉬프터들로 구성된다. 스위치들 (209, 210)에 있어서, 레벨 쉬프터는 전압 레귤레이터 회로에 공급되는 고전압 (VPP1)보다 낮은 전압 (VPP2)으로 동작한다.

컨트롤러 (214)로부터의 제어 신호들 (SW1-SW4)의 상태들이 클록 신호 (CLK)에 동기되어 순차적으로 변화됨에 따라 정류 전압 (Vreg)이 단계적으로 감소될 수 있도록 전압 레귤레이터 회로를 설계할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예컨대, 이는, 도 6에 도시된 바와 같이, 컨트롤러 (214')를 구성하는 카운터로서 업 카운터 (up counter) 대신에 다운 카운터 (down counter)를 사용함으로써 달성될 수 있다. 다운 카운터의 경우, D 플립-플롭들 (DFF1'-DFF4')의 상보 출력 신호들 (Qb)이 제어 신호들 (SW1-SW4)로서 사용된다.

도 7은 본 발명에 따른 불 휘발성 반도체 메모리 장치를 개략적으로 보여주는 블록도이다.

도 7을 참조하면, 본 발명에 따른 불 휘발성 반도체 메모리 장치 (300)는 행들 (워드 라인들, WL0-WLi)과 열들 (비트 라인들, BL0-BLj)의 매트릭스로 배열된 메모리 셀들의 어레이 (310)를 포함한다. 각 메모리 셀 (MC)은 불 휘발성 메모리 셀로, "0" 및 "1"과 같은 단일-비트 정보 (single-bit data information)를 저장한다. 또는, 각 메모리 셀은 "00", "01", "10" 그리고 "11"과 같은 다중-비트 정보를 저장한다. 디코더 (320)는 선택 정보 (예컨대, 행 어드레스 정보)에 따라 행들의 선택 동작을 수행하며, 선택된 행으로 워드 라인 전압을 공급한다. 디코더 (320)는 이 분야에 잘 알려진 것으로, 다양한 형태로 구성될 수 있다. 워드 라인 전압 발생 회로 (330)는 선택된 행으로 공급된 워드 라인 전압으로서 정류 전압 (Vreg)을 디코더 (320)로 출력한다. 워드 라인 전압 발생 회로 (330)는 전원 전압보다 높은 고전압 (VPP1)을 발생하는 고전압 발생기 (332); 그리고 고전압 (VPP1)을 요구되는 레벨의 정류 전압 (Vreg)으로 조정하는 전압 레귤레이터 (334)로 구성된다. 전압 레귤레이터 (334)는 고전압 (VPP1)을 공급받아 다양한 레벨들을 갖는 정류 전압 (Vreg)을 출력한다. 예컨대, 불 휘발성 반도체 메모리 장치의 읽기, 소거, 소거 검증, 프로그램, 그리고 프로그램 검증 동작들에 각각 필요한 전압들을 출력한다. 잘 알려진 바와 같이, 프로그램 전압은 프로그램 사이클에서 단계적으로 증가하는 반면에, 읽기, 소거, 그리고 검증 전압들은 대응하는 동작 (소거/읽기/검증 동작) 사이클에서 일정하게 유지된다. 그러한 다양한 전압들을 생성하기 위한 본 발명의 전압 레귤레이터 (334)가 도 8에 도시되어 있다.

도 8을 참조하면, 전압 레귤레이터 (351)는 비교기 (351), PMOS 트랜지스터 (352), 분압기 (363), 그리고 컨트롤러 (369)를 포함한다. 비교기 (351), PMOS 트랜지스터 (352), 그리고 분압기 (363)는 도 1에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략된다. 도 1에 도시된 것과 달리, 도 8의 컨트롤러 (369)는 동작 모드에 따라 고정된 값 또는 가변되는 값을 갖는 제어 코드를 출력한다.

예컨대, 신호 발생기 (364)는 프로그램 동작시 프로그램 제어 신호들 (PSW1-PSW4)을 발생하며, 프로그램 제어 신호들 (PSW1-PSW4)의 상태들은 단계적으로 또는 순차적으로 변화한다. 신호 발생기 (364)는 도 4에 도시된 것과 같은 카운터로 구성된다. 신호 발생기 (365)는 프로그램/소거 검증 동작시 검증 제어 신호들 (VSW1-VSW4)을 발생하며, 검증 제어 신호들 (VSW1-VSW4)의 상태들은 항상 일정하게 유지된다. 신호 발생기 (366)는 소거 동작시 소거 제어 신호들 (ESW1-ESW4)을 발생하며, 소거 제어 신호들 (ESW1-ESW4)의 상태들은 항상 일정하게 유지된다. 신호 발생기 (367)는 읽기 동작시 읽기 제어 신호들 (RSW1-RSW4)을 발생하며, 읽기 제어 신호들 (ESW1-ESW4)의 상태들은 항상 일정하게 유지된다. 신호 발생기들 (365-367)은, 도 9에 도시된 바와 같이, 고정된 값들을 갖는 신호들을 발생하도록 PMOS 트랜지스터들 (MP10, MP12)과 NMOS 트랜지스터들 (MN10, MN12)을 이용하여 구성된다.

선택기 (368)는 동작 모드에 따라 신호 발생기들 중 하나의 출력 신호들을 선택하고, 선택된 신호들을 제어 신호들 (SW1-SW4)로서 출력한다. 예를 들면, 선택기 (368)는 프로그램 동작시 신호 발생기 (364)의 출력 신호들 (PSW1-PSW4)을 선택하고, 검증 동작시 신호 발생기 (365)의 출력 신호들 (VSW1-VSW4)을 선택하고, 소거 동작시 신호 발생기 (366)의 출력 신호들 (ESW1-ESW4)을 선택하며, 읽기 동작시신호 발생기 (367)의 출력 신호들 (RSW1-RSW4)을 선택한다.

다중-비트 정보를 저장할 수 있는 메모리 장치인 경우, 조밀한 셀 산포를 얻기 위해서 잘 알려진 ISPP (Incremental Step Pulse Programming) 기법을 사용하여 워드 라인 전압을 제어한다. 예컨대, 도 10에 도시된 바와 같이, 워드 라인 전압은 프로그램 검증 구간에서 6.5V로 유지되고 프로그램 구간들에서 약 0.2V씩 단계적으로 증가된다. 프로그램 구간이 시작될 때마다, 카운터 (364)의 출력값은 정류 전압 (Vreg)이 △R만큼 증가되도록 1만큼 증가될 것이다. 본 발명에 따른 전압 레귤레이터 (334)는 ISPP 기법을 이용하여 워드 라인 전압을 제어하는 메모리 장치에 유리하다. ISPP 기법을 이용하여 워드 라인 전압을 제어하는 경우, 워드 라인 전압은 1.2V에서 9V까지 단계적으로 0.2V씩 증가되며, 그 결과 50-60개의 저항기들과 대응하는 스위치들이 요구된다. 하지만, 가중치 저항기 구조를 갖는 본 발명의 전압 레귤레이터는 단지 5-6개의 가중치 저항기들과 대응하는 스위치들로 구성될 수 있다.

본 발명이 불 휘발성 반도체 메모리 장치로서 노어 플래시 메모리 (NOR-type flash memory)를 이용하여 설명되지만, 본 발명이 그것에 국한되지 않음은 자명하다. 예컨대, 본 발명의 기술적 사상은 낸드 플래시 메모리 (NAND-type flash memory)에도 적용될 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 가중치 저항기들을 사용하여 분압기를 구성함으로써 멀티-레벨 전압을 생성하더라도 저항기들 및 스위치들의 수를 줄일 수 있다.

Claims

입력 전압을 조정하여 출력 전압을 출력하는 전압 레귤레이터 회로에 있어서:

상기 출력 전압을 분배하여 분배 전압을 출력하는 분압기와;

상기 분배 전압이 기준 전압보다 낮은 지의 여부를 판별하는 비교기와;

상기 입력 전압과 상기 출력 전압 사이에 연결되며, 상기 비교기의 판별 결과에 응답하여 동작하는 구동기와; 그리고

상기 출력 전압이 단계적으로 변화되도록 분압기를 제어하는 컨트롤러를 포함하며,

상기 분압기는 저항값이 상기 컨트롤러의 제어에 따라 이진 가중치 형태로 가변되는 저항 수단을 포함하는 것을 특징으로 하는 전압 레귤레이터 회로.
제 1 항에 있어서,

상기 컨트롤러는 클록 신호에 응답하여 제어 코드를 발생하는 카운터를 포함하는 것을 특징으로 하는 전압 레귤레이터 회로.
제 2 항에 있어서,

상기 저항 수단은

복수의 가중치 저항기들과; 그리고

상기 가중치 저항기들 각각에 병렬 연결되며, 상기 제어 코드에 의해서 제어되는 스위치들을 포함하는 것을 특징으로 하는 전압 레귤레이터 회로.
제 3 항에 있어서,

상기 제어 코드의 최하위 비트에 대응하는 가중치 저항기는 가장 작은 저항값을 갖고, 상기 제어 코드의 최상위 비트에 대응하는 가중치 저항기는 가장 큰 저항값을 갖는 것을 특징으로 하는 전압 레귤레이터 회로.
제 3 항에 있어서,

상기 스위치들 각각은

대응하는 제어 코드 비트 신호를 각각 받아들이는 제 1 및 제 2 레벨 쉬프터들과;

상기 제 1 레벨 쉬프터의 출력 신호를 받아들이는 인버터와; 그리고

대응하는 가중치 저항기와 병렬 연결되며, 상기 인버터 및 상기 제 2 레벨 쉬프터의 출력 신호들에 응답하여 동작하는 전달 게이트를 포함하는 것을 특징으로 하는 전압 레귤레이터 회로.
제 5 항에 있어서,

상기 제 1 레벨 쉬프터는 전원 전압보다 높은 전압으로 동작하고, 상기 제 2 레벨 쉬프터는 상기 출력 전압으로 동작하는 것을 특징으로 하는 전압 레귤레이터회로.
제 3 항에 있어서,

상기 제어 코드의 상위 제어 코드 비트 신호들을 각각 공급받는 스위치들 각각은 대응하는 제어 코드 비트 신호를 각각 받아들이는 제 1 및 제 2 레벨 쉬프터들과; 상기 제 1 레벨 쉬프터의 출력 신호를 받아들이는 인버터와; 그리고 대응하는 가중치 저항기와 병렬 연결되며, 상기 인버터 및 상기 제 2 레벨 쉬프터의 출력 신호들에 응답하여 동작하는 전달 게이트로 구성되고; 그리고

상기 제어 코드의 하위 제어 코드 비트 신호들을 각각 공급받는 스위치들 각각은 대응하는 제어 코드 비트 신호를 받아들이는 제 3 레벨 쉬프터와; 그리고 대응하는 가중치 저항기와 병렬 연결되며, 상기 제 3 레벨 쉬프터의 출력 신호에 응답하여 동작하는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 전압 레귤레이터 회로.
제 7 항에 있어서,

상기 제 1 및 제 3 레벨 쉬프터들은 전원 전압보다 높은 전압으로 동작하고, 상기 제 2 레벨 쉬프터는 상기 출력 전압으로 동작하는 것을 특징으로 하는 전압 레귤레이터 회로.
고전압을 입력받는 입력 단자와;

출력 전압을 출력하는 출력 단자와;

상기 출력 단자와 접지 전압 사이에 직렬 연결된 복수 개의 저항기들과;

상기 저항기들 중 일부 저항기들에 각각 병렬 연결된 복수 개의 스위치들과;

상기 스위치들을 각각 제어하기 위한 제어 신호들을 발생하는 컨트롤러와;

상기 저항기들에 의해서 분배된 전압이 기준 전압보다 낮은 지의 여부를 판별하는 비교기와; 그리고

상기 입력 단자와 상기 출력 단자 사이에 연결되며, 상기 비교기의 출력에 응답하여 동작하는 구동기를 포함하며, 상기 스위치들과 각각 연결된 저항기들은 가중치 저항기들인 전압 레귤레이터 회로.
제 9 항에 있어서,

최하위 비트의 제어 신호에 대응하는 가중치 저항기는 가장 작은 저항값을 갖고, 최상위 비트의 제어 신호에 대응하는 가중치 저항기는 가장 큰 저항값을 갖는 전압 레귤레이터 회로.
제 9 항에 있어서,

상기 컨트롤러는 업 카운터와 다운 카운터 중 어느 하나를 포함하는 전압 레귤레이터 회로.
제 9 항에 있어서,

상기 스위치들 각각은

대응하는 제어 신호를 각각 받아들이는 제 1 및 제 2 레벨 쉬프터들과;

상기 제 1 레벨 쉬프터의 출력 신호를 받아들이는 인버터와; 그리고

대응하는 가중치 저항기와 병렬 연결되며, 상기 인버터 및 상기 제 2 레벨 쉬프터의 출력 신호들에 응답하여 동작하는 전달 게이트를 포함하는 전압 레귤레이터 회로.
제 9 항에 있어서,

상위 제어 신호들을 각각 공급받는 스위치들 각각은 대응하는 제어 신호들을 각각 받아들이는 제 1 및 제 2 레벨 쉬프터들과; 상기 제 1 레벨 쉬프터의 출력 신호를 받아들이는 인버터와; 그리고 대응하는 가중치 저항기와 병렬 연결되며, 상기 인버터 및 상기 제 2 레벨 쉬프터의 출력 신호들에 응답하여 동작하는 전달 게이트로 구성되고; 그리고

하위 제어 신호들을 각각 공급받는 스위치들 각각은 대응하는 제어 신호를 받아들이는 제 3 레벨 쉬프터와; 그리고 대응하는 가중치 저항기와 병렬 연결되며, 상기 제 3 레벨 쉬프터의 출력 신호에 응답하여 동작하는 NMOS 트랜지스터로 구성되는 전압 레귤레이터 회로.
행들과 열들의 매트릭스로 배열된 메모리 셀들의 어레이와;

상기 행들 중 하나를 선택하고, 상기 선택된 행으로 워드 라인 전압을 공급하는 디코더와; 그리고

고전압을 공급받아 상기 워드 라인 전압을 발생하는 워드 라인 전압 발생 회로를 포함하며,

상기 워드 라인 전압 발생 회로는

상기 고전압을 발생하는 고전압 발생기와;

상기 워드 라인 전압을 분배하여 분배 전압을 출력하는 분압기와;

상기 분배 전압이 기준 전압보다 낮은 지의 여부를 판별하는 비교기와;

상기 고전압과 상기 워드 라인 전압 사이에 연결되며, 상기 비교기의 판별 결과에 응답하여 동작하는 구동기와; 그리고

상기 출력 전압이 단계적으로 변화되도록 분압기를 제어하는 컨트롤러로 구성되며, 상기 분압기는 저항값이 상기 컨트롤러의 제어에 따라 이진 가중치 형태로 가변되는 저항 수단을 갖는 반도체 메모리 장치.
제 14 항에 있어서,

상기 저항 수단은

복수의 가중치 저항기들과; 그리고

상기 가중치 저항기들 각각에 병렬 연결되며, 상기 제어 코드에 의해서 제어되는 스위치들을 포함하는 반도체 메모리 장치.
제 14 항에 있어서,

상기 제어 코드의 최하위 비트에 대응하는 가중치 저항기는 가장 작은 저항값을 갖고, 상기 제어 코드의 최상위 비트에 대응하는 가중치 저항기는 가장 큰 저항값을 갖는 반도체 메모리 장치.
제 14 항에 있어서,

상기 컨트롤러는 클록 신호에 응답하여 제어 코드를 발생하는 카운터를 포함하는 반도체 메모리 장치.
제 17 항에 있어서,

상기 카운터는 업 카운터와 다운 카운터 중 어느 하나를 포함하는 반도체 메모리 장치.
제 15 항에 있어서,

상기 스위치들 각각은

대응하는 제어 코드 비트 신호를 각각 받아들이는 제 1 및 제 2 레벨 쉬프터들과;

상기 제 1 레벨 쉬프터의 출력 신호를 받아들이는 인버터와; 그리고

대응하는 가중치 저항기와 병렬 연결되며, 상기 인버터 및 상기 제 2 레벨 쉬프터의 출력 신호들에 응답하여 동작하는 전달 게이트를 포함하는 반도체 메모리 장치.
제 15 항에 있어서,

상기 제어 코드의 상위 제어 코드 비트 신호들을 각각 공급받는 스위치들 각각은 대응하는 제어 코드 비트 신호를 각각 받아들이는 제 1 및 제 2 레벨 쉬프터들과; 상기 제 1 레벨 쉬프터의 출력 신호를 받아들이는 인버터와; 그리고 대응하는 가중치 저항기와 병렬 연결되며, 상기 인버터 및 상기 제 2 레벨 쉬프터의 출력 신호들에 응답하여 동작하는 전달 게이트로 구성되고; 그리고

상기 제어 코드의 하위 제어 코드 비트 신호들을 각각 공급받는 스위치들 각각은 대응하는 제어 코드 비트 신호를 받아들이는 제 3 레벨 쉬프터와; 그리고 대응하는 가중치 저항기와 병렬 연결되며, 상기 제 3 레벨 쉬프터의 출력 신호에 응답하여 동작하는 NMOS 트랜지스터로 구성되는 반도체 메모리 장치.
제 14 항에 있어서,

상기 컨트롤러는

단계적으로 변화하는 값의 코드를 발생하는 제 1 신호 발생기와;

고정된 값의 코드를 발생하는 제 2 신호 발생기와; 그리고

상기 메모리 장치의 동작 모드에 따라 상기 제 1 및 제 2 신호 발생기들 중 하나를 선택하고, 선택된 신호 발생기로부터의 코드를 상기 제어 코드로서 출력하는 선택기를 포함하는 반도체 메모리 장치.