JP4456890B2 - 電圧レギュレータ回路及び半導体メモリ装置 - Google Patents
電圧レギュレータ回路及び半導体メモリ装置 Download PDFInfo
- Publication number
- JP4456890B2 JP4456890B2 JP2004056295A JP2004056295A JP4456890B2 JP 4456890 B2 JP4456890 B2 JP 4456890B2 JP 2004056295 A JP2004056295 A JP 2004056295A JP 2004056295 A JP2004056295 A JP 2004056295A JP 4456890 B2 JP4456890 B2 JP 4456890B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- control code
- output
- input
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000004044 response Effects 0.000 claims description 36
- 230000005540 biological transmission Effects 0.000 claims description 27
- 229910002056 binary alloy Inorganic materials 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 15
- 230000001276 controlling effect Effects 0.000 description 6
- 101000805729 Homo sapiens V-type proton ATPase 116 kDa subunit a 1 Proteins 0.000 description 5
- 102100037979 V-type proton ATPase 116 kDa subunit a 1 Human genes 0.000 description 5
- 238000012795 verification Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000001105 regulatory effect Effects 0.000 description 4
- 101100166839 Arabidopsis thaliana CESA1 gene Proteins 0.000 description 3
- 101100280071 Arabidopsis thaliana ESP1 gene Proteins 0.000 description 3
- 101000854873 Homo sapiens V-type proton ATPase 116 kDa subunit a 4 Proteins 0.000 description 3
- 101000806601 Homo sapiens V-type proton ATPase catalytic subunit A Proteins 0.000 description 3
- 102100020737 V-type proton ATPase 116 kDa subunit a 4 Human genes 0.000 description 3
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 2
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 1
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Dram (AREA)
Description
上記の目的を解決するために本発明の他の態様によると、入力電圧を調整して出力電圧を出力する電圧レギュレータ回路は、前記出力電圧を分配して分配電圧を出力する分圧器と、前記分配電圧が基準電圧より低いか否かを判別する比較器と、前記入力電圧の配線と前記出力電圧の配線との間に連結され、前記比較器の判別結果に応答して動作する駆動器と、前記出力電圧が段階的に変化するように、分圧器を制御するための制御コードを発生するコントローラとを含み、前記分圧器は、それぞれ二進法に従って重み付けされた抵抗値を持つ抵抗器である複数の加重値抵抗器と、前記各加重値抵抗器に並列に連結され前記制御コードによって制御されるスイッチとを含んでおり、前記制御コードの上位制御コードビット信号が各々供給される各スイッチは、前記制御コード中の対応する制御コードビット信号が入力されて電源電圧より高い電圧で動作する第1レベルシフタ、および制御コードビット信号が入力されて前記出力電圧で動作する第2レベルシフタと、前記第1レベルシフトの出力信号が入力されるインバータと、対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第2レベルシフタの出力信号に応答して動作するCMOS伝達ゲートとを含んでおり、前記CMOS伝達ゲートのN側は前記インバータからの前記電源電圧より高い電圧で制御される一方、前記電源ゲートのP側は前記第2レベルシフタからの前記出力電圧で制御されるものであり、前記制御コードの下位制御コードビット信号が各々供給される各スイッチは、対応する制御コードビット信号が入力されて前記電源電圧より高い電圧で動作する第3レベルシフトと、対応する加重値抵抗器と並列に連結され、前記第3レベルシフトの出力信号に応答して動作するNMOSトランジスタとを含んでおり、前記NMOSトランジスタのゲートは、前記インバータからの前記電源電圧より高い電圧で制御される。
また、他の態様によると、電圧レギュレータ回路は、入力電圧が入力される入力端子と、出力電圧を出力する出力端子と、前記出力端子と接地配線との間に直列に連結された複数個の抵抗器と、前記抵抗器のうち一部の抵抗器に各々並列に連結された複数個のスイッチと、前記スイッチを各々制御するための制御コードを含む制御信号を発生するコントローラと、前記抵抗器によって分配された電圧が基準電圧より低いか否かを判別する比較器と、前記入力端子と前記出力端子との間に連結され、前記比較器の出力に応答して動作する駆動器とを含み、前記スイッチが各々並列に連結された抵抗器は、それぞれ二進法に従って重み付けされた抵抗値を持つ抵抗器である複数の加重値抵抗器であり、前記制御コードの上位制御コードビット信号が各々供給される各スイッチは、前記制御コード中の対応する制御コードビット信号が入力されて電源電圧より高い電圧で動作する第1レベルシフタ、および制御コードビット信号が入力されて前記出力電圧で動作する第2レベルシフタと、前記第1レベルシフトの出力信号が入力されるインバータと、対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第2レベルシフタの出力信号に応答して動作するCMOS伝達ゲートとを含んでおり、前記CMOS伝達ゲートのN側は前記インバータからの前記電源電圧より高い電圧で制御される一方、前記電源ゲートのP側は前記第2レベルシフタからの前記出力電圧で制御されるものであり、前記制御コードの下位制御コードビット信号が各々供給される各スイッチは、対応する制御コードビット信号が入力されて前記電源電圧より高い電圧で動作する第3レベルシフトと、対応する加重値抵抗器と並列に連結され、前記第3レベルシフトの出力信号に応答して動作するNMOSトランジスタとを含んでおり、前記NMOSトランジスタのゲートは、前記インバータからの前記電源電圧より高い電圧で制御される。
また、他の態様によると、半導体メモリ装置は、行方向及び列方向にそれぞれ沿って配置されるワードライン及びビットラインの交点に対応してメモリセルが配列されたメモリセルのアレイと、前記ワードラインのうちの一つを選択し、前記選択されたワードラインにワードライン電圧を供給するデコーダと、電源電圧より高い電圧を調整して前記ワードライン電圧を発生するワードライン電圧発生回路とを含み、前記ワードライン電圧発生回路は、前記高電圧を発生する高電圧発生器と、前記ワードライン電圧を分配して分配電圧を出力する分圧器と、前記分配電圧が基準電圧より低いか否かを判別する比較器と、前記高電圧の配線と前記ワードライン電圧の配線との間に連結され、前記比較器の判別結果に応答して動作する駆動器と、前記ワードライン電圧が段階的に変化するように、分圧器を制御するための制御コードを発生するコントローラとで構成され、前記分圧器は、それぞれ二進法に従って重み付けされた抵抗値を持つ抵抗器である複数の加重値抵抗器と、前記各加重値抵抗器に並列に連結され前記制御コードによって制御されるスイッチとを含んでおり、前記制御コードの上位制御コードビット信号が各々供給される各スイッチは、前記制御コード中の対応する制御コードビット信号が各々入力されて前記電源電圧より高い高電圧で動作する第1レベルシフタ、および制御コードビット信号が入力されて前記ワードライン電圧で動作する第2レベルシフタと、前記第1レベルシフトの出力信号が入力されるインバータと、対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第2レベルシフタの出力信号に応答して動作するCMOS伝達ゲートとを含んでおり、前記CMOS伝達ゲートのN側は前記インバータからの前記電源電圧より高い電圧で制御される一方、前記電源ゲートのP側は前記第2レベルシフタからの前記ワードライン電圧で制御されるものであり、前記制御コードの下位制御コードビット信号が各々供給される各スイッチは、対応する制御コードビット信号が入力されて前記電源電圧より高い電圧で動作する第3レベルシフトと、対応する加重値抵抗器と並列に連結され、前記第3レベルシフトの出力信号に応答して動作するNMOSトランジスタとを含んでおり、前記NMOSトランジスタのゲートは、前記インバータからの前記電源電圧より高い電圧で制御される。
213 分圧器、
214 コントローラ、
300 メモリ装置、
310 アレイ、
320 デコーダ、
330 ワードライン電圧発生回路、
332 高電圧発生器、
334 電圧レギュレータ。
Claims (14)
- 入力電圧を調整して出力電圧を出力する電圧レギュレータ回路において、
前記出力電圧を分配して分配電圧を出力する分圧器と、
前記分配電圧が基準電圧より低いか否かを判別する比較器と、
前記入力電圧の配線と前記出力電圧の配線との間に連結され、前記比較器の判別結果に応答して動作する駆動器と、
前記出力電圧が段階的に変化するように、分圧器を制御するための制御コードを発生するコントローラとを含み、
前記分圧器は、それぞれ二進法に従って重み付けされた抵抗値を持つ抵抗器である複数の加重値抵抗器と、前記各加重値抵抗器に並列に連結され前記制御コードによって制御されるスイッチとを含んでおり、
前記各スイッチは、
前記制御コード中の対応する制御コードビット信号が入力されて電源電圧より高い電圧で動作する第1レベルシフタ、および制御コードビット信号が入力されて前記出力電圧で動作する第2レベルシフタと、
前記第1レベルシフトの出力信号が入力されるインバータと、
対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第2レベルシフタの出力信号に応答して動作するCMOS伝達ゲートとを含んでおり、
前記CMOS伝達ゲートのN側は前記インバータからの前記電源電圧より高い電圧で制御される一方、前記電源ゲートのP側は前記第2レベルシフタからの前記出力電圧で制御されることを特徴とする電圧レギュレータ回路。 - 入力電圧を調整して出力電圧を出力する電圧レギュレータ回路において、
前記出力電圧を分配して分配電圧を出力する分圧器と、
前記分配電圧が基準電圧より低いか否かを判別する比較器と、
前記入力電圧の配線と前記出力電圧の配線との間に連結され、前記比較器の判別結果に応答して動作する駆動器と、
前記出力電圧が段階的に変化するように、分圧器を制御するための制御コードを発生するコントローラとを含み、
前記分圧器は、それぞれ二進法に従って重み付けされた抵抗値を持つ抵抗器である複数の加重値抵抗器と、前記各加重値抵抗器に並列に連結され前記制御コードによって制御されるスイッチとを含んでおり、
前記制御コードの上位制御コードビット信号が各々供給される各スイッチは、
前記制御コード中の対応する制御コードビット信号が入力されて電源電圧より高い電圧で動作する第1レベルシフタ、および制御コードビット信号が入力されて前記出力電圧で動作する第2レベルシフタと、
前記第1レベルシフトの出力信号が入力されるインバータと、
対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第2レベルシフタの出力信号に応答して動作するCMOS伝達ゲートとを含んでおり、
前記CMOS伝達ゲートのN側は前記インバータからの前記電源電圧より高い電圧で制御される一方、前記電源ゲートのP側は前記第2レベルシフタからの前記出力電圧で制御されるものであり、
前記制御コードの下位制御コードビット信号が各々供給される各スイッチは、
対応する制御コードビット信号が入力されて前記電源電圧より高い電圧で動作する第3レベルシフトと、対応する加重値抵抗器と並列に連結され、前記第3レベルシフトの出力信号に応答して動作するNMOSトランジスタとを含んでおり、
前記NMOSトランジスタのゲートは、前記インバータからの前記電源電圧より高い電圧で制御されることを特徴とする電圧レギュレータ回路。 - 前記コントローラはクロック信号に応答して前記制御コードを発生するカウンタを含むことを特徴とする請求項1または2に記載の電圧レギュレータ回路。
- 前記制御コードの最下位ビットに対応する加重値抵抗器は全ての加重値抵抗器中で一番小さい抵抗値を有し、前記制御コードの最上位ビットに対応する加重値抵抗器は全ての加重値抵抗器中で一番大きい抵抗値を有することを特徴とする請求項1〜3のいずれか1項に記載の電圧レギュレータ回路。
- 入力電圧が入力される入力端子と、
出力電圧を出力する出力端子と、
前記出力端子と接地配線との間に直列に連結された複数個の抵抗器と、
前記抵抗器のうち一部の抵抗器に各々並列に連結された複数個のスイッチと、
前記スイッチを各々制御するための制御コードを含む制御信号を発生するコントローラと、
前記抵抗器によって分配された電圧が基準電圧より低いか否かを判別する比較器と、
前記入力端子と前記出力端子との間に連結され、前記比較器の出力に応答して動作する駆動器とを含み、
前記スイッチが各々並列に連結された抵抗器は、それぞれ二進法に従って重み付けされた抵抗値を持つ抵抗器である複数の加重値抵抗器であり、
前記各スイッチは、
前記制御コード中の対応する制御コードビット信号が入力されて電源電圧より高い電圧で動作する第1レベルシフタ、および制御コードビット信号が入力されて前記出力電圧で動作する第2レベルシフタと、
前記第1レベルシフトの出力信号が入力されるインバータと、
対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第2レベルシフタの出力信号に応答して動作するCMOS伝達ゲートとを含んでおり、
前記CMOS伝達ゲートのN側は前記インバータからの前記電源電圧より高い電圧で制御される一方、前記電源ゲートのP側は前記第2レベルシフタからの前記出力電圧で制御されることを特徴とする電圧レギュレータ回路。 - 入力電圧が入力される入力端子と、
出力電圧を出力する出力端子と、
前記出力端子と接地配線との間に直列に連結された複数個の抵抗器と、
前記抵抗器のうち一部の抵抗器に各々並列に連結された複数個のスイッチと、
前記スイッチを各々制御するための制御コードを含む制御信号を発生するコントローラと、
前記抵抗器によって分配された電圧が基準電圧より低いか否かを判別する比較器と、
前記入力端子と前記出力端子との間に連結され、前記比較器の出力に応答して動作する駆動器とを含み、
前記スイッチが各々並列に連結された抵抗器は、それぞれ二進法に従って重み付けされた抵抗値を持つ抵抗器である複数の加重値抵抗器であり、
前記制御コードの上位制御コードビット信号が各々供給される各スイッチは、
前記制御コード中の対応する制御コードビット信号が入力されて電源電圧より高い電圧で動作する第1レベルシフタ、および制御コードビット信号が入力されて前記出力電圧で動作する第2レベルシフタと、
前記第1レベルシフトの出力信号が入力されるインバータと、
対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第2レベルシフタの出力信号に応答して動作するCMOS伝達ゲートとを含んでおり、
前記CMOS伝達ゲートのN側は前記インバータからの前記電源電圧より高い電圧で制御される一方、前記電源ゲートのP側は前記第2レベルシフタからの前記出力電圧で制御されるものであり、
前記制御コードの下位制御コードビット信号が各々供給される各スイッチは、
対応する制御コードビット信号が入力されて前記電源電圧より高い電圧で動作する第3レベルシフトと、対応する加重値抵抗器と並列に連結され、前記第3レベルシフトの出力信号に応答して動作するNMOSトランジスタとを含んでおり、
前記NMOSトランジスタのゲートは、前記インバータからの前記電源電圧より高い電圧で制御されることを特徴とする電圧レギュレータ回路。 - 前記制御コードの最下位ビットに対応する加重値抵抗器は全ての加重値抵抗器中で一番小さい抵抗値を有し、前記制御コードの最上位ビットに対応する加重値抵抗器は全ての加重値抵抗器中で一番大きい抵抗値を有することを特徴とする請求項5または6に記載の電圧レギュレータ回路。
- 前記コントローラは加算カウンタまたは減算カウンタのいずれか一つを含むことを特徴とする請求項5〜7のいずれか1項に記載の電圧レギュレータ回路。
- 行方向及び列方向にそれぞれ沿って配置されるワードライン及びビットラインの交点に対応してメモリセルが配列されたメモリセルのアレイと、
前記ワードラインのうちの一つを選択し、前記選択されたワードラインにワードライン電圧を供給するデコーダと、
電源電圧より高い電圧を調整して前記ワードライン電圧を発生するワードライン電圧発生回路とを含み、
前記ワードライン電圧発生回路は、
前記高電圧を発生する高電圧発生器と、
前記ワードライン電圧を分配して分配電圧を出力する分圧器と、
前記分配電圧が基準電圧より低いか否かを判別する比較器と、
前記高電圧の配線と前記ワードライン電圧の配線との間に連結され、前記比較器の判別結果に応答して動作する駆動器と、
前記ワードライン電圧が段階的に変化するように、分圧器を制御するための制御コードを発生するコントローラとで構成され、
前記分圧器は、それぞれ二進法に従って重み付けされた抵抗値を持つ抵抗器である複数の加重値抵抗器と、前記各加重値抵抗器に並列に連結され前記制御コードによって制御されるスイッチとを含んでおり、
前記各スイッチは、
前記制御コード中の対応する制御コードビット信号が入力されて電源電圧より高い電圧で動作する第1レベルシフタ、および制御コードビット信号が入力されて前記ワードライン電圧で動作する第2レベルシフタと、
前記第1レベルシフトの出力信号が入力されるインバータと、
対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第2レベルシフタの出力信号に応答して動作するCMOS伝達ゲートとを含んでおり、
前記CMOS伝達ゲートのN側は前記インバータからの前記電源電圧より高い電圧で制御される一方、前記電源ゲートのP側は前記第2レベルシフタからの前記ワードライン電圧で制御されることを特徴とする半導体メモリ装置。 - 行方向及び列方向にそれぞれ沿って配置されるワードライン及びビットラインの交点に対応してメモリセルが配列されたメモリセルのアレイと、
前記ワードラインのうちの一つを選択し、前記選択されたワードラインにワードライン電圧を供給するデコーダと、
電源電圧より高い電圧を調整して前記ワードライン電圧を発生するワードライン電圧発生回路とを含み、
前記ワードライン電圧発生回路は、
前記高電圧を発生する高電圧発生器と、
前記ワードライン電圧を分配して分配電圧を出力する分圧器と、
前記分配電圧が基準電圧より低いか否かを判別する比較器と、
前記高電圧の配線と前記ワードライン電圧の配線との間に連結され、前記比較器の判別結果に応答して動作する駆動器と、
前記ワードライン電圧が段階的に変化するように、分圧器を制御するための制御コードを発生するコントローラとで構成され、
前記分圧器は、それぞれ二進法に従って重み付けされた抵抗値を持つ抵抗器である複数の加重値抵抗器と、前記各加重値抵抗器に並列に連結され前記制御コードによって制御されるスイッチとを含んでおり、
前記制御コードの上位制御コードビット信号が各々供給される各スイッチは、
前記制御コード中の対応する制御コードビット信号が各々入力されて前記電源電圧より高い高電圧で動作する第1レベルシフタ、および制御コードビット信号が入力されて前記ワードライン電圧で動作する第2レベルシフタと、
前記第1レベルシフトの出力信号が入力されるインバータと、
対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第2レベルシフタの出力信号に応答して動作するCMOS伝達ゲートとを含んでおり、
前記CMOS伝達ゲートのN側は前記インバータからの前記電源電圧より高い電圧で制御される一方、前記電源ゲートのP側は前記第2レベルシフタからの前記ワードライン電圧で制御されるものであり、
前記制御コードの下位制御コードビット信号が各々供給される各スイッチは、
対応する制御コードビット信号が入力されて前記電源電圧より高い電圧で動作する第3レベルシフトと、対応する加重値抵抗器と並列に連結され、前記第3レベルシフトの出力信号に応答して動作するNMOSトランジスタとを含んでおり、
前記NMOSトランジスタのゲートは、前記インバータからの前記電源電圧より高い電圧で制御されることを特徴とする半導体メモリ装置。 - 前記制御コードの最下位ビットに対応する加重値抵抗器は全ての加重値抵抗器中で一番小さい抵抗値を有し、前記制御コードの最上位ビットに対応する加重値抵抗器は全ての加重値抵抗器中で一番大きい抵抗値を有することを特徴とする請求項9または10に記載の半導体メモリ装置。
- 前記コントローラはクロック信号に応答して制御コードを発生するカウンタを含むことを特徴とする請求項9〜11のいずれか1項に記載の半導体メモリ装置。
- 前記カウンタは加算カウンタまたは減算カウンタのいずれか一つを含むことを特徴とする請求項12に記載の半導体メモリ装置。
- 前記コントローラは、
段階的に変化する値のコードを発生する第1信号発生器と、
固定値のコードを発生する第2信号発生器と、
前記メモリ装置の動作モードに応じて前記第1及び第2信号発生器のうち一つを選択し、選択された信号発生器からのコードを前記制御コードとして出力する選択器とを含むことを特徴とする請求項9〜13のいずれか1項に記載の半導体メモリ装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030014048A KR100553681B1 (ko) | 2003-03-06 | 2003-03-06 | 전압 레귤레이터 회로 및 그것을 이용한 불 휘발성 반도체메모리 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004273103A JP2004273103A (ja) | 2004-09-30 |
JP4456890B2 true JP4456890B2 (ja) | 2010-04-28 |
Family
ID=32906594
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004056295A Expired - Lifetime JP4456890B2 (ja) | 2003-03-06 | 2004-03-01 | 電圧レギュレータ回路及び半導体メモリ装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7002869B2 (ja) |
JP (1) | JP4456890B2 (ja) |
KR (1) | KR100553681B1 (ja) |
DE (1) | DE102004013042A1 (ja) |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10149278A1 (de) * | 2001-10-05 | 2003-04-17 | Philips Corp Intellectual Pty | Verfahren zur Stromversorgung von Stromverbrauchern mit niedriger Versorgungsspannung |
KR100475736B1 (ko) * | 2002-08-09 | 2005-03-10 | 삼성전자주식회사 | 고속 테스트에 적합한 편이온도 검출회로를 갖는온도감지기 및 편이온도 검출방법 |
US7952335B2 (en) * | 2004-08-09 | 2011-05-31 | St-Ericsson Sa | Power converter and method for power conversion |
KR100684063B1 (ko) * | 2004-11-17 | 2007-02-16 | 삼성전자주식회사 | 조절가능한 기준전압 발생회로 |
KR100621636B1 (ko) * | 2005-06-01 | 2006-09-07 | 삼성전자주식회사 | 워드 라인 전압 발생 회로 및 그것을 갖는 불 휘발성메모리 장치 |
KR100735010B1 (ko) | 2005-09-08 | 2007-07-03 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것을 위한 전압 발생회로 |
US7451053B2 (en) * | 2005-09-29 | 2008-11-11 | Hynix Semiconductor Inc. | On die thermal sensor of semiconductor memory device and method thereof |
KR100744131B1 (ko) * | 2006-02-21 | 2007-08-01 | 삼성전자주식회사 | 냉온에서 동작 속도가 향상되는 메모리 집적회로 장치 |
JP4740771B2 (ja) | 2006-03-03 | 2011-08-03 | 株式会社リコー | 分圧回路、その分圧回路を使用した定電圧回路及び電圧検出回路、分圧回路のトリミング方法 |
US7495471B2 (en) * | 2006-03-06 | 2009-02-24 | Altera Corporation | Adjustable transistor body bias circuitry |
JP2007327932A (ja) * | 2006-06-07 | 2007-12-20 | Hynix Semiconductor Inc | 半導体メモリ素子の温度情報出力装置及びその実行方法 |
KR100733953B1 (ko) | 2006-06-15 | 2007-06-29 | 삼성전자주식회사 | 플래시 메모리 장치의 전압 레귤레이터 |
JP2008178226A (ja) * | 2007-01-18 | 2008-07-31 | Fujitsu Ltd | 電源装置および負荷装置への電源電圧の供給方法 |
KR100851550B1 (ko) * | 2007-02-27 | 2008-08-11 | 삼성전자주식회사 | 테스트 시스템 및 그것의 고전압 측정 방법 |
US8316158B1 (en) | 2007-03-12 | 2012-11-20 | Cypress Semiconductor Corporation | Configuration of programmable device using a DMA controller |
KR100892642B1 (ko) * | 2007-06-26 | 2009-04-09 | 주식회사 하이닉스반도체 | 반도체 집적회로의 드라이버 저항값 조정장치 |
KR101391928B1 (ko) | 2007-09-13 | 2014-05-07 | 삼성전자주식회사 | 고전압 생성 회로 |
US7733075B1 (en) * | 2007-10-26 | 2010-06-08 | Xilinx, Inc. | Voltage sensing in a supply regulator for a suspend mode |
JP2009123292A (ja) | 2007-11-15 | 2009-06-04 | Toshiba Corp | 半導体記憶装置 |
TWI345692B (en) * | 2007-12-10 | 2011-07-21 | Princeton Technology Corp | Power source circuit |
US7880531B2 (en) * | 2008-01-23 | 2011-02-01 | Micron Technology, Inc. | System, apparatus, and method for selectable voltage regulation |
US8446142B2 (en) * | 2008-03-12 | 2013-05-21 | O2Micro, Inc. | Capacity detector for detecting capacity of an energy storage unit |
KR100897304B1 (ko) * | 2008-04-11 | 2009-05-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 전압 레벨 비교 회로 및 이를 이용한전압 조정 회로 |
WO2010113206A1 (ja) * | 2009-03-31 | 2010-10-07 | 岩崎電気株式会社 | 充電装置 |
MX2011010629A (es) * | 2009-04-09 | 2011-11-02 | Abb Technology Ag | Arreglo para ntercambiar energia. |
KR101107161B1 (ko) * | 2009-08-18 | 2012-01-25 | 삼성모바일디스플레이주식회사 | 전원 공급 장치, 이를 포함하는 표시 장치 및 그 구동 방법 |
JP2011124647A (ja) * | 2009-12-08 | 2011-06-23 | Panasonic Corp | 可変利得増幅器 |
JP5437871B2 (ja) * | 2010-03-18 | 2014-03-12 | セイコーインスツル株式会社 | 分圧回路及び半導体装置 |
KR101718010B1 (ko) * | 2010-12-20 | 2017-03-20 | 에스케이하이닉스 주식회사 | 전압 생성 회로 및 이를 구비한 반도체 장치 |
KR101260801B1 (ko) | 2011-01-13 | 2013-05-06 | 에스케이하이닉스 주식회사 | 전압 레귤레이터 및 전압 레귤레이팅 방법 |
US9256239B2 (en) | 2011-03-17 | 2016-02-09 | Watlow Electric Manufacturing Company | Voltage controlling circuit |
KR101802439B1 (ko) | 2011-07-14 | 2017-11-29 | 삼성전자주식회사 | 전압 레귤레이터 및 이를 포함하는 메모리 장치 |
US9111603B1 (en) | 2012-02-29 | 2015-08-18 | Altera Corporation | Systems and methods for memory controller reference voltage calibration |
TWI520482B (zh) * | 2012-03-09 | 2016-02-01 | 鈺創科技股份有限公司 | 起始電壓產生電路和起始電壓產生的方法 |
US9236102B2 (en) | 2012-10-12 | 2016-01-12 | Micron Technology, Inc. | Apparatuses, circuits, and methods for biasing signal lines |
US9042190B2 (en) | 2013-02-25 | 2015-05-26 | Micron Technology, Inc. | Apparatuses, sense circuits, and methods for compensating for a wordline voltage increase |
US9672875B2 (en) | 2014-01-27 | 2017-06-06 | Micron Technology, Inc. | Methods and apparatuses for providing a program voltage responsive to a voltage determination |
CN107276394B (zh) * | 2015-09-14 | 2019-07-16 | Oppo广东移动通信有限公司 | 一种智能直流转换装置及应用系统 |
JP6509711B2 (ja) * | 2015-10-29 | 2019-05-08 | 東芝メモリ株式会社 | 不揮発性半導体記憶装置及びメモリシステム |
KR20170135063A (ko) | 2016-05-30 | 2017-12-08 | 삼성전자주식회사 | 피이드백 제어 회로를 포함하는 전압 발생기 및 메모리 장치 |
US11025229B2 (en) * | 2019-02-18 | 2021-06-01 | Texas Instruments Incorporated | Compensation for binary weighted divider |
JP7419769B2 (ja) * | 2019-06-18 | 2024-01-23 | 富士電機株式会社 | 半導体装置およびその試験方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0734542B2 (ja) * | 1988-06-29 | 1995-04-12 | 日本電気株式会社 | D−a変換回路 |
JP3497708B2 (ja) * | 1997-10-09 | 2004-02-16 | 株式会社東芝 | 半導体集積回路 |
-
2003
- 2003-03-06 KR KR1020030014048A patent/KR100553681B1/ko active IP Right Grant
-
2004
- 2004-03-01 JP JP2004056295A patent/JP4456890B2/ja not_active Expired - Lifetime
- 2004-03-05 DE DE102004013042A patent/DE102004013042A1/de not_active Withdrawn
- 2004-03-05 US US10/794,532 patent/US7002869B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US7002869B2 (en) | 2006-02-21 |
KR100553681B1 (ko) | 2006-02-24 |
US20040174150A1 (en) | 2004-09-09 |
JP2004273103A (ja) | 2004-09-30 |
DE102004013042A1 (de) | 2004-09-23 |
KR20040079119A (ko) | 2004-09-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4456890B2 (ja) | 電圧レギュレータ回路及び半導体メモリ装置 | |
US7697327B2 (en) | NAND flash memory device and programming method | |
US6404274B1 (en) | Internal voltage generating circuit capable of generating variable multi-level voltages | |
US7345923B2 (en) | Wordline voltage generation circuit and nonvolatile memory device with the same | |
US8130026B2 (en) | Booster circuit and voltage supply circuit | |
JP4824366B2 (ja) | 寄生キャパシタンスの影響を減らした電圧分配回路及びそれを含んだワードライン電圧発生回路 | |
KR101347287B1 (ko) | 프로그램 전압을 가변적으로 제어할 수 있는 플래쉬 메모리장치 및 그 프로그래밍 방법 | |
KR100784861B1 (ko) | 플래시 메모리 장치 및 그것을 위한 전압 발생회로 | |
KR100572323B1 (ko) | 멀티레벨 고전압 발생장치 | |
US7486573B2 (en) | Flash memory device and voltage generating circuit for the same | |
KR100634412B1 (ko) | 향상된 프로그램 특성을 갖는 불 휘발성 메모리 장치 | |
KR100735010B1 (ko) | 플래시 메모리 장치 및 그것을 위한 전압 발생회로 | |
JP2011014205A (ja) | 不揮発性半導体記憶装置 | |
KR20010100774A (ko) | 다른 전압을 발생하는 전압 발생 회로 | |
JP4031142B2 (ja) | 内部電圧生成回路および半導体メモリ | |
JP6501325B1 (ja) | 半導体記憶装置 | |
KR100553715B1 (ko) | 멀티 레벨 고전압 레귤레이터 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060921 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090521 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090902 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100119 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100208 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130212 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4456890 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140212 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |