KR101718010B1 - 전압 생성 회로 및 이를 구비한 반도체 장치 - Google Patents

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Abstract

본 발명은, 고전압을 생성하는 고전압 펌프; 인에이블 신호들에 따라 상기 고전압을 제1 스텝으로 분배하는 제1 분배회로; 다수의 저항 그룹들로 이루어지며, 상기 인에이블 신호들에 따라 상기 저항 그룹들 중 하나의 저항 그룹을 선택하여 상기 제1 스텝보다 미세한 제2 스텝으로 상기 고전압을 분배하는 제2 분배회로; 및 상기 제1 분배회로와 상기 제2 분배회로에 의해 분배된 전압과 기준전압을 비교하고, 상기 비교 결과로 출력된 신호를 상기 고전압 펌프에 전달하여 상기 고전압 펌프가 균일한 레벨의 전압을 출력하도록 하는 비교회로를 포함하는 전압 생성 회로 및 이를 구비한 반도체 장치로 이루어진다.

Description

전압 생성 회로 및 이를 구비한 반도체 장치{Voltage generating cuircit and semiconductor device having the same}
본 발명은 전압 생성 회로 및 이를 구비한 반도체 장치에 관한 발명으로, 특히 전압 생성 회로에 포함되는 레귤레이터의 크기를 감소시키기 위한 것이다.
반도체 장치는 프로그램(program), 리드(read) 또는 소거(erase)와 같은 동작에 필요한 전압을 생성하기 위한 전압 생성 회로를 포함한다. 전압 생성 회로는 제어회로로부터 전달된 제어신호에 따라 해당 동작에 필요한 전압을 생성하는데, 이를 위하여 고전압을 생성하는 고전압 펌프와, 고전압 펌프에서 생성된 전압을 일정하게 유지시키기 위한 레귤레이터(regulator)를 포함한다.
전압 생성 회로에 포함되는 레귤레이터는 전압을 분배하기 위한 분배회로를 포함하는데, 분배회로는 다수의 저항들과 다수의 트랜지스터들로 이루어진다. 한편, 전압을 미세한 차이로 분배하기 위해서는 분배회로에 매우 많은 개수의 트랜지스터들이 구비되어야 하기 때문에, 미세 조절을 위해서는 전압 생성 회로의 크기가 증가되는 문제가 발생한다. 예를 들어, 0V 내지 9V의 전압을 200mV 단위로 가변시키기 위해서는 45개의 트랜지스터들과 트랜지스터들을 동작시키기 위한 45개의 선택신호들이 필요하고, 선택신호들을 생성하기 위한 알고리즘 제어회로가 필요하다. 최근에는 한 개의 메모리 셀을 다양한 레벨로 프로그램할 수 있는 멀티 레벨 셀(multi level cell; MLC)의 수요가 증가하면서, 더욱 높고 더욱 다양한 레벨의 전압을 필요로 하게 되었으며, 이로 인해 더욱 미세한 전압 조절이 요구되고 있다. 이에 따라, 최근에는 분배회로에 구비되는 트랜지스터의 개수가 약 300개가 넘고 있으며, 이들 트랜지스터들을 동작시키기 위한 신호들을 생성하는 회로도 점차 복잡해지고 있다.
본 발명이 해결하려는 과제는, 전압 생성 회로의 레귤레이터에 포함되는 트랜지스터들의 개수를 줄여 전압 생성 회로의 크기를 감소시키고, 전압을 분배하기위한 다수의 저항 그룹들을 구비함으로써 트랜지스터의 개수 감소로 인한 미세한 전압 분배 기능 저하를 방지하는데 있다.
본 발명에 따른 전압 생성 회로는, 고전압을 생성하는 고전압 펌프; 인에이블 신호들에 따라 상기 고전압을 제1 스텝으로 분배하는 제1 분배회로; 다수의 저항 그룹들로 이루어지며, 상기 인에이블 신호들에 따라 상기 저항 그룹들 중 하나의 저항 그룹을 선택하여 상기 제1 스텝보다 미세한 제2 스텝으로 상기 고전압을 분배하는 제2 분배회로; 및 상기 제1 분배회로와 상기 제2 분배회로에 의해 분배된 전압과 기준전압을 비교하고, 상기 비교 결과로 출력된 신호를 상기 고전압 펌프에 전달하여 상기 고전압 펌프가 균일한 레벨의 전압을 출력하도록 하는 비교회로를 포함한다.
상기 인에이블 신호들의 레벨을 상승시켜 출력하는 다수의 레벨 쉬프터들을 더 포함한다.
상기 제1 분배회로는, 상기 고전압 펌프의 출력단자와 제1 노드 사이에서 서로 직렬로 연결된 다수의 제1 저항들; 및 상기 제1 저항들 사이의 노드들과 상기 제1 노드 사이에 각각 연결되며, 상기 레벨 쉬프터들의 출력신호들에 따라 동작하는 다수의 스위치들을 포함한다. 상기 다수의 스위치들은 고전압 NMOS 트랜지스터로 각각 구현된다.
상기 제2 분배회로는, 상기 분배된 전압이 인가되는 제1 노드와 접지단자 사이에 서로 직렬로 연결된 다수의 저항그룹들; 및 상기 스텝신호들에 따라 상기 저항그룹들에 포함된 저항그룹을 선택하여 전류패스를 형성하기 위한 스위치 회로를 포함한다. 상기 저항그룹들 각각은, 서로 병렬로 연결된 다수의 저항들로 이루어진다.
상기 스위치 회로는, 상기 저항그룹들 사이의 노드와 접지단자 사이에 각각 접속되어 상기 스텝신호들에 따라 동작하는 다수의 스위치들로 이루어진다. 상기 스위치들은 NMOS 트랜지스터로 구현된다.
상기 제1 분배회로와 상기 제2 분배회로 사이에 연결되며, 고정된 저항값을 갖는 저항들을 더 포함한다.
본 발명의 실시 예에 따른 반도체 장치는, 다수의 메모리 셀 블록들을 포함하는 메모리 셀 어레이; 명령신호에 응답하여 인에이블 신호들, 스텝신호들 및 제어신호들을 출력하는 제어회로; 외부전압을 상승시켜 고전압을 생성하는 고전압 펌프; 상기 인에이블 신호들에 따라 상기 고전압을 제1 레벨로 분배하는 제1 분배회로; 상기 스텝신호들에 따라 다수의 저항 그룹들을 선택하여 상기 고전압을 상기 제1 레벨보다 더 미세한 제2 레벨로 분배하는 제2 분배회로; 및 상기 제1 분배회로와 상기 제2 분배회로에 의해 분배된 전압과 기준전압을 비교하고, 상기 비교 결과로 출력된 신호를 상기 고전압 펌프에 전달하여 상기 고전압 펌프가 균일한 레벨의 상기 고전압을 출력하도록 하는 비교회로; 상기 제어신호들에 응답하여 상기 고전압을 선택된 메모리 셀 블록의 로컬 라인들에 전달하는 로우 디코더; 비트라인들을 통해 상기 메모리 셀 어레이에 연결된 페이지 버퍼들; 상기 제어신호들에 응답하여 상기 페이지 버퍼들을 선택하는 컬럼 선택 회로; 및 상기 제어신호들에 응답하여, 외부로투버 입력된 데이터를 상기 페이지 버퍼들에 각각 입력하거나, 상기 페이지 버퍼들에 입력된 데이터를 외부로 출력하기 위한 입출력 회로를 포함한다.
상기 제1 분배회로는, 상기 인에이블 신호들의 레벨을 상승시켜 출력하는 다수의 레벨 쉬프터들; 상기 고전압 펌프의 출력단자와 제1 노드 사이에서 서로 직렬로 연결된 다수의 제1 저항들; 및 상기 제1 저항들 사이의 노드들과 상기 제1 노드 사이에 각각 연결되며, 상기 레벨 쉬프터들의 출력신호들에 따라 동작하는 다수의 스위치들을 포함한다. 상기 다수의 스위치들은 고전압 NMOS 트랜지스터로 각각 구현된다.
상기 제2 분배회로는, 상기 분배된 전압이 인가되는 제1 노드와 접지단자 사이에 서로 직렬로 연결된 다수의 저항그룹들; 및 상기 스텝신호들에 따라 상기 저항그룹들에 포함된 저항그룹을 선택하여 전류패스를 형성하기 위한 스위치 회로를 포함한다.
상기 저항그룹들 각각은, 서로 병렬로 연결된 다수의 저항들로 이루어진다.
상기 스위치 회로는, 상기 저항그룹들 사이의 노드와 접지단자 사이에 각각 접속되어 상기 스텝신호들에 따라 동작하는 다수의 스위치들로 이루어진다. 상기 스위치들은 NMOS 트랜지스터로 구현된다.
상기 제1 분배회로와 상기 제2 분배회로 사이에 연결되며, 고정된 저항값을 갖는 저항들을 더 포함한다.
본 발명에 따라, 레귤레이터의 크기를 감소시킬 수 있으며, 이로 인해 레귤레이터를 포함하는 전압 생성 장치의 크기를 감소킬 수 있다. 또한, 미세한 전압 조절 능력 저하 없이 전압 생성 장치의 크기를 감소시킬 수 있으므로, 성능 저하 없이 반도체 장치의 크기를 감소시킬 수 있다.
도 1은 반도체 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 본 발명에 따른 전압 생성 회로를 설명하기 위한 상세 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 불휘발성 메모리 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 회로그룹(130, 140, 150, 160, 170, 180) 및 입력되는 데이터에 따라 선택된 메모리 셀들의 문턱전압 레벨들을 설정하기 위해 회로그룹(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어회로(120)를 포함한다.
NAND 플래시 메모리 장치의 경우, 회로그룹은 전압 생성 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력회로(170) 및 패스/페일 판단회로(180)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 셀 블록들을 포함하는데, 도 1에는 그 중 하나의 메모리 셀 블록이 도시되어 있다. 각각의 메모리 셀 블록은 다수의 스트링들(ST)을 포함한다. 스트링들(ST) 중 일부는 노말 스트링들로 지정되고, 일부는 플래그(flag) 스트링들로 지정된다. 각각의 스트링(ST)은 서로 동일하게 구성되며, 공통 소오스 라인(CSL)에 연결되는 소오스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F0 내지 Fn), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 플래그 스트링에 포함되는 셀들을 플래그 셀이라 부르지만, 구조는 메모리 셀과 동일하다. 소오스 셀렉트 트랜지스터(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0 내지 Fn)의 게이트들은 워드라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST)은 스트링들(ST) 각각에 대응하는 비트라인들(BL1 내지 BLk)과 공통 소오스 라인(CSL) 사이에 공통으로 연결된다.
제어회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램, 리드 또는 소거 동작에 필요한 다양한 레벨의 전압을 생성하기 위한 인에이블 신호들 E<n:1>과 스텝제어신호(STEP)를 출력하고, 동작의 종류에 따라 페이지 버퍼그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 페이지 버퍼 신호들(PB SIGNALS)을 출력한다. 또한, 제어회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 그리고, 제어회로(120)는 프로그램 검증 동작 시 패스/페일 판단회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표 전압까지 상승하였는지를 확인하고, 확인 결과에 따라 프로그램 동작의 재실시 또는 완료 여부를 결정한다.
전압 공급 회로(130, 140)는 제어회로(120)로부터 출력된 신호들(E<n:1> 및 스텝제어신호(STEP)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 전압(VREG)을 생성하고, 생성된 전압(VREG)을 선택된 메모리 셀 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0 내지 WLn) 및 소오스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 생성 회로(130) 및 로우 디코더(140)를 포함한다.
전압 생성 회로(130)는 제어회로(120)로부터 출력된 인에이블 신호들 E<n:1> 및 스텝제어신호(STEP)에 응답하여 다양한 레벨의 전압을 균일하게 생성하고, 생성된 전압(VREG)을 로우 디코더(140)로 전달한다.
로우 디코더(140)는 제어회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 생성된 전압(VREG)을 선택된 메모리 셀 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 전달한다.
페이지 버퍼 그룹(150)은 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 페이지 버퍼 그룹(150)은 제어회로(120)에서 출력된 페이지 버퍼 신호들(PB SIGNALS)에 응답하여 메모리 셀들(F0 내지 Fn)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BLk)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 메모리 셀들(F0 내지 Fn)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL1 내지 BLk)을 프리차지하거나, 비트라인들(BL1 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들(F0 내지 Fn)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼 그룹(150)은 프로그램 동작시에는 래치에 입력된 데이터에 따라 비트라인들에 프로그램 허용 전압(예컨대, 0V) 또는 프로그램 금지 전압(예컨대, Vcc)을 인가하고, 리드 동작 시에는 메모리 셀들(F0 내지 Fn)에 저장된 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하여 메모리 셀들(F0 내지 Fn)에 저장된 데이터를 검출한다.
컬럼 선택 회로(160)는 제어회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.
입출력회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 페이지 버퍼그룹(150)의 페이지 버퍼들에 각각 입력하기 위하여 제어회로(120)의 제어에 따라 데이터(DATA)를 컬럼 선택 회로(160)에 전달한다. 전달된 데이터를 컬럼 선택 회로(160)가 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터(DATA)를 외부로 출력한다.
패스/페일 판단회로(180)는 프로그램 동작 후 실시되는 프로그램 검증 동작에서 프로그램된 메모리 셀들 중 문턱전압이 목표전압보다 낮은 에러 셀들의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 판단회로(180)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다.
상술한 회로들 중에서, 전압 생성 회로(130)를 구체적으로 설명하도록 한다.
도 2는 도 1에 도시된 본 발명에 따른 전압 생성 회로를 설명하기 위한 상세 회로도이다.
도 2를 참조하면, 전압 생성 회로(130)는 고전압 펌프(210) 및 레귤레이터(220)를 포함한다. 고전압 펌프(210)는 외부전압을 펌핑하여 고전압을 발생시키며, 레귤레이터(220)는 제어회로(120)로부터 출력된 인에이블 신호들 E<n:1> 및 스텝제어신호(STEP)에 따라 고전압을 분배하는 기능을 수행한다. 레귤레이터(220)를 구체적으로 설명하면 다음과 같다.
레귤레이터(220)는 인에이블 신호들 E<1> 내지 E<n/2>에 따라 상기 고전압을 제1 스텝으로 분배하는 제1 분배회로(222)와, 저항 그룹들(FIN1 내지 FINn/2)을 선택하여 제1 스텝보다 더 미세한 제2 스텝으로 분배하는 제2 분배회로(300)와, 제1 분배회로(222) 및 제2 분배회로(300)에 의해 분배된 전압(VREF)과 기준전압(VBG)을 비교하고, 상기 비교 결과로 출력된 신호(OUT)를 고전압 펌프(210)에 전달하여 고전압 펌프(210)가 균일한 레벨의 고전압(VREG)을 출력하도록 하는 비교회로(224)를 포함한다. 또한, 레귤레이터(220)에는 인에이블 신호들의 레벨을 상승시켜 제1 분배회로(222)에 전달하기 위한 다수의 레벨 쉬프터들(221)이 포함되며, 제1 분배회로(222)를 동작시킬 때 턴온되는 스위치(SC)가 더 포함된다. 스위치(SC)는 제어회로(120)에서 출력되는 스텝제어신호(STEP)에 따라 동작하는 NMOS 트랜지스터로 구현된다. 제1 내지 제n 레벨 쉬프터들은 제어회로(120)로부터 출력된 하이(high) 또는 로우(low)의 인에이블 신호들 E<1> 내지 E<n/2>의 레벨을 상승시켜 출력신호 S<1> 내지 S<n/2>를 출력하는 기능을 수행한다.
제1 분배회로(222)는 고전압 펌프(210)의 출력단자(NOUT)와 제1 노드(NMID) 사이에서 서로 직렬로 연결된 다수의 제1 저항들(Ra)과, 제1 저항들(Ra) 사이의 노드들과 제1 노드(NMID) 사이에 각각 연결되며, 레벨 쉬프터들(221)의 출력신호들 S<1> 내지 S<n/2>에 따라 동작하는 다수의 스위치들(T1 내지 Tn/2)을 포함한다. 스위치들(T1 내지 Tn/2)은 고전압 NMOS 트랜지스터로 각각 구현된다. 제1 저항들(Ra)과 스위치들(T1 내지 Tn/2)의 개수를 기존보다 줄여서 레귤레이터(220)의 크기를 감소시킨다. 예를 들면, 제1 분배회로(222)는 일반적으로 300개의 스위치들과 이에 해당되는 수의 제1 저항들이 포함되었으나, 본 발명에서는 60개의 스위치들(T1 내지 Tn/2)과 이에 해당되는 수의 제1 저항들(Ra)이 포함될 수 있다. 특히, 스위치들(T1 내지 Tn/2)의 개수를 줄이면 각 스위치들(T1 내지 Tn/2)의 게이트에 인가하는 전압을 상승시키는 레벨 쉬프터들(221)의 개수 또한 감소하기 때문에 레귤레이터(220)의 크기를 더욱 효과적으로 감소시킬 수 있다. 이처럼, 제1 분배회로(222)의 스위치들(T1 내지 Tn/2) 및 제1 저항들(Ra)의 개수를 감소시키면, 줄어든 개수만큼 전압 분배 능력은 저하된다. 즉, 미세한 전압 분배가 어려워진다. 이를 보상하기 위하여, 제1 분배회로(222)보다 더욱 미세하게 전압을 분배하는 제2 분배회로(300)를 구비함으로써 전압 분배 능력 저하를 방지할 수 있다.
제1 분배회로(222)와 제2 분배회로(300) 사이에는 고정된 저항값을 갖는 제2 저항들(Rb)을 더 연결할 수도 있다.
스위치(SC)는 제2 저항들(Rb)과 제2 분배회로(300) 사이의 노드와 접지단자 사이에 접속되며, 제어회로(120)로부터 출력되는 스텝제어신호(STEP)에 따라 동작한다. 바람직하게는, 고전압을 전달할 수 있도록 스텝제어신호(STEP)를 상승시키는 레벨 쉬프터를 구비하고, 레벨 쉬프터에 의해 상승된 인력신호에 따라 스위치(SC)를 동작시킨다. 이를 위하여, 스위치(SC)는 고전압 NMOS 트랜지스터로 구현한다.
제2 분배회로(300)는, 제1 노드(NMID)와 접지단자 사이에 서로 직렬로 연결된 다수의 저항그룹들(FIN1 내지 FINn/2)과, 스텝제어신호(STEP)에 따라 저항그룹들(FIN1 내지 FINn/2) 중 어느 하나의 저항그룹을 선택하여 전류패스(current path)를 형성하기 위한 스위치 회로(310)를 포함한다.
저항그룹들(FIN1 내지 FINn/2) 각각은 서로 병렬로 연결된 다수의 제3 저항들(Rc)로 이루어지며, 제3 저항들(Rc)의 개수와 저항그룹들(FIN1 내지 FINn/2)의 개수는 전압 분배량을 고려하여 변경이 가능하다. 예를 들면, 제1 저항그룹(FIN1)이 10개의 저항들(동일한 저항값을 갖는 저항들)로 이루어진 경우, 제1 저항그룹(FIN1)의 총 저항은 1/10로 감소한다. 이와 같이, 각각의 저항그룹들(FIN 내지 FINn/2)의 낮은 저항값을 이용하여 미세한 전압 분배를 할 수 있다.
스위치 회로(310)는, 저항그룹들(FIN1 내지 FINn/2) 사이의 노드와 접지단자 사이에 각각 접속된 다수의 스위치들(SW1 내지 SWn/2)을 포함한다. 스위치들(SW1 내지 SWn/2)은 각각 NMOS 트랜지스터로 구현된다. 스위치 회로(310)는 제어회로(120)에서 출력되는 인에이블 신호들 E<n/2 + 1> 내지 E<n>을 그대로 사용한다. 왜냐하면, 제1 분배회로(222)의 저항들을 거친 전압이 인가되므로, 인에이블 신호들 E<n/2 + 1> 내지 E<n>의 레벨을 상승시키는 레벨 쉬프터를 사용하지 않는다. 이와 같이, 레벨 쉬프터를 사용하지 않기 때문에 제2 분배회호(300)의 크기를 감소시킬 수 있다. 또한, 제1 분배회로(222)에서는 레벨 쉬프터의 개수가 감소하는 대신, 제2 분배회로(300)에서는 저항들의 개수가 증가하는데, 제2 분배회로(300)의 크기 증가보다 제1 분배회로(222)의 크기 감소가 더 크므로, 결과적으로 전체 크기는 감소하게 된다.
비교회로(224)는 제1 분배회로(222)와 상기 제2 분배회로(300)에 의해 분배된 전압, 즉 제1 노드(NMID)에 인가된 전압과 기준전압(VBG)을 비교하고, 비교 결과를 출력하는 비교기(COM)로 이루어진다. 비교기(COM)로부터 출력된 출력신호(OUT)는 고전압 펌프(210)에 피드백(feed back)되며, 고전압 펌프(210)는 피드백된 전압(OUT)에 의해 균일한 레벨의 고전압(VREG)을 출력한다.
상술한 제1 분배회로(222) 및 제2 분배회로(300)를 이용한 전압 생성 방법을 설명하면 다음과 같다.
제어회로(120)에 명령신호(CMD) 및 어드레스(ADD)가 입력되면, 수행하고자 하는 동작에 필요한 전압을 생성하기 위한 인에이블 신호들 E<n:1> 및 스텝제어신호(STEP)가 출력된다. 인에이블 신호들 E<n:1> 중에서 하나의 인에이블 신호만 하이 레벨로 출력되고 나머지 인에이블 신호들은 로우 레벨로 출력된다. 스텝제어신호(STEP)가 하이 레벨인 경우에는, 제1 분배회로(222)를 사용하여 큰 범위로 전압을 분배하며, 스텝제어신호(STEP)가 로우 레벨인 경우에는, 제1 분배회로(222)를 사용하지 않고 제2 분배회로(300)를 이용하여 작은 범위로 전압을 분배할 수 있다. 또는, 스텝제어신호(STEP)가 로우 레벨인 경우에는, 제1 및 제2 분배회로들(222 및 300)을 모두 사용하여 전압을 분배할 수도 있다.
예를 들어, 제1 인에이블 신호 E<1> 및 스텝제어신호(STEP)가 하이 레벨로 출력되면, 하이 레벨의 제1 인에이블 신호 E<1>에 의해 제1 레벨 쉬프터는 레벨이 상승된 출력신호 S<1>를 출력하고, 이로 인해 제1 스위치(T1)가 턴온된다. 그리고, 하이 레벨의 스텝제어신호(STEP)에 의해 전류패스는 제1 스위치(T1), 제1 노드(NMID), 제2 저항들(223) 및 스위치(SC)를 통해 접지단자의 방향이 된다. 또는, 제1 내지 제n/2 인에이블 신호들 E<1> 내지 E<n/2>과 스텝제어신호(STEP)이 모두 로우 레벨이고, 제n 인에이블 신호 E<n>가 하이 레벨인 경우, 제2 스위치 회로(310)에 포함된 제n/2 스위치(SWn/2)가 턴온된다. 이에 따라, 고전압 펌프(210)의 출력단자(NOUT)는 다수의 제1 저항들(Ra), 제2 저항들(223), 제1 및 제n/2 - 1 저항그룹들(FIN1 내지 FINn/2 - 1) 및 제n/2 스위치(SWn/2)를 통해 접지단자로 연결되는 전류패스가 형성된다. 이처럼, 형성된 전류패스에 의해 전압이 형성되고, 전압은 제1 내지 제3 저항들(Ra, Rb 및 Rc)의 개수에 따라 다양한 레벨로 분배된다. 분배되는 전압(VREG)을 수학식으로 표현하면 다음과 같다.
Figure 112010083794028-pat00001
'수학식1'에서, VREG는 전압 생성 회로(130)의 출력전압이고, R1은 제1 분배회로(222)의 총 저항값이며, R2는 제2 저항들(223)과 제2 분배회로(300)의 총 저항값이고, L1은 전류이다. 예를 들어, 제1 분배회로(222)의 전압 분배 스텝이 0.5V가되도록 설정하면, 턴온되는 스위치(T1 내지 Tn/2)에 따라 0.5V씩 차이가 발생한다. 제2 분배회로(300)의 전압 분배 스텝이 0.25V가 되도록 설정하면, 턴온되는 스위치(SW1 내지 SWn/2)에 따라 0.25V씩 차이가 발생한다. 이러한 방식으로 전압을 미세하게 분할하여 제어함으로써 다양한 레벨의 전압(VREG)을 출력할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
110: 메모리 셀 어레이 30, 120 : 제어회로
60, 131: 전압 생성 회로 40, 400: 고전압 레귤레이터
50, 420: 고전압 펌프 10, 310: 전압 발생 회로
11, 320: 분배회로 12: 레벨 쉬프터
20, 330: 출력회로 130: 전압 생성 회로
140: 로우 디코더 150: 페이지 버퍼그룹
160: 컬럼 선택 회로 170: 입출력회로
180: 패스/페일 판단회로 10, 310: 전압 발생 회로

Claims (18)

  1. 고전압을 생성하는 고전압 펌프;
    제1 인에이블 신호들에 따라 상기 고전압을 제1 스텝으로 분배하는 제1 분배회로;
    다수의 저항 그룹들로 이루어지며, 제2 인에이블 신호들에 따라 상기 저항 그룹들 중 하나의 저항 그룹을 선택하여 상기 제1 스텝보다 미세한 제2 스텝으로 상기 고전압을 분배하는 제2 분배회로; 및
    상기 제1 분배회로와 상기 제2 분배회로에 의해 분배된 전압과 기준전압을 비교하고, 상기 비교 결과로 출력된 신호를 상기 고전압 펌프에 전달하여 상기 고전압 펌프가 균일한 레벨의 전압을 출력하도록 하는 비교회로를 포함하는 전압 생성 회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 분배회로에 인가되는 상기 제1 인에이블 신호들의 레벨을 상승시키는 다수의 레벨 쉬프터들을 더 포함하는 전압 생성 회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 제1 분배회로는,
    상기 고전압 펌프의 출력단자와 제1 노드 사이에서 서로 직렬로 연결된 다수의 제1 저항들; 및
    상기 제1 저항들 사이의 노드들과 상기 제1 노드 사이에 각각 연결되며, 상기 레벨 쉬프터들의 출력신호들에 따라 동작하는 다수의 스위치들을 포함하는 전압 생성 회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 다수의 스위치들은 고전압 NMOS 트랜지스터로 각각 구현되는 전압 생성 회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2 분배회로는,
    상기 분배된 전압이 인가되는 제1 노드와 접지단자 사이에 서로 직렬로 연결된 다수의 저항그룹들; 및
    상기 제2 인에이블 신호들에 따라 상기 저항그룹들에 포함된 저항그룹을 선택하여 전류패스를 형성하기 위한 스위치 회로를 포함하는 전압 생성 회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 저항그룹들 각각은, 서로 병렬로 연결된 다수의 저항들로 이루어지는 전압 생성 회로.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 스위치 회로는, 상기 저항그룹들 사이의 노드와 접지단자 사이에 각각 접속되어 상기 제2 인에이블 신호들에 따라 동작하는 다수의 스위치들로 이루어지는 전압 생성 회로.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 스위치들은 NMOS 트랜지스터로 구현되는 전압 생성 회로.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 분배회로와 상기 제2 분배회로 사이에 연결되며, 고정된 저항값을 갖는 저항들을 더 포함하는 전압 생성 회로.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 분배회로와 상기 제2 분배회로 사이에 접속되어 스텝제어신호에 따라 접지단자와 상기 제1 및 제2 분배회로 사이의 노드를 연결하는 스위치를 더 포함하는 전압 생성 회로.
  11. 다수의 메모리 셀 블록들을 포함하는 메모리 셀 어레이;
    명령신호에 응답하여 제1 및 제2 인에이블 신호들 및 스텝제어신호를 출력하는 제어회로;
    외부전압을 상승시켜 고전압을 생성하는 고전압 펌프;
    상기 제1 인에이블 신호들에 따라 상기 고전압을 제1 레벨로 분배하는 제1 분배회로;
    상기 제2 인에이블 신호들 및 상기 스텝제어신호에 따라 다수의 저항 그룹들을 선택하여 상기 고전압을 상기 제1 레벨보다 더 미세한 제2 레벨로 분배하는 제2 분배회로;
    상기 제1 분배회로와 상기 제2 분배회로에 의해 분배된 전압과 기준전압을 비교하고, 상기 비교 결과로 출력된 신호를 상기 고전압 펌프에 전달하여 상기 고전압 펌프가 균일한 레벨의 상기 고전압을 출력하도록 하는 비교회로;
    상기 제어회로의 제어에 따라 상기 고전압을 선택된 메모리 셀 블록의 로컬 라인들에 전달하는 로우 디코더;
    비트라인들을 통해 상기 메모리 셀 어레이에 연결된 페이지 버퍼들;
    상기 제어회로의 제어에 따라 상기 페이지 버퍼들을 선택하는 컬럼 선택 회로; 및
    상기 제어회로의 제어에 따라 외부로부터 입력된 데이터를 상기 페이지 버퍼들에 각각 입력하거나, 상기 페이지 버퍼들에 입력된 데이터를 외부로 출력하기 위한 입출력 회로를 포함하는 반도체 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 제1 분배회로는,
    상기 제1 인에이블 신호들의 레벨을 상승시켜 출력하는 다수의 레벨 쉬프터들;
    상기 고전압 펌프의 출력단자와 제1 노드 사이에서 서로 직렬로 연결된 다수의 제1 저항들; 및
    상기 제1 저항들 사이의 노드들과 상기 제1 노드 사이에 각각 연결되며, 상기 레벨 쉬프터들의 출력신호들에 따라 동작하는 다수의 스위치들을 포함하는 반도체 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 다수의 스위치들은 고전압 NMOS 트랜지스터로 각각 구현되는 반도체 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 제2 분배회로는,
    상기 분배된 전압이 인가되는 제1 노드와 접지단자 사이에 서로 직렬로 연결된 다수의 저항그룹들; 및
    상기 제2 인에이블 신호들에 따라 상기 저항그룹들에 포함된 저항그룹을 선택하고, 상기 스텝제어신호에 따라 전류패스를 형성하기 위한 스위치 회로를 포함하는 반도체 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서,
    상기 저항그룹들 각각은, 서로 병렬로 연결된 다수의 저항들로 이루어지는 반도체 장치.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서,
    상기 스위치 회로는, 상기 저항그룹들 사이의 노드와 접지단자 사이에 각각 접속되어 상기 제2 인에이블 신호들에 따라 동작하는 다수의 스위치들로 이루어지는 반도체 장치.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서,
    상기 스위치들은 NMOS 트랜지스터로 구현되는 반도체 장치.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 제1 분배회로와 상기 제2 분배회로 사이에 연결되며, 고정된 저항값을 갖는 저항들을 더 포함하는 반도체 장치.
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