KR19990037032A - 반도체 집적회로 및 반도체 메모리 - Google Patents

반도체 집적회로 및 반도체 메모리 Download PDF

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Abstract

본 발명은, 전류가산형의 D/A 변환회로를 사용하여 정전압을 비교적 용이하게 다단계로 출력시키고, 디지털 입력의 비트수(n)가 증가해도 저항회로망의 패턴면적이 차지하는 비율의 증대를 억제한다.
이를 위해 본 발명은, 전원노드와 접지노드와의 사이에 직렬로 접속된 스위치소자 및 전류가산형의 디지털/아날로그 변환회로를 갖추고, 가변전위 출력노드로 출력하는 가변전위가 저항분할에 의해 생성된 분압전위가 나타나는 제1노드(X)와 가상전위가 인가되는 제2노드(Y)를 갖춘 저항분할회로와, 제1노드의 분압전위를 기준전위와 비교함으로써 가변출력전위를 기준전위와 동등한 전위로 제어하는 피드백형의 제1연산증폭회로(A)와, 제2노드의 가상전위를 기준전위와 비교함으로써 가상전위를 기준전위와 동등한 전위로 제어하는 피드백형의 제2연산증폭회로(B)를 구비한다.

Description

반도체 집적회로 및 반도체 메모리
본 발명은 반도체 집적회로 및 반도체 메모리에 관한 것으로, 특히 복수의 가변전위를 발생시키는 가변전위 발생회로에 관한 것이고, 예컨대 불휘발성 반도체 메모리의 데이터 기록, 소거용의 다단계 전압발생회로에 사용되는 것이다.
종래, 반도체 집적회로의 내부에서 가변전위를 출력시키기 위해 디지털/아날로그(D/A) 변환회로를 사용하는 경우, 도 14(종래예 1)에 나타낸 바와 같은 저항분압방식의 D/A 변환회로 또는 도 15(종래예 2)에 나타낸 바와 같은 전류가산형의 D/A 변환회로가 알려져 있다.
도 14에 나타낸 저항분압방식의 D/A 변환회로에 있어서, R0~R16은 분할저항, S0~S16은 분할저항(R0~R16)의 분압노드에 접속된 스위치소자, 참조부호 11은 피드백제어용의 OP앰프(연산증폭회로), 12는 피드백제어용의 PMOS 트랜지스터, 13은 디지털신호(A0~A3)를 디코드하여 디코드 출력에 의해 상기 스위치소자(S0~S16)를 스위칭 제어하는 디코더회로, VR은 OP앰프(11)에 입력되는 참조전위, RT는 분할저항(R0~R16)의 총저항치, R은 스위치소자(S0~S16)에 의해 선택된 분압노드와 접지전위(VSS)와의 사이의 저항치, Vout은 출력전위이다.
이 저항분압방식의 D/A 변환회로에 있어서, 출력전압(Vout)의 스텝수가 비교적 적은 경우는,
Vout= VR(RT/R)
의 관계가 성립한다.
그러나, 출력스텝수가 많아짐에 따라 분할저항의 수도 많아지고, 게다가 분압노드 선택용의 스위치소자를 제어하기 위한 디코더의 수도 증가하여 회로면적이 증대되는 결점이 있었다.
예컨대, 출력전압의 수를 32개 필요로 하는 경우에는 분할저항을 32개 준비하고, 5비트의 디지털 테이터를 디코드하기 위한 5입력 디코더가 32개 필요하다. 일반적으로는, 출력전압의 스텝수가 2N인 경우 저항분할노드를 2N개 준비하고, N비트의 디지털 입력에 대응하는 N입력 디코더가 2N개 필요하다.
상기 N의 값이 커지면, 디코더나 저항의 소자수가 급격히 증가하기 때문에 패턴면적이 증대해 버려, 회로설계가 곤란하게 된다. 게다가, 저항치의 제조오차에 대해서도 패턴변경의 자유도가 없으므로, 저항치의 조정을 위한 설계변경이 보다 곤란하게 된다.
상기한 바와 같은 결점을 개선하기 위해 디코더를 사용하지 않고, 전류가산형의 D/A 변환회로, 전압 가산형의 D/A 변환회로, 무게저항방식의 D/A 변환회로 등이라는 저항을 조합하여 직접 아날로그적으로 디코드하는 방식이 몇개 제안되고 있고, 이 중에서 전류가산형의 D/A 변환회로가 가장 좋게 사용되고 있다.
도 15는 주지의 전류가산방식의 D/A 변환회로(「도해 D/A 변환입문, 고메야마 쥬이치 저, 옴사, 1993년」 등을 참조)를 나타낸다.
도 15에 나타낸 전류가산형의 D/A 변환회로에서는, 통상 2종류의 저항(R, 2R)이 래더(사다리)형으로 접속된 저항회로망과, n비트의 디지털 데이터에 의해 절환제어되는 n개의 스위치소자(S1~S8)를 조합하여 사용한다. 그리고, 각 스위치소자(S1~S8)의 한쪽의 절환단자가 공통접속된 접속점(B)은 OP앰프(11)의 (-)입력단에 접속되어 있고, 다른쪽의 절환단자가 공통접속된 접속점은 접지전위(VSS; 0V)에 접속되어 있다. 상기 OP앰프(11)는 상기 접속점(B)의 전압을 0V로 유지하도록 동작한다.
여기에서, 상기 래더저항회로망에 있어서, 기준전위(VR)와 접지전위(VSS)와의 사이에 저항(R)이 직렬접속된 저항 스트링(string)에서의 접속점(a8)에 주목한다. 이 접속점(a8)으로부터 접지전위(VSS)측을 본 합성저항치는,
R + R = 2R
로 되고, 상기 접속점(a8)으로부터 저항(2R)측(스위치소자측)을 본 저항치와 접지전위(VSS)측을 본 합성저항치는 모두 2R로 동등하다.
따라서, 접속점(a8)에 기준전위(VR)측으로부터 유입되는 전류를 I7로 하면, 접속점(a8)으로부터 저항(2R)측을 향해 흐르는 전류(I8')와 접지전위(VSS)측에 흐르는 전류(I8)는 같게 되어,
I8'= I8= I7/2
로 된다.
다음으로, 상기 저항 스트링의 접속점(a8)보다 기준전위(VR)측에 1개 인접한 접속점(a7)에 대해 생각해 보면, 이 접속점(a7)에서도 접지전위(VSS)측을 본 합성저항치는 다음식에 나타낸 바와 같이 역시 2R로 된다.
(수식 1)
따라서, 접속점(a7)에서도 접지전위(VSS)측을 본 합성저항치와 저항(2R)측을 본 저항치는 모두 2R로 동등하기 때문에, 기준전위(VR)측으로부터 유입되는 전류(I6)는 저항(2R)측을 향해 흐르는 전류(I7')와 접지전위(VSS)측에 흐르는 전류(I7)로 등분되어,
I7'= I7= I6/2
로 된다.
이상과 같이, 상기 저항 스트링의 각 접속점을 기준전위(VR)측을 향해 순서대로 생각하면, 각 접속점과도 접지전위(VSS)측을 본 합성저항치는 다음식에 나타낸 연분수와 같이 표시되어 저항(2R)측을 본 저항치와 동등하다.
(수식 2)
따라서, 각 접속점도 기준전위(VR)측으로부터 유입되는 전류는 저항(2R)측을 향해 흐르는 전류와 접지전위(VSS)측에 흐르는 전류로 등분된다.
즉, 기준전위(VR)로부터 저항회로망에 흐르는 전류를 I0로 하면, 상기 저항 스트링에서의 기준전위(VR)측으로부터 접지전위(VSS)측을 향하는 각 접속점으로부터 대응하는 각 스위치소자에 흐르는 전류는 순서대로 I0/2, I0/4, I0/8, …, I0/2N의 가중치를 갖춘다.
그리고, 각 스위치소자의 공통접속점(B)에 유입되는 전류가 OP앰프로 가산되어 전압변환됨으로써 D/A 변환출력(Vout)이 얻어진다.
또, 상기 기준전위(VR)로부터 저항회로망에 흐르는 전류(I0)는,
I0= -VR/R
이기 때문에, D/A 변환출력전압(Vout)은,
(수식 3)
로 되어, 기준전위(VR)와 디지털 입력과의 적으로 표시된다.
상기한 바와 같이, 도 15의 전류가산형의 D/A변환회로에서는 저항회로망에 접속되어 있는 스위치소자군을 디지털 입력에 의해 직접 제어하고 있고, 종래예 1과 같이 수많은 디지털형의 디코더를 필요로 하지 않아 패턴면적을 절약할 수 있다. 더욱이, 저항회로망에 사용되고 있는 단위저항의 종류도 적기(R과 2R의 2종류) 때문에 설계가 용이하다. 특히, 디지털 입력의 비트수(n)가 크면 클수록 대단히 유효하게 되는 방식이다.
그러나, 도 15의 전류가산형의 D/A 변환회로를 그대로 전원전위 발생회로에 적용하는 경우에는, 다음 2개의 이유로부터 문제가 있었다.
(1) D/A 변환출력전압(Vout)이 부(負)전위이고, 부의 전원전위를 필요로 하기 때문에, 통상의 정(正)의 가변전위를 발생시킬 수 없다.
(2) 디지털 입력의 비트수(n)가 증가함에 따라, 저항회로망의 단위저항(R, 2R)의 수가 많아지고(상기 예에서는 디지털 입력이 8비트인 경우에 R을 9개, 2R을 8개 사용하고 있다), 대기(standby)시에 동작하는 회로의 경우에는 특히 고저항의 사용이 필요하여, 구조가 단순한 분압저항방식에 비해 특별히 궁리를 하지 않으면 R과 2R의 저항의 패턴면적이 차지하는 비율이 현저하게 증대된다.
상기한 바와 같이 종래의 저항회로망을 이용한 전류가산형의 D/A 변환회로를 그대로 전원전위 발생회로에 적용하는 경우에는, 정의 가변전위를 발생시킬 수 없고 또, 디지털 입력의 비트수(n)가 증가함에 따라 저항회로망의 패턴면적이 차지하는 비율이 현저하게 증대한다는 문제가 있었다.
본 발명은 상기의 문제점을 해결하기 위해 이루어진 것으로, 전류가산형의 D/A 변환회로를 사용하여 기준전위와 그보다 높은 전원전위와의 사이의 정전압을 비교적 용이하게 다단계로 출력시키는 것이 가능하고, 디지털 입력의 비트수(n)가 증가해도 저항회로망의 패턴면적이 차지하는 비율의 증대를 억제할 수 있는 반도체 집적회로 및 반도체 메모리를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 반도체 집적회로에 형성된 가변전위 발생회로의 실시예 1을 나타낸 등가회로도이고,
도 2는 도 1에 나타낸 등가회로의 시뮬레이션을 행한 결과를 나타낸 특성도,
도 3은 도 1내의 전압인가회로의 변형례 1을 나타낸 회로도,
도 4는 도 1내의 전압인가회로의 변형례 2를 나타낸 회로도,
도 5는 도 1내의 전압인가회로의 변형례 3을 나타낸 회로도,
도 6은 도 1내의 전압인가회로의 변형례 4를 나타낸 회로도,
도 7은 본 발명에 따른 가변전위 발생회로의 실시예 2의 등가회로를 나타낸 회로도,
도 8은 도 7에 나타낸 등가회로의 시뮬레이션을 행한 결과를 나타낸 특성도,
도 9는 NAND셀형 EEPROM의 전체구성을 개략적으로 나타낸 블록도,
도 10은 도 9내의 각 고전압 발생회로에 각각 이용되는 발진회로의 일례에 따른 링오실레이터를 나타낸 회로도,
도 11은 도 9내의 각 고전압 발생회로에 각각 이용되는 승압회로중 대표적으로 VPP발생회로를 나타낸 회로도,
도 12는 도 9내의 각 고전압 발생회로에 각각 이용되는 전압레벨 설정회로(전압리미터회로)중 대표적으로 VPP리미터회로를 나타낸 회로도,
도 13은 종래의 NAND셀형 플래시 메모리에 이용되는 기록전압(Vpgm) 발생회로(승압회로)와 전압리미터회로의 일례를 나타낸 회로도 및 그 동작례를 나타낸 파형도,
도 14는 종래예 1의 저항분압방식의 D/A 변환회로의 일례를 나타낸 회로도,
도 15는 종래예 2의 전류가산방식의 D/A 변환회로의 일례를 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1PMOS 트랜지스터, 2 : 제2PMOS 트랜지스터,
3 : 래더 저항회로망, 4 : 전압인가회로,
5 : 절환회로망, RL: 제1저항소자,
2R : 제2저항소자, R : 제3저항소자,
RD: 제4저항소자, Q1~Q5: 제1스위치소자,
Q1B~Q5B: 제2스위치소자, S3: 제3스위치소자,
S4: 제4스위치소자, A : 제1OP앰프,
B : 제2OP앰프, X : 제1노드,
Y : 제2노드.
본 발명의 반도체 집적회로는, 제1전위와 제2전위와의 사이에 직렬로 접속된 스위치소자 및 전류가산형의 디지털/아날로그 변환회로를 갖추고, 가변전위를 가변전위 출력노드로 출력함과 더불어 상기 가변전위의 저항분할에 의해 생성된 분압전위가 나타나는 제1노드와 가상전위가 인가되는 제2노드를 갖춘 저항분할회로와, 상기 제1노드의 분압전위 및 상기 제2노드의 가상전위중 어느 한쪽을 기준전위와 비교함으로써 상기 분압전위 및 가상전위중 어느 한쪽을 상기 기준전위와 동등한 전위로 제어하는 피드백형의 제1연산증폭회로와, 상기 제1노드의 분압전위 및 상기 제2노드의 가상전위중 다른쪽을 상기 기준전위와 실질적으로 동등한 전위로 제어하는 전압인가회로를 구비한 것을 특징으로 한다.
또, 본 발명의 반도체 메모리는, 발진 이네이블(enable)신호에 의해 발진동작의 가부가 제어되고, 발진동작 상태에서는 소정주기의 클록신호를 발생시키는 발진회로와, 상기 클록신호가 공급됨으로써, 전원전위를 승압시켜 소정의 고전압을 발생시키는 승압회로와, 상기 승압회로의 출력노드에 접속되어 전류가산형의 디지털/아날로그 변환회로를 이용하여 제어데이터 입력에 따라 상기 승압회로의 출력전압을 임의의 값으로 제한하는 전압리미터회로와, 상기 전압리미터회로에 의해 설정된 전압이 이용됨으로써, 데이터의 기록이 행해지는 메모리셀로 이루어진 메모리셀 어레이를 구비한 것을 특징으로 한다.
(발명의 실시형태)
이하, 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.
<실시예 1> (도 1, 도 2)
도 1은 본 발명의 반도체 집적회로에 형성된 가변전위 발생회로의 실시예 1의 등가회로를 나타내고 있다.
도 1에 있어서, 참조부호 1은 전원전위(VCC)가 인가되는 VCC노드와 가변전위(Vout)를 취출하기 위한 가변전위 출력노드와의 사이에 접속된 제1PMOS 트랜지스터, RL은 가변전위 출력노드에 일단측이 접속된 제1저항소자이다.
Q1~Q5는, 상기 제1저항소자(RL)의 타단측의 제1노드(X)에 각 일단이 공통으로 접속된 복수(n, 본 예에서는 n=5)의 제1스위치소자로, 각각 디지털 입력의 각 비트신호(A1~A5)에 대응하여 절환제어된다.
Q1B~Q5B는, 각 일단이 제2노드(Y)에 공통으로 접속되어 상기 디지털 입력의 각 비트신호가 상보적인 신호(/A1~/A5)에 따라 절환제어되는 복수(n)의 제2스위치소자이고, 상기 복수의 제1스위치소자(Q1~Q5)와 각기 대응하는 복수의 제2스위치소자(Q1B~Q5B)중 대응하는 스위치소자의 타단끼리는 공통으로 접속되어 있다.
참조부호 3은, 상기 각기 대응하는 스위치소자의 공통접속노드에 대응하여 각 일단이 접속된 복수(n)의 제2저항소자(2R) 및 스트링접속된 복수(n+1)개의 제3저항소자(R; 저항 스트링)가 사다리형상으로 접속되어 이루어진 래더 저항회로망이다.
참조부호 RD는 상기 래더형 저항회로망(3)의 제3저항소자(R)군의 일단과 접지전위(VSS)가 공급되는 VSS노드와의 사이에 접속된 제4저항소자이다.
참조부호 A는 상기 제1노드(X)에 얻어지는 분압전위를 기준전위(VR)와 비교하고, 비교출력에 의해 상기 제1PMOS 트랜지스터(1)의 게이트전위를 제어하며, 상기 분압전위가 상기 기준전위(VR)와 등전위로 되도록 피드백제어하는 제1OP앰프이다.
참조부호 4는 상기 제2노드(Y)에 상기 기준전위(VR)와 등전위의 가상전위를 인가하는 전압인가회로이다.
상기 전압인가회로(4)의 일례로서는, VCC노드와 상기 제2노드(Y)와의 사이에 접속된 제2PMOS 트랜지스터(2)와, 상기 제2노드(Y)의 가상전위를 상기 기준전위(VR)와 비교하고, 비교출력에 의해 상기 제2PMOS 트랜지스터(2)의 게이트전위를 피드백제어하는 제2OP앰프(B)를 구비한 전압폴로워(voltage follwer)로 이루어진다. 이와 같은 전압폴로워에 의해 상기 제2노드(Y)의 가상전위가 상기 기준전위와 등전위로 되도록(가상단락(imaginary short)이라고도 칭함) 피드백제어되고, 게다가 제2노드(Y)는 저임피던스로 유지된다.
더욱이, 상기 제1저항소자(RL)의 중간노드와 상기 제1노드(X)와의 사이를 단락 가능하도록 제3스위치소자(S3)가 부가접속되고, 상기 제4저항소자(RD)의 양단 사이를 단락 가능하도록 제4스위치소자(S4)가 부가접속되어 있다.
환언하면, 도 1에 나타낸 가변전위 발생회로는 VCC노드와 VSS노드와의 사이에 제1PMOS 트랜지스터(1)로 이루어진 스위치소자 및 전류가산형의 D/A변환회로가 직렬로 접속되어 있고, 가변전위(Vout)를 가변전위 출력노드로 출력함과 더불어 상기 가변전위의 저항분할에 의해 생성된 분압전위가 나타나는 제1노드(X) 및 가상전위가 인가되는 제2노드(Y)를 갖춘 저항분할회로와, 상기 제1노드(X)의 분압전위를 기준전위(VR)와 비교함으로써 상기 전압전위를 상기 기준전위(VR)와 동등한 전위로 제어하는 피드백형의 제1OP앰프(A)와, 상기 제2노드(Y)의 가상전위를 상기 기준전위(VR)와 비교함으로써 상기 가상전위를 상기 기준전위(VR)와 동등한 전위로 제어하는 피드백형의 제2OP앰프(B)를 구비한다.
상기 전류가산형의 디지털/아날로그 변환회로는, 디지털 입력의 각 비트신호(A1~A5, /A1~/A5)에 대응하여 각각 상기 제1노드(X)/제2노드(Y)를 선택하는 상태로 절환제어되는 절환회로망(5)과, 이것에 접속된 단위저항인 제2저항소자(2R)군과 제3저항소자(R)군과의 조합회로로 이루어진 래더 저항회로망(3)을 갖추고 있다.
상기 저항분할회로는, 더욱이 상기 가변전위출력 노드와 제1노드(X)와의 사이에 삽입 접속된 제1저항소자(RL)와, 상기 래더 저항회로망(3)과 VSS노드와의 사이에 삽입 접속된 제4저항소자(RD)를 구비한다.
즉, 도 1의 가변전위 발생회로에 있어서는, VCC노드와 VSS노드와의 사이에 스위치소자로서의 PMOS 트랜지스터(1), 제1저항소자(RL), 디지털 입력에 따라 제1절환노드/제2절환노드를 선택하도록 절환제어되는 절환회로망(5), 제2저항소자(2R)군과 제3저항소자(R)군으로 이루어진 저항회로망(3) 및 제4저항소자(RD)가 직렬로 접속되어 있다. 그리고, 상기 PMOS 트랜지스터(1)와 제1저항소자(RL)와의 접속노드가 가변전위 출력노드로 되고, 상기 제1저항소자(RL)와 절환회로망(5)의 제1절환노드와의 접속노드가 분압노드(제1노드; X)로 되어 있다.
더욱이, 상기 분압노드에 얻어지는 분압전위를 기준전위(VR)와 동등하게 되도록 피드백제어하는 제1OP앰프(A)와, 상기 절환회로망(5)의 제2절환노드의 가상전위를 기준전위(VR)와 동등하게 되도록 피드백제어하는 제2OP앰프(B)를 갖추고 있다.
다음으로, 도 1의 가변전위 발생회로의 동작을 설명한다.
우선, 동작의 개요를 설명하면, 전류가산형의 디지털/아날로그 변환회로의 저항치가 디지털 입력값에 대응하여 변화됨으로써, 가변전위 출력노드의 가변전위(Vout)가 변화한다.
이 경우, 가변전위 발생회로의 동작시에는, 제1노드(X) 및 제2노드(Y)는 각각 항상 기준전위(VR)와 동등하게 되도록 유지되고 있으므로, 절환회로망(5)이 디지털 입력의 각 비트신호(A1~A5, /A1~/A5)에 대응하여 절환제어되었을 때, 상기 제1노드(X)/제2노드(Y)중 어느 쪽을 선택하는 상태로 되어도 동등한 전위이다.
이와 같이 제1노드(X) 및 제2노드(Y)는 기준전위(VR)와 등전위로 유지된다는 조건을 만족시키는 것이 중요하고, 이 조건을 만족하면 이하에 설명한 합성저항의 계산이 비로소 가능하게 된다.
즉, 래더 저항회로망(3)의 저항 스트링의 각 저항접속 노드중, 예컨대 노드(E)로부터 전류(I4)가 흐르는 것으로 한다. 이때, 노드(E)로부터 저항 스트링의 일단측 노드(F)측을 본 합성저항은 R+R=2R로 되고, 노드(E)로부터 제2저항소자(2R)측을 본 저항치와 동등하기 때문에, 노드(F)측으로부터 노드(E)로 유입되는 전류(I5)와, 스위치소자(Q5)가 온(ON)상태시에 제1노드(X)로부터 스위치소자(Q5) 및 제2저항소자(2R)를 매개로 하여 노드(E)로 유입되는 전류(I5') 또는 스위치소자(Q5B)가 온상태시에 제2노드(Y)로부터 스위치소자(Q5B) 및 제2저항소자(2R)를 매개로 하여 노드(E)에 유입되는 전류(I5')와는 동등하다. 즉,
I5'= I5= I4/2
로 된다.
다음으로, 상기 저항 스트링의 노드(E)보다 접지전위(VSS)측에 1개 인접한 노드(D)에 대해 생각하면, 이 노드(D)로부터 노드(E)를 본 합성저항은 다음식에 나타낸 바와 같이 역시 2R로 된다.
R + R = 2R
로 되고, 제2저항소자(2R)측을 본 저항치와 동등하기 때문에 저항치는,
(수식 4)
로 된다. 따라서, 상기 노드(D)에서도 노드(E)측을 본 합성저항치와 제2저항소자(2R)측을 본 저항치와는 서로 2R로 동등하기 때문에, 노드(E)측으로부터 노드(D)에 유입되는 전류(I4)와 스위치소자(Q4)가 온상태시에 제1노드(X)로부터 스위치소자(Q4) 및 제2저항소자(2R)를 매개로 하여 노드(D)에 유입되는 전류(I4') 또는 스위치소자(Q4B)가 온상태시에 제2노드(Y)로부터 스위치소자(Q4B) 및 제2저항소자(2R)를 매개로 하여 노드(D)에 유입되는 전류(I4')와는 동등하다. 즉, 노드(D)에 전류(I3)가 흐르게 되면,
I4'= I4= I3/2
로 된다.
이상과 같이, 상기 저항 스트링의 각 저항접속노드를 접지전위(VSS)측을 향해 순서대로 생각하면, 최후의 노드(A)로부터 노드(F)측을 본 합성저항치는 다음식에 나타낸 연분수와 같이 표시되고, 제2저항소자(2R)측을 본 저항치와 동등하다.
(수식 5)
따라서, 각 저항접속노드 모두, 접지전위(VSS)측을 향해 유출되는 전류는, 노드(F)측 및 제2저항소자(2R)측으로부터 각각 유입되는 동등한 전류가 가산된 것이다.
즉, 래더 저항회로망(3)으로부터 접지전위(VSS)측을 향해 유출되는 전류를 (I0)로 하면, 상기 저항 스트링에서의 접지전위(VSS)측의 일단 노드(A)로부터 노드(F)측을 향하는 각 저항접속노드에 대응하는 각 스위치소자에 흐르는 전류는, 순서대로 I0/2, I0/4, I0/8, …, I0/32의 가중치를 갖추고, 이들 전류가 가산되어 저항회로망에서 전압변환되기 때문에, 가변전위 출력노드로 출력하는 가변전위(Vout)는
(수식 6)
로 되고, 기준전위(VR)와 디지털 입력과의 적으로 표시된다.
이제, Vout을 0.5V로부터 2.7V까지를 31스텝(70.97㎷ 간격)으로 출력하고 싶은 경우, VR은 0.5V, R=10㏀은 고정, 디지털 입력의 비트수를 5로 하면 위식을 이용하여 용이하게 계산할 수 있다.
또한, 도 1에 나타낸 가변전위 발생회로의 대기시에 전원으로부터 공급되는 관통전류를 감소시키기 위해 상기 제1저항소자(RL), 제4저항소자(RD)를 높은 저항치로 설정하는 것이 바람직하고, 예컨대 RD=190㏀, RL=908.4㏀으로 한다.
도 2는 도 1에 나타낸 등가회로의 시뮬레이션을 행한 결과를 나타내고 있고, 0.5V부터 2.7V까지 31스텝(70.97㎷ 간격)의 가변출력전위(Vout)가 계산결과대로 등간격으로 출력되고 있는 것을 알 수 있다.
한편, 도 1에 나타낸 가변전위 발생회로의 동작시는 관통전류가 다소 흘러도 상승의 반응속도를 빠르게 하기 위해, 상기 제1저항소자(RL), 제4저항소자(RD)의 부분을 낮은 저항치로 설정하는 것이 바람직하고, 제3스위치소자(S3) 및 제4스위치소자(S4)를 각각 제어신호(S)에 의해 온상태로 제어하며, 예컨대 RD=0Ω(단락), RL=45.42㏀으로 한다.
환언하면, 도 1에 나타낸 가변전위 발생회로의 동작시는 응답을 빠르게 하고, 대기시는 관통전류를 감소시키기 때문에 회로의 저항과 가변전위 출력노드의 부하용량에 의존하는 시정수의 비를 1:20으로 변경하고 있지만, 대기시와 동작시에서 저항비 RL/(R+RD)는 일정하다. 이 예에서는 저항비 RL/(R+RD)는,
RL/(R+RD) = 908.4/(10+190)
= 45.42/(10+0) = 4.542
이다.
따라서, 도 1에 나타낸 가변전위 발생회로의 대기시와 동작시의 가변전위(Vout)는 원리적으로 전부 같은 전위를 출력할 수 있다.
상기 실시예 1의 가변전위 발생회로에 의하면, 디지털 입력을 직접 디코드함으로써 D/A변환을 행하는 전류가산형의 D/A 변환회로를 사용함과 더불어, 기준전위와 동등한 가상전위를 사용하고, 기준전위와 그 보다 높은 전원전위와의 사이의 정전압을 비교적 용이하게 다단계로 출력시키는 것이 가능했다.
이 회로는, 종래예 1에서와 같은 수많은 디지털 디코더 회로를 필요로 하지 않으므로, 대폭적으로 패턴면적을 절약할 수 있다.
또, 저항분할회로를 고저항과 복수의 저저항의 단위저항으로 나누고, 반복 사용하는 2종류의 복수의 저저항(2R, R)의 값을 고저항의 저항치보다도 작게 함으로써, 가변전위 발생회로에 있어서 큰 면적을 차지하는 2종류의 복수의 저저항의 패턴면적을 저감시키는 것이 가능하게 되었다.
상술한 바와 같은 장점은, 디지털 입력의 비트수(n)가 크면 클수록 유효하게 된다.
또, 분압저항의 비를 변화시키지 않고 저항의 절대치를 용이하게 가변시킬 수 있으므로, 출력임피던스를 자유롭게 변화시키거나, 저소비전력형으로부터 고속추종형까지 시정수의 설정이 용이해질 뿐만 아니라, 제조시의 저항치의 변동에 대응하여 신속하게 미세조정할 수 있는 등, 회로 파라미터의 조절을 용이하게 할 수 있는 이점이 있다.
즉, 빠른 응답이 요구되는 동작시나, 관통전류를 감소시켜 쓸데없는 소비전류를 최대한으로 삭감하는 것이 중요한 대기시에 따라 시정수의 크기의 비(상기 예에서는 20배)의 변경이 회로 패턴의 약간의 변경(제4저항소자(RD)나 제1저항소자(RL)의 변경)에서 용이하게 되고, 어떤 이유에서 시정수나 시정수의 비를 변경하고 싶을 때도 트리밍(trimming)에 의해 용이하면서 기민하게 대처하는 것이 가능하다.
또, 저항분할회로에서는 폴리실리콘이나 확산층 등을 저항재료로서 사용하는 것이 보통이고, 이들은 제조시에 변동되지만 상기한 바와 같이 저항의 미세조정(트리밍)도 용이하게 되어, 저항소자(RD, RL)의 2개의 파라미터로 용이하게 사용할 수 있다.
이 경우, 상기 저항비 RL/(R+RD)의 분모(R+RD)의 값은 선택의 자유도가 있고, 예컨대 상기한 바와 같은 대기시의 조건에서는 R=10㏀, RD=190㏀으로 선택해도, R=1㏀, RD=199㏀으로 선택해도, R=200㏀, RD=0㏀으로 선택해도 가변출력전위(Vout)에 변화는 없다.
특히, 래더 저항회로망(3)의 저항소자(R, 2R)는 수많이 사용하기 때문에, 가능한 한 패턴면적을 작게 하는 것이 바람직하다. 따라서, 절환회로망(5)의 스위치소자의 온(ON)저항이 충분히 무시될 수 있으면, R=1㏀, RD=199㏀으로 선택함으로써 저항소자(R)의 패턴면적을 작게 할 수 있고, 회로 전체의 패턴면적을 작게 할 수 있다. 즉, 저항분할회로의 일부에 삽입된 제4저항소자(RD)나 제1저항소자(RL)는 가변출력전위(Vout)의 설정의 자유도를 증가시키는 역할을 갖는다.
<실시예 1의 변형례> (도 3~도 6)
도 3~도 6은 모두 도 1내의 전압인가회로(4) 또는 제1OP앰프(A)의 변형례를 나타낸 회로도이다.
즉, 도 3에 나타낸 바와 같이 전압인가회로(4)로서 2개의 입력중 한쪽을 상기 제1노드(X)의 분압전위, 다른쪽을 제2노드(Y)의 가상전위로 한 OP앰프(B)를 이용해도 좋다.
또, 도 4에 나타낸 바와 같이 전압인가회로(4)로서 VCC노드와 상기 제2노드(Y)와의 사이에 소스·드레인간이 접속된 제2PMOS 트랜지스터(2)의 게이트에 상기 제1OP앰프(A)의 출력노드의 전위(Aout)를 인가함으로써, 상기 제2노드(Y)의 전위가 상기 기준전위(VR)와 등전위로 되도록 피드백제어하도록 해도 좋다.
더욱이, 도 5 및 도 6에 나타낸 바와 같이 제2노드(Y)의 피드백제어계는 도 1에 나타낸 것과 동등한 PMOS 트랜지스터(2)와 OP앰프(B)를 이용하여 구성하고, 도 1내의 제1OP앰프(A)측에 대해서 각각 도 3 및 도 4와 마찬가지로 변형시킴으로써, 상기 제1노드(X)의 전위가 상기 기준전위(VR)와 등전위로 되도록 피드백제어하도록 해도 좋다.
이들 변형례중, 특히 도 4 및 도 6에 나타낸 회로는 제1노드(X)의 피드백제어계와 제2노드(Y)의 피드백제어계에서 OP앰프를 공유하고 있기 때문에, 패턴면적의 저감을 도모하는데 유리하다.
<실시예 2> (도 7, 도 8)
도 7은 본 발명에 따른 가변전위 발생회로의 실시예 2의 등가회로를 나타내고 있다.
실시예 2의 가변전위 발생회로는, 상기 실시예 1의 가변전위 발생회로보다도 Vout의 하한치를 높게 하여 좁은 레벨 범위내에서 작은 간격으로 변화시키도록 변경한 것이다.
즉, 도 7에 나타낸 실시예 2의 가변전위 발생회로는 도 1에 나타낸 실시예 1의 가변전위 발생회로와 비교해서 (1) 저항 스트링의 일단 노드(A)와 제4스위치소자(S4)와의 사이에 1개의 제3저항소자(R)가 삽입(추가)되어 있는 점, (2) 상기 추가된 제3저항소자(R)와 제4스위치소자(S4)와의 접속노드(A0)와 상기 제1노드(X)와의 사이에 1개의 제2저항소자(2R) 및 게이트에 전원전위(VCC)가 인가된 NMOS 트랜지스터(Q0)가 직렬로 접속(추가)되어 있는 점이 다르고, 그 외는 같기 때문에 도 1과 동등부호를 붙이고 있다.
도 7의 가변전위 발생회로의 가변전위 출력노드로 출력하는 가변전위(Vout)는
(수식 7)
로 되고, 기준전위(VR)와 디지털 입력과의 적으로 표시된다.
이제, Vout을 1.636V부터 2.736V까지를 35.48㎷의 간격으로 31스텝에 변화시키고 싶은 경우, VR은 0.5V, R=10㏀은 고정, 디지털 입력의 비트수를 5로 하면,위식을 이용하여 용이하게 계산할 수 있다.
도 8은 도 7에 나타낸 등가회로의 시뮬레이션을 행한 결과를 나타내고 있고, 1.636V부터 2.736V까지 31스텝(35.48㎷ 간격)의 가변출력전위(Vout)가 계산결과대로 등간격으로 출력되고 있음을 알 수 있다.
또한, 도 8에 나타낸 가변전위 발생회로의 대기시에 전원으로부터 공급되는 관통전류를 감소시키기 위해, 실시예 1의 가변전위 발생회로와 마찬가지로 상기 제1저항소자(RL), 제4저항소자(RD)를 높은 저항치로 설정하는 것이 바람직하고, 예컨대 RD= 190㏀, RL= 908.4㏀으로 한다.
또, 도 7에 나타낸 가변전위 발생회로의 동작시는 관통전류가 다소 흘러도 상승의 반응속도를 빠르게 하기 위해, 상기 제1저항소자(RL), 제4저항소자(RD)의 부분을 낮은 저항치로 설정하는 것이 바람직하고, 제3스위치소자(S3) 및 제4스위치소자(S4)를 각각 온상태로 제어하며, 예컨대 RD= 0Ω(단락), RL= 45.42㏀으로 한다.
이 예에서는, 저항비 RL/(R+RD)는,
RL/(R+RD) = 908.4/(10+190)
= 45.42/(10+0) = 4.542
로 일정하다. 따라서, 도 7에 나타낸 가변전위 발생회로의 대기시와 동작시의 가변전위(Vout)는 원리적으로 완전히 동등한 전위를 출력할 수 있다.
또한, 상기한 각 본 실시예에서는 디지털 입력의 비트수가 5인 경우에 대해 나타냈지만, 비트수가 1~4, 6이상의 경우도 상기 D/A 변환회로의 스위치수, 저항수를 증감하는 것만으로 용이하게 회로를 구성할 수 있다.
즉, 본 발명에 따른 가변전위 발생회로에 의하면, 비교적 단순한 저항의 조합에 의해 미세한 다단계의 가변출력전위(Vout)의 발생이 가능하다.
따라서, 상기 가변전위 발생회로를 내장하여 그 가변출력전위(Vout)를 사용하는 반도체 디바이스의 온도, 전원 등의 동작 마진을 확장하는 것이 가능하게 되고, 또 프로세스 변동에 대한 오차에도 가변출력전위(VOUT)를 용이하게 미세조정함으로써 대처하는 것이 가능하게 되어, 결과로서 반도체 디바이스의 제조수율의 향상에 기여한다.
상기 가변전위 발생회로의 적용범위는 넓어, 전기적으로 바꿔쓰기가 가능한 불휘발성 반도체 메모리(EEPROM)의 다단계 고전원 발생회로, 그 외의 반도체 메모리에 있어서, 워드선 구동용 전원, 더미워드선 구동용 전원, 내부전원, 메모리셀 데이터 센스용 참조전위 발생회로 등에 적용가능하다.
다음으로, 상기 가변전위 발생회로를 EEPROM의 다단계 고전원 발생회로에 적용한 예에 대해 설명한다.
EEPROM의 내에서 고집적화·일괄 소거가 가능한 것으로서, 메모리셀을 복수개 직렬 접속한 셀 유니트(NAND셀)의 어레이를 채용한 NAND셀형 플래시(flash) 메모리가 알려져 있다.
NAND셀형 플래시 메모리의 1개의 메모리셀은, 소스·드레인 영역이 형성된 반도체 기판상에 절연막을 매개로 하여 부유게이트(전하 축적층)와 제어게이트가 적층된 FETMOS 구조를 갖는다. 그리고, 복수개의 메모리셀이 인접하는 것끼리에서 소스·드레인을 공유하는 형으로 직렬 접속되어 NAND셀을 구성하고, 이러한 NAND셀이 매트릭스 배열되어 메모리셀 어레이가 구성된다.
이 경우, 각 비트선은 열방향으로 배설되어 있고, 메모리셀 어레이의 열방향으로 늘어선 NAND셀의 일단측의 드레인은 각각 선택게이트 트랜지스터를 매개로 하여 상기 비트선에 공통접속되며, 타단측 소스는 역시 선택게이트 트랜지스터를 매개로 하여 공통소스선에 접속되어 있다. 또, 셀 트랜지스터의 제어게이트는 행방향으로 연속적으로 배설되어 제어게이트선(워드선)으로 되고, 각 선택게이트 트랜지스터의 게이트는 행방향으로 연속적으로 배설되어 선택게이트선으로 된다.
이러한 NAND셀형 플래시 메모리는, 「K.D. Suh et al., "A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme," IEEE J. Solid-State Circuits, vol.30, NO.11, pp 1149-1156, Nov. 1995.」 등에 발표되어 있다.
그리고, 상기 문헌의 Fig.7에는 데이터 기록시나 소거시에 워드선 등에 공급되는 기록전압(Vpgm)을 발생시키는 Vpgm발생회로(승압회로) 및 전압리미터회로로서 도 13a에 나타낸 바와 같은 구성이 나타내어져 있다.
도 13a에 있어서, Vpgm발생회로(100)의 출력노드(Vpgm노드)와 접지전위(VSS)와의 사이에 접속되어 있는 전압리미터회로는 전압발생회로부, 전압비교회로부 등으로 구성되어 있다. 상기 전압발생 회로부는, 직렬 접속된 복수개의 전압분할용의 저항(Ri; 본 예에서는 R12~R1) 및 1개의 NMOS 트랜지스터(Qn0)와, 일부 저항(본 예에서는 R10~R1)의 일단측에 각각의 일단이 접속되고, 타단이 공통접속된 복수개의 스위치 선택용 NMOS 트랜지스터(Qni; 본 예에서는 Qn1~Qn10)로 구성되어 있다.
상기 NMOS 트랜지스터(Qn1~Qn10)의 게이트에는, 각기 대응하여 제어신호(TRMi; 본 예에서는 TRM1~TRM10)가 공급된다. 또, 상기 NMOS 트랜지스터(Qn0)의 게이트에는 제어신호(PGM)가 공급된다.
또, 상기 전압비교 회로부는 PMOS 트랜지스터(Qp1~Qp2) 및 NMOS 트랜지스터(Qn21, Qn22, Qn23)로 이루어진 차동형의 연산증폭회로이고, 상기 전압발생 회로부의 저항(R11, R12)의 접속노드의 전압이 구동용 MOS 트랜지스터의 한쪽인 NMOS 트랜지스터(Qn22)의 게이트에 공급된다. 그리고, 구동용 MOS 트랜지스터의 다른쪽 NMOS 트랜지스터(Qn21)의 게이트에는 참조전압 발생회로(도시하지 않음)에서 발생되는 참조용 전압(Ref)이 공급되고, 상기 저항(R11, R12)의 접속노드의 전압과 비교된다.
또한, 상기 전압비교 회로부내의 NMOS 트랜지스터(Qn23)의 게이트에는 상기 제어신호(PGM)가 공급되고, 이 신호(PGM)가 "H" 레벨로 되어 NMOS 트랜지스터(Qn23)가 도통되었을 때에 전압비교 회로의 비교동작이 행해진다.
더욱이, 상기 전압비교 회로부의 출력노드의 신호와 상기 제어신호(PGM)가 2입력 낸드(NAND)회로(101)에 입력되어 이 낸드회로(101)의 출력이 클록출력회로(102)에 입력되고, 클록신호(øP, /øP)에 의해 제어되어 출력신호(øvpgm, /øvpgm)로 된다.
상기 구성의 전압리미터회로에 있어서는, 저항(R11, R12)의 접속노드의 전압이 참조용 전압(Ref)보다도 큰지, 작은지가 판정되고, 판정결과에 따라 출력신호(øvpgm, /øvpgm)가 활성화되어 Vpgm발생회로(100)의 동작의 정지/활성상태가 제어되고, Vpgm노드는 일정치에 가까운 전압(리미트 전압)이 유지된다.
그리고, Vpgm노드와 접지전위(VSS)와의 사이의 전위차가 저항(R12~R1)에 의해 복수로 분할되고, 스위치 선택용 트랜지스터(Qn1~Qn10)의 어느 하나의 트랜지스터가 제어신호(TRM1~TRM10)에 따라 도통제어된다. 따라서, 제어신호(TRM1~TRM10)의 설정변경에 의해 리미트전압 설정치를 조절가능하게 된다.
즉, 도 13b에 나타낸 바와 같이 트랜지스터(Qn1)가 선택되면 16.0V가 발생하고, 트랜지스터(Qn2)가 선택되면 16.5V가 발생하며, 트랜지스터(Qn10)가 선택되면 20.0V가 발생한다. 이 회로에서는 15.5V부터 20.0V까지 0.5V의 간격으로 출력전압을 발생시키는 것이 가능하다.
그러나, 도 13a내의 전압리미터회로는 다음과 같은 문제점이 있다.
우선, 제어신호(TRM1~TRM10)는 디코드된 신호이고, 제어신호(TRMi) 1개에 대해 1개의 디코더가 필요하다. 따라서, 출력전압의 간격수가 증가됨에 따라 디코더의 사용수가 증가하여 패턴면적이 증대된다.
또, 저항(R1~R12)의 값이 어떤 원인으로 변화되었을 경우, 전체 저항치를 변화시킬 필요가 생기므로, 전체 저항치를 미세조정하게 되고, 특히 출력전압의 간격수가 많은 경우에는 전체 저항치를 미세조정하거나 수정하는 것은 곤란하게 된다.
이하, 본 발명에 따른 가변전위 발생회로를 NAND형 EEPROM의 데이터 기록시나 소거시에 워드선(제어게이트) 등에 공급하는 고전압 발생회로(승압회로)의 전압리미터회로에 적용하여 소망하는 레벨간격으로 다단계의 고전압을 발생시키는 예를 설명한다.
도 9는 NAND셀형의 EEPROM의 전체 구성을 개략적으로 나타낸 블록도이다.
도 9에 있어서, 메모리셀 어레이(61)는 직렬 접속된 메모리셀의 양단측에 각각 선택게이트 트랜지스터가 직렬로 접속된 NAND셀 유니트가 전체로서 행렬형상으로 배열되어 형성되어 있다.
이 메모리셀 어레이(61)에 있어서, 복수의 워드선(WL)은 동일행의 셀 트랜지스터의 각 제어게이트에 공통으로 1개씩 접속되고, 각 NAND셀의 일단측 드레인에 접속된 선택게이트 트랜지스터는 비트선(BL)에, 각 NAND셀의 타단측 소스에 접속된 선택게이트 트랜지스터는 공통소스선에 접속되어 있다.
비트선 제어회로(62)는, 상기 메모리셀 어레이(61)에 대해 열(column)선택을 행하는 열선택 스위치와, 메모리셀 어레이(61)에 대해 기록 데이터의 래치동작, 비트선 전위를 알아내기 위한 센스동작, 기록후의 확인 독출을 위한 센스동작, 재기록 데이터의 래치동작을 행하는 센스앰프·기록 데이터 래치회로와, 각 비트선에 각각 소요의 전압을 공급하는 비트선 드라이버 등에 의해 구성되어 있고, 데이터 입출력 버퍼(66)에 접속되어 있다.
열(column)디코더(63)는, 어드레스 버퍼(64)로부터의 열어드레스 신호를 디코드하고, 디코드 출력에 의해 상기 열선택 스위치를 제어한다.
행(row)디코더(65)는, 상기 어드레스 버퍼(64)로부터의 행어드레스 신호를 디코드하는 디코더 회로와, 이 디코더 회로의 디코드 출력에 따라 워드선(WL) 및 선택 게이트선에 각각 소요의 소정전압을 공급하는 워드선 드라이버로 구성되어 있다.
상기 행디코더(65)의 워드선 드라이버는 전원전위(VCC), 접지전위(0V)외에 후술하는 고전압 발생회로로부터 기록용 고전압과 기록용 중간전압 및 독출 고전압이 공급된다. 또, 상기 비트선 제어회로(62)의 비트선 드라이버는 전원전위(VCC), 접지전위(0V) 등이 공급된다.
기판 전위 제어회로(67)는, 메모리셀 어레이(61)가 형성되는 p형기판(또는 p웰(well))의 전위를 제어하기 위해 설치되어 있다.
3개의 고전압 발생회로(681~683)는 각각 전원전위(VCC; 예컨대, 3.3V)를 승압하고, 각기 대응시켜 메모리셀로의 데이터 기록을 행할 때에 필요한 기록용 고전압(~20V), 기록용 중간전압(~10V), 기록후의 확인 독출을 행할 때에 필요한 독출용 고전압(~4.5V)을 발생시키기 위해 칩내부에 설치된 것이다.
제어회로(60)는, 칩내부의 동작을 제어함과 더불어 외부와의 인터페이스를 취하기 위해 설치되어 있고, NAND셀에 대한 소거/소거확인/기록/기록확인/독출동작을 제어하기 위한 시퀀스 제어수단(예컨대, 프로그래머블 로직 어레이)이 포함되어 있다.
또한, 상기 각 고전압 발생회로(681~683)는 거의 마찬가지로 구성되어 있고, 각각 전원전위(VCC)를 승압하여 고전압을 얻는 승압회로와, 소정 주기에서 발진하고, 2상 또는 4상의 클록신호(ø, /ø)를 상기 승압회로에 구동신호로서 공급하는 링오실레이터 등의 발진회로와, 상기 승압회로에서 얻어진 고전압을 소망하는 임의의 일정치로 제한하는 전압리미터회로 등으로 구성되어 있다.
도 10은, 도 9내의 각 고전압 발생회로(681~683)에 각각 이용되는 발진회로의 일례에 따른 링오실레이터를 나타내고 있다.
이 링오실레이터는, 발진 이네이블신호(OSCE) 및 클록신호(ø) 출력의 피드백신호가 입력하는 2입력 낸드회로(71)와 복수단의 인버터회로(72)가 링형상으로 접속되고, 각 단 사이에는 VSS노드와의 사이에 캐패시터(73)가 접속되어 있고, 최후단의 인버터회로로부터 출력되는 클록신호(ø)가 더욱이 인버터회로에 의해 반전되어 클록신호(/ø)로 된다.
도 11은, 도 9내의 각 고전압 발생회로(681~683)에 각각 이용되는 승압회로중 대표적으로 VPP발생회로를 나타내고 있다.
이 승압회로는, 다단 종속 접속된 챠지 펌프회로를 이용하여 구성되어 있다. 상기 챠지 펌프회로의 구성은 좋게 알려져 있는 대로, 소스·게이트 상호가 접속된 MOS 트랜지스터(81)군과, 이 MOS 트랜지스터의 드레인에 일단이 접속되고, 타단에 상기 발진회로로부터 클록신호(ø) 또는 클록신호(/ø)가 인가되는 캐패시터(82)군으로 이루어지고, 2상의 클록신호(ø, /ø)가 교대로 활성화되는 상태에서는 승압출력노드에 고전압(본 예에서는 VPP)이 발생한다.
도 12는 도 9내의 각 고전압 발생회로(681~683)에 각각 이용되는 전압리미터회로중 대표적으로 VPP회로를 나타내고 있다.
이 VPP리미터회로는, 도 11에 나타낸 VPP발생회로(챠지 펌프회로(CP); 80)의 출력노드에 접속되어 있고, 도 1을 참조하여 상술한 가변전위 발생회로의 구성을 조금 변경한 것으로, 도 1내와 동일부분에는 동일부호를 붙이고 있다.
즉, 도 1내의 PMOS 트랜지스터(1)가 생략되고, 제1저항소자(RL)의 일단(가변전위 출력노드)이 VPP발생회로의 출력노드에 접속되어 있으며, 제1OP앰프(A)의 출력을 인버터회로(81)에 의해 반전한 신호가 도 10내에 나타낸 링오실레이터(ROSC; 70)의 발진 이네이블신호(OSCE)로서 공급되고 있다.
상기 VPP리미터회로에서의 D/A 변환회로의 저항회로망으로서, 6비트의디지털 입력(A1~A6, /A1~/A6)에 대응하여 6조의 절환회로((Q1, Q1B)~(Q6, Q6B))와 6단의 R-2R래더 저항회로가 이용되고 있다.
이제, VPP발생회로(80)의 출력전압이 어떤 원인으로 저하되면, 제1OP앰프(A)의 출력이 "L"레벨, 인버터회로(81)의 출력(발진 이네이블신호; OSCE)이 "H"레벨로 되고, 링오실레이터(70)는 회로의 특성으로 결정되는 주기로 발진하며, 2상의 클록신호(ø, /ø)가 교대로 활성화되며, VPP발생회로(80)가 동작하여 그 출력전압(V)이 상승된다.
한편, VPP발생회로(80)의 출력전압이 높아져 지나치면, 제1OP앰프(A)의 출력이 "H"레벨, 인버터회로(81)의 출력(발진 이네이블신호; OSCE)이 "L"레벨로 되고, 링오실레이터(70)의 동작이 정지하여 VPP발생회로(80)의 승압동작이 정지한다. 이에 따라, VPP발생회로(80)의 출력노드로부터 VPP리미터회로에 흐르는 전류에 의해 VPP발생회로(80)의 출력노드의 전압이 서서히 저하된다.
이상과 같은 피드백 동작을 반복하여, 출력전압은 VPP로 안정된다.
여기에서, 기준전위 VR= 0.5V, 저항비 RL/(R+RD) = 64로 하면 가변전위(VPP)는,
(수식 8)
로 되고, 기준전위(VR)와 디지털 입력(A1~A6)과의 적으로 표시된다.
위식에 의하면, A1~A6이 전부 "0"인 경우에 VPP=0.5V, A1~A6이 전부 "1"인 경우에는 VPP=32V로 된다. 즉, 전압의 간격폭이 0.5V로 64개의 전압을 발생시킬 수 있다.
이 경우, 6단의 R-2R 래더 저항회로에서 사용하고 있는 저항소자는 R이 6개, 2R이 7개이고, RL. RD를 포함해도 VPP리미터회로 전체에서 사용하고 있는 저항소자는 15개이며, 저항소자 수를 대폭적으로 삭감시킬 수 있다.
더욱이, 상기 저항비 RL/(R+RD)를 일정하게 한 상태에서 RL이나 RD의 값을 변화시킴으로써, VPP를 변화시키지 않고 저항분할회로에 흐르는 전류량을 임의로 변화시킬 수 있다. 환언하면, 저항소자의 값이 어떤 원인으로 변동하더라도 RL과 RD의 2소자를 조정하는 것만으로 소망하는 전류량을 결정할 수 있으므로, VPP발생회로의 설계가 용이하게 될 뿐만 아니라, 패턴면적도 삭감시킬 수 있다.
또한, 본 발명에 따른 가변전위 발생회로는 상기한 바와 같은 고전압 발생회로(승압회로)의 전압리미터회로에 한정되지 않고, 각종의 전원전위 발생회로의 전압리미터회로에 적용하는 것이 가능하고, 특히 가변 스텝수가 많을수록 효과가 증대된다.
상술한 바와 같이 본 발명에 의하면, 전류가산형의 D/A 변환회로를 사용하여 기준전위와 그보다 높은 전원전위와의 사이의 정전압을 비교적 용이하게 다단계로 출력시키는 것이 가능하고, 디지털 입력의 비트수(n)가 증가해도 저항회로망의 패턴면적이 차지하는 비율의 증대를 억제할 수 있는 반도체 집적회로 및 그를 이용한 반도체 메모리를 제공할 수 있다.

Claims (18)

  1. 제1전위와 제2전위와의 사이에 직렬로 접속된 스위치소자 및 전류가산형의 디지털/아날로그 변환회로를 갖추고, 가변전위를 가변전위 출력노드로 출력함과 더불어 상기 가변전위의 저항분할에 의해 생성된 분압전위가 나타나는 제1노드와 가상전위가 인가되는 제2노드를 갖춘 저항분할회로와,
    상기 제1노드의 분압전위 및 상기 제2노드의 가상전위의 어느 한쪽을 기준전위와 비교함으로써, 상기 분압전위 및 가상전위의 어느 한쪽을 상기 기준전위와 동등한 전위로 제어하는 피드백형의 제1연산증폭회로와,
    상기 제1노드의 분압전위 및 상기 제2노드의 가상전위의 다른쪽을 기준전위와 실질적으로 동등한 전위로 제어하는 전압인가회로를 구비한 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 전류가산형의 디지털/아날로그 변환회로는, 디지털 입력의 각 비트신호에 대응하여 각각 상기 제1노드를 선택하는 상태/상기 제2노드를 선택하는 상태로 절환제어되는 절환회로군과, 이것에 접속된 단위저항인 제2저항소자군과 제3저항소자군과의 조합회로로 이루어진 저항회로망을 갖추고,
    상기 저항회로는, 상기 가변전위 출력노드와 제1노드와의 사이에 삽입·접속된 제1저항소자와, 상기 저항회로망과 접지노드와의 사이에 삽입·접속된 제4저항소자를 구비한 것을 특징으로 하는 반도체 집적회로.
  3. 제2항에 있어서, 상기 제2저항소자와 제3저항소자의 저항치 비가 1:2인 것을 특징으로 하는 반도체 집적회로.
  4. 제1항에 있어서, 상기 전압인가회로는, 상기 제1노드의 분압전위 및 상기 제2노드의 가상전위의 다른쪽을 상기 기준전위와 비교함으로써, 상기 분압전위 및 가상전위의 다른쪽을 상기 기준전위와 동등한 전위로 제어하는 피드백형의 제2연산증폭회로인 것을 특징으로 하는 반도체 집적회로.
  5. 제4항에 있어서, 상기 제2연산증폭회로는, 2개의 입력중 한쪽이 기준전위, 다른쪽의 입력이 제2노드로부터 피드백된 가상전위로 전압폴로워를 구성하고 있는 것을 특징으로 하는 반도체 집적회로.
  6. 제4항에 있어서, 상기 제1연산증폭회로의 2개의 입력중 한쪽이 제1노드의 분압전위, 다른쪽이 제2노드로부터 피드백된 가상전위인 것을 특징으로 하는 반도체 집적회로.
  7. 제1항에 있어서, 상기 전압인가회로는, 전원노드와 상기 제2노드와의 사이에 소스·드레인간이 접속되고, 게이트에 상기 제1연산증폭회로의 출력노드의 전위가 인가되며, 상기 제2노드의 전위가 상기 기준전위와 등전위로 되도록 피드백제어하는 PMOS 트랜지스터를 구비한 것을 특징으로 하는 반도체 집적회로.
  8. 제1항에 있어서, 상기 제1전위는 전원전위이고, 상기 제2전위는 접지전위인 것을 특징으로 하는 반도체 집적회로.
  9. 전원노드와 가변전위 출력노드와의 사이에 접속된 제1PMOS 트랜지스터와,
    상기 가변전위 출력노드에 일단측이 접속된 제1저항소자와,
    상기 제1저항소자의 타단측의 제1노드에 각 일단이 공통으로 접속되고, 각각 디지털 입력의 각 비트신호에 대응하여 절환제어되는 복수의 제1스위치소자와,
    제2노드에 각 일단이 공통으로 접속되고, 각 타단은 각기 대응하는 상기 제1스위치소자의 각 타단에 공통으로 되며, 상기 디지털 입력의 각 비트신호와는 상보적인 신호에 따라 절환제어되는 복수의 제2스위치소자와,
    상기 복수의 제1스위치소자와 복수의 제2스위치소자의 각기 대응하는 스위치소자가 공통접속된 복수의 접속노드에 대응하여 각 일단이 접속된 복수의 제2저항소자 및 스트링접속된 복수의 제3저항소자가 사다리형상으로 접속되어 이루어진 래더 저항회로망과,
    상기 래더형 저항회로망의 스트링접속된 복수의 제3저항소자의 일단과 접지노드와의 사이에 접속된 제4저항소자와,
    상기 제1노드에 얻어지는 분압전위를 기준전위와 비교하고, 비교출력에 의해 상기 제1PMOS 트랜지스터의 게이트전위를 제어하며, 상기 분압전위가 상기 기준전위와 등전위로 되도록 피드백제어하는 제1연산증폭회로와,
    상기 제2노드에 상기 기준전위와 실질적으로 등전위의 가상전위를 인가하는 전압인가회로를 구비한 것을 특징으로 하는 반도체 집적회로.
  10. 제9항에 있어서, 상기 전압인가회로는, 전원노드와 상기 제2노드와의 사이에 접속된 제2PMOS 트랜지스터와, 상기 제2노드의 가상전위를 상기 기준전위와 비교하고, 비교출력에 의해 상기 제2PMOS 트랜지스터의 게이트전위를 제어하며, 상기 제2노드의 가상전위가 상기 기준전위와 등전위로 되도록 피드백제어하는 제2연산증폭회로를 구비한 것을 특징으로 하는 반도체 집적회로.
  11. 제9항에 있어서, 상기 전압인가회로는, 전원노드와 상기 제2노드와의 사이에 접속된 제2PMOS 트랜지스터와, 상기 제2노드의 가상전위를 상기 제1노드의 분압전위와 비교하고, 비교출력에 의해 상기 제2PMOS 트랜지스터의 게이트전위를 제어하며, 상기 제2노드의 가상전위가 상기 기준전위와 등전위로 되도록 피드백제어하는 제2연산증폭회로를 구비한 것을 특징으로 하는 반도체 집적회로.
  12. 제9항에 있어서, 상기 전압인가회로는, 전원노드와 상기 제2노드와의 사이에 소스·드레인간이 접속되고, 게이트에 상기 제1연산증폭회로의 출력노드의 전위가 인가되며, 상기 제2노드의 전위가 상기 기준전위와 실질적으로 등전위로 되도록 피드백제어하는 제2PMOS 트랜지스터를 구비한 것을 특징으로 하는 반도체 집적회로.
  13. 제2항, 제3항, 제9항, 제10항, 제11항, 제12항중 어느 한 항에 있어서, 상기 제2저항소자 및 제3저항소자의 저항치를 일정하게 유지한 상기 제1저항소자 및 제4저항소자의 저항치를 변화시키는 수단을 구비한 것을 특징으로 하는 반도체 집적회로.
  14. 제13항에 있어서, 상기 제1저항소자의 중간노드와 상기 제1노드와의 사이에 병렬로 접속된 제1스위치소자와, 상기 제4저항소자의 양단 사이에 병렬로 접속된 제2스위치소자를 구비한 것을 특징으로 하는 반도체 집적회로.
  15. 발진 이네이블신호에 의해 발진동작의 가부가 제어되고, 발진동작상태에서는 소정 주기의 클록신호를 발생하는 발진회로와,
    상기 클록신호가 공급됨으로써, 전원전위를 승압하여 소정의 고전압을 발생하는 승압회로와,
    상기 승압회로의 출력노드에 접속되고, 전류가산형의 디지털/아날로그 변환회로를 이용하여 제어데이터 입력에 따라 상기 승압회로의 출력전압을 임의의 값으로 제한하는 전압리미터회로와,
    상기 전압리미터회로에 의해 설정된 전압이 이용됨으로써, 데이터의 기록이 행해지는 메모리셀로 이루어진 메모리셀 어레이를 구비한 것을 특징으로 하는 반도체 메모리.
  16. 제15항에 있어서, 상기 전압리미터회로가 제1항에 기재된 반도체 집적회로로 이루어지고, 상기 승압회로의 출력노드가 가변전위로 되는 것을 특징으로 하는 반도체 메모리.
  17. 제15항에 있어서, 상기 전압리미터회로는, 상기 승압회로의 출력노드와 접지노드와의 사이에 직렬로 접속된 제1저항소자, 전류가산형의 디지털/아날로그 변환회로 및 제2저항소자를 갖추고, 상기 승압회로의 출력노드의 전압이 저항분할에 의해 생성된 분압전위가 나타나는 제1노드와 가상전위가 인가되는 제2노드를 갖춘 저항분할회로와,
    상기 제1노드의 분압전위를 기준전위와 비교하고, 비교결과에 따라 상기 발진회로의 발진 이네이블신호의 활성/비활성상태를 제어하는 제1연산증폭회로와,
    상기 제2노드의 가상전위를 상기 기준전위와 비교함으로써 상기 가상전위를 상기 기준전위와 동등한 전위로 제어하는 피드백형의 제2연산증폭회로를 갖춘 것을 특징으로 하는 반도체 메모리.
  18. 제15항 내지 제17항중 어느 한 항에 있어서, 상기 메모리셀은 부유게이트 및 제어게이트를 갖춘 MOSFET로 이루어지고, 상기 전압리미터회로에 의해 설정된 전압이 상기 제어게이트에 공급되는 것을 특징으로 하는 반도체 메모리.
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