JPH02202226A - Ｄ―ａ変換器 - Google Patents
Ｄ―ａ変換器Info
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- JPH02202226A JPH02202226A JP2134089A JP2134089A JPH02202226A JP H02202226 A JPH02202226 A JP H02202226A JP 2134089 A JP2134089 A JP 2134089A JP 2134089 A JP2134089 A JP 2134089A JP H02202226 A JPH02202226 A JP H02202226A
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- JP
- Japan
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- resistor
- resistance
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- section
- input terminal
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Links
- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
Ｒ−２Ｒはしご形抵抗回路を用いたＤ−Ａ変換器に関し
、 多数ビットのデジタル信号をアナログ信号に変換するの
に適したＲ−２Ｒはしご形抵抗回路を用いたＤ−Ａ変換
器を提供することを目的とし、Ｒ−２Ｒはしご形抵抗回
路の２Ｒ抵抗部に、入力デジタル信号に応じて切換えら
れる切換スイッチを設け、前記２Ｒ抵抗部の他端がオペ
アンプの入力端に接続されたＤ−Ａ変換器において、前
記切換スイッチが前記２Ｒ抵抗部の抵抗の一部を介して
前記オペアンプの入力端に接続するように構成する。
、 多数ビットのデジタル信号をアナログ信号に変換するの
に適したＲ−２Ｒはしご形抵抗回路を用いたＤ−Ａ変換
器を提供することを目的とし、Ｒ−２Ｒはしご形抵抗回
路の２Ｒ抵抗部に、入力デジタル信号に応じて切換えら
れる切換スイッチを設け、前記２Ｒ抵抗部の他端がオペ
アンプの入力端に接続されたＤ−Ａ変換器において、前
記切換スイッチが前記２Ｒ抵抗部の抵抗の一部を介して
前記オペアンプの入力端に接続するように構成する。
［産業上の利用分野コ
本発明はＲ−２Ｒはしご形抵抗回路を用いたＤ−Ａ変換
器に関する。
器に関する。
［従来の技術］
従来のＲ−２Ｒはしご形°抵抗回路を用いたＤ−Ａ変換
器を第３図に示す。
器を第３図に示す。
入力電圧ＶＩＮは、Ｒ−２Ｒはしご形抵抗回路の初段の
Ｒ抵抗部と２Ｒ抵抗部の接続点に入力される。Ｒ−２Ｒ
はしご形抵抗回路の各２Ｒ抵抗部には、変換されるべき
デジタル信号のビット信号８１〜Ｂｎに応じて切換えら
れる切換スイッチＳＷ１〜Ｓ Ｗ ｎが直列に挿入され
ている。切換スイッチＳＷＩ〜Ｓ Ｗ ｎは、ビット信
号８１〜Ｂｎに応じて、各２Ｒ抵抗部の抵抗２Ｒをオペ
アンプＯＰの正入力端に接続するか負入力端に接続する
がを切換えるものである。すなわち、切換スイッチＳＷ
１〜ＳＷｎの端子ｔ ａ １〜ｔ ａ ｎは各抵抗２Ｒ
に接続され、端子ｔｂｌ〜ｔｂｎは共通接続されて接地
されると共にオペアンプＯＰの正入力端に接続され、端
子ｔｃｌ〜ｔｃｎは共通接続されてオペアンプＯＰの負
入力端に接続されている。Ｒ−２Ｒはしご形抵抗回路の
最終段の２Ｒ抵抗部は常閉スイッチＳＷｎ＋１を介して
接地されると共にオペアンプＯＰの正入力端に接続され
ている。オペアンプＯＰの負入力端と出力端間には抵抗
Ｒが挿入されている。アナログ変換された出力電圧■ｏ
ｕ〒はオペアンプＯＰから出力される。
Ｒ抵抗部と２Ｒ抵抗部の接続点に入力される。Ｒ−２Ｒ
はしご形抵抗回路の各２Ｒ抵抗部には、変換されるべき
デジタル信号のビット信号８１〜Ｂｎに応じて切換えら
れる切換スイッチＳＷ１〜Ｓ Ｗ ｎが直列に挿入され
ている。切換スイッチＳＷＩ〜Ｓ Ｗ ｎは、ビット信
号８１〜Ｂｎに応じて、各２Ｒ抵抗部の抵抗２Ｒをオペ
アンプＯＰの正入力端に接続するか負入力端に接続する
がを切換えるものである。すなわち、切換スイッチＳＷ
１〜ＳＷｎの端子ｔ ａ １〜ｔ ａ ｎは各抵抗２Ｒ
に接続され、端子ｔｂｌ〜ｔｂｎは共通接続されて接地
されると共にオペアンプＯＰの正入力端に接続され、端
子ｔｃｌ〜ｔｃｎは共通接続されてオペアンプＯＰの負
入力端に接続されている。Ｒ−２Ｒはしご形抵抗回路の
最終段の２Ｒ抵抗部は常閉スイッチＳＷｎ＋１を介して
接地されると共にオペアンプＯＰの正入力端に接続され
ている。オペアンプＯＰの負入力端と出力端間には抵抗
Ｒが挿入されている。アナログ変換された出力電圧■ｏ
ｕ〒はオペアンプＯＰから出力される。
アナログ信号に変換されるべきデジタル信号の各ビット
に応じて切換スイッチＳＷＩ〜ＳＷｎを切換える０例え
ば、デジタル信号が「１１１・・・１」であれば、切換
スイッチＳＷＩ、ＳＷ２、ＳＷ３、・・・、Ｓ Ｗ ｎ
の端子ｔａｌ、ｔａ２、ｔａ３、・・・ｔａｎが端子ｔ
ｃｌ〜ｔｃ２、ｔｃ３、・・・、ｔｃｎに接続されるよ
うに切換える。このようにすることによりオペアンプＯ
Ｐからデジタル信号に応じたアナログ信号Ｖ。ＩＪＴが
出力端から出力される。
に応じて切換スイッチＳＷＩ〜ＳＷｎを切換える０例え
ば、デジタル信号が「１１１・・・１」であれば、切換
スイッチＳＷＩ、ＳＷ２、ＳＷ３、・・・、Ｓ Ｗ ｎ
の端子ｔａｌ、ｔａ２、ｔａ３、・・・ｔａｎが端子ｔ
ｃｌ〜ｔｃ２、ｔｃ３、・・・、ｔｃｎに接続されるよ
うに切換える。このようにすることによりオペアンプＯ
Ｐからデジタル信号に応じたアナログ信号Ｖ。ＩＪＴが
出力端から出力される。
［発明が解決しようとする課題］
しかしながら、従来のＤ−Ａ変換器の場合、切換スイッ
チＳＷＩ〜ＳＷｎがオペアンプの負入力端に直接接続さ
れているため、切換スイッチＳＷ１〜ＳＷｎをＭＯＳＦ
ＥＴで構成した場合には、オペアンプＯＰの入力端にＭ
ＯＳＦＥＴが直接接続される構造となり、入力端に余分
な寄生容量がついてしまうという問題があった。ビット
数が多くなればなるほどこの寄生容量が大きくなり、出
力信号がリンギングしてセトリングタイムが長くなり高
速動作させることができなかった。
チＳＷＩ〜ＳＷｎがオペアンプの負入力端に直接接続さ
れているため、切換スイッチＳＷ１〜ＳＷｎをＭＯＳＦ
ＥＴで構成した場合には、オペアンプＯＰの入力端にＭ
ＯＳＦＥＴが直接接続される構造となり、入力端に余分
な寄生容量がついてしまうという問題があった。ビット
数が多くなればなるほどこの寄生容量が大きくなり、出
力信号がリンギングしてセトリングタイムが長くなり高
速動作させることができなかった。
本発明は上記事情を考慮してなされたもので、多数ビッ
トのデジタル信号をアナログ信号に変換するのに適した
Ｒ−２Ｒはしこ形抵抗回路を用いたＤ−Ａ変換器を提供
することを目的とする。
トのデジタル信号をアナログ信号に変換するのに適した
Ｒ−２Ｒはしこ形抵抗回路を用いたＤ−Ａ変換器を提供
することを目的とする。
［課題を解決するための手段］
上記目的は、Ｒ−２Ｒはしご形抵抗回路の２Ｒ抵抗部に
、入力デジタル信号に応じて切換えられる切換スイッチ
を設け、前記２Ｒ抵抗部の他端がオペアンプの入力端に
接続されたＤ−Ａ変換器において、前記切換スイッチが
前記２Ｒ抵抗部の抵抗の一部を介して前記オペアンプの
入力端に接続されていることを特徴とするＤ−Ａ変換器
によって達成される。
、入力デジタル信号に応じて切換えられる切換スイッチ
を設け、前記２Ｒ抵抗部の他端がオペアンプの入力端に
接続されたＤ−Ａ変換器において、前記切換スイッチが
前記２Ｒ抵抗部の抵抗の一部を介して前記オペアンプの
入力端に接続されていることを特徴とするＤ−Ａ変換器
によって達成される。
［作用］
本発明によれば、切換スイッチが２Ｒ抵抗部の一部分の
抵抗を介してオペアンプの入力端に接続されているので
、この入力端に余分な寄生容量がつくことがない。
抵抗を介してオペアンプの入力端に接続されているので
、この入力端に余分な寄生容量がつくことがない。
［実施例コ
本発明の一実施例によるＤ−Ａ変換器を第１図に示す０
本実施例は第３図に示す従来のＤ−Ａ変換器と同一の構
成要素には同一の符号を付して説明を省略又は簡略にす
る。
本実施例は第３図に示す従来のＤ−Ａ変換器と同一の構
成要素には同一の符号を付して説明を省略又は簡略にす
る。
本実施例では切換スイッチＳＷ１〜Ｓ Ｗ ｎが抵抗を
介してオペアンプＯＰの入力端に接続されるように、２
Ｒ抵抗部の抵抗を等分に分割して分割された抵抗間に切
換スイッチＳＷ１〜Ｓ Ｗ ｎを直列に挿入している。
介してオペアンプＯＰの入力端に接続されるように、２
Ｒ抵抗部の抵抗を等分に分割して分割された抵抗間に切
換スイッチＳＷ１〜Ｓ Ｗ ｎを直列に挿入している。
すなわち、Ｒ抵抗部と２Ｒ抵抗部の接続点に抵抗Ｒが接
続され、この抵抗Ｒに切換スイッチＳＷＩ〜Ｓ Ｗ ｎ
の端子ｔａｌ〜ｔａｎが接続されている。切換スイッチ
ＳＷ１〜ＳＷｎの端子ｔｂｉ〜ｔｂｎは抵抗Ｒを介して
オペアンプＯＰの正入力端に接続されていると共に、端
子ｔｃｌ〜ｔｃｎは抵抗Ｒを介してオペアンプＯＰの負
入力端に接続されている。
続され、この抵抗Ｒに切換スイッチＳＷＩ〜Ｓ Ｗ ｎ
の端子ｔａｌ〜ｔａｎが接続されている。切換スイッチ
ＳＷ１〜ＳＷｎの端子ｔｂｉ〜ｔｂｎは抵抗Ｒを介して
オペアンプＯＰの正入力端に接続されていると共に、端
子ｔｃｌ〜ｔｃｎは抵抗Ｒを介してオペアンプＯＰの負
入力端に接続されている。
また、Ｒ−２Ｒはしご形抵抗回路の各Ｒ抵抗部に抵抗値
補正用の常閉スイッチ５ＷＣ１〜５ＷＣｎを設ける。そ
して、２Ｒ抵抗部の切換スイッチＳＷＩ〜ＳＷｎまで含
めた抵抗値が、Ｒ抵抗部の常閉スイッチ５ＷＣ１〜５Ｗ
Ｃｎまで含めた抵抗値の２倍になるようにする。
補正用の常閉スイッチ５ＷＣ１〜５ＷＣｎを設ける。そ
して、２Ｒ抵抗部の切換スイッチＳＷＩ〜ＳＷｎまで含
めた抵抗値が、Ｒ抵抗部の常閉スイッチ５ＷＣ１〜５Ｗ
Ｃｎまで含めた抵抗値の２倍になるようにする。
常閉スイッチ５ＷＣ１〜５ＷＣｎの抵抗値をｒ、切換ス
イッチＳＷＩ〜Ｓ Ｗ ｎ及び常閉スイッチＳＷｎ＋１
の抵抗値を２ｒにすると、２Ｒ抵抗部の全抵抗値２Ｒ＋
２ｒがＲ抵抗部の全抵抗値Ｒ＋ｒの２倍になり、スイッ
チまで含めて考えればＲ−２Ｒはしご形抵抗回路として
正しく構成される。
イッチＳＷＩ〜Ｓ Ｗ ｎ及び常閉スイッチＳＷｎ＋１
の抵抗値を２ｒにすると、２Ｒ抵抗部の全抵抗値２Ｒ＋
２ｒがＲ抵抗部の全抵抗値Ｒ＋ｒの２倍になり、スイッ
チまで含めて考えればＲ−２Ｒはしご形抵抗回路として
正しく構成される。
また、オペアンプＯＰの負入力端と出力端間に挿入され
た抵抗Ｒにも抵抗値補正用の抵抗ｒの常閉スイッチＳＷ
Ｃを直列に挿入する。
た抵抗Ｒにも抵抗値補正用の抵抗ｒの常閉スイッチＳＷ
Ｃを直列に挿入する。
このように本実施例によれば、切換スイッチが抵抗を介
してオペアンプの負入力端に接続されているので、この
負入力端に余分な寄生容量がつくことがない、したがっ
て、ビット数が増えても寄生容量は大きくならず、出力
信号のリンギングを防止して高速動作が可能である。
してオペアンプの負入力端に接続されているので、この
負入力端に余分な寄生容量がつくことがない、したがっ
て、ビット数が増えても寄生容量は大きくならず、出力
信号のリンギングを防止して高速動作が可能である。
本実施例の具体例を第２図に示す、この具体例では第３
図に示すようにＰＭＯ８ＦＦ、Ｔと８ＭＯ３ＦＥＴを並
列接続したトランスファーゲートによりスイッチを構成
している。
図に示すようにＰＭＯ８ＦＦ、Ｔと８ＭＯ３ＦＥＴを並
列接続したトランスファーゲートによりスイッチを構成
している。
２Ｒ抵抗部の切換スイッチＳＷＩ〜ＳＷｎは、ＰＭＯ８
ＦＦ、Ｔと８ＭＯ８ＦＥＴが並列接続されたトランスフ
ァーゲートＧＴ１ａ〜ＧＴｎａ、ＧＴ １．ｂ〜ＧＴｎ
ｂで構成される。トランスファーゲー）ＧＴ１ａ〜ＧＴ
ｎａは、オペアンプＯＰの正入力端に抵抗Ｒを介して接
続され、トランスファーゲートＧＴ１ｂ〜ＧＴｎｂは、
オペアンプＯＰの負入力端に抵抗Ｒを介して接続される
。入力デジタル信号のビット信号８１〜Ｂｎは、トラン
スファーゲー）ＧＴ１ａ〜ＧＴｎａのＰＭＯ５ＦＥＴの
ゲートとトランスファーゲー）ＧＴ１ｂ〜ＧＴｎｂの８
ＭＯ３ＦＥＴのゲートには、直接入力され、トランスフ
ァーゲートＧＴ１ａ〜ＧＴｎａの８ＭＯ３ＦＥＴのゲー
トとトランスファーゲートＧＴ１ｂ〜ＧＴｎｂのＰＭＯ
３ＦＥＴのゲートには、インバータＩＮＩ〜ＩＮｎによ
り反転されて入力される。
ＦＦ、Ｔと８ＭＯ８ＦＥＴが並列接続されたトランスフ
ァーゲートＧＴ１ａ〜ＧＴｎａ、ＧＴ １．ｂ〜ＧＴｎ
ｂで構成される。トランスファーゲー）ＧＴ１ａ〜ＧＴ
ｎａは、オペアンプＯＰの正入力端に抵抗Ｒを介して接
続され、トランスファーゲートＧＴ１ｂ〜ＧＴｎｂは、
オペアンプＯＰの負入力端に抵抗Ｒを介して接続される
。入力デジタル信号のビット信号８１〜Ｂｎは、トラン
スファーゲー）ＧＴ１ａ〜ＧＴｎａのＰＭＯ５ＦＥＴの
ゲートとトランスファーゲー）ＧＴ１ｂ〜ＧＴｎｂの８
ＭＯ３ＦＥＴのゲートには、直接入力され、トランスフ
ァーゲートＧＴ１ａ〜ＧＴｎａの８ＭＯ３ＦＥＴのゲー
トとトランスファーゲートＧＴ１ｂ〜ＧＴｎｂのＰＭＯ
３ＦＥＴのゲートには、インバータＩＮＩ〜ＩＮｎによ
り反転されて入力される。
ビット信号Ｂ１〜Ｂｎがｖｅｅであると、トランスファ
ーゲートＧＴ１ａ〜ＧＴｎａのＰＭＯ３ＦＥＴと８ＭＯ
３ＦＥＴは共にオフで、トランスファーゲートＧＴ１ｂ
〜ＧＴｎｂのＰＭＯ３ＦＥＴとＮ Ｍ ＯＳ Ｆ Ｅ
Ｔは共にオンとなり、２Ｒ抵抗部がオペアンプＯＰの負
入力端に接続される。逆に、ビット信号Ｂ１〜ＢｎがＶ
ｃｃであると、トランスファーゲートＧＴ１ａ〜ＧＴｎ
ａのＰＭＯ３ＦＥＴとＮ Ｍ ＯＳ Ｆ Ｅ Ｔは共に
オンで、トランスファーゲートＧＴ１ｂ〜ＧＴｎｂのＰ
ＭＯ３ＦＦ、Ｔと８ＭＯ３ＦＥＴは共にオフとなり、２
Ｒ抵抗部がオペアンプＯＰの正入力端に接続される。
ーゲートＧＴ１ａ〜ＧＴｎａのＰＭＯ３ＦＥＴと８ＭＯ
３ＦＥＴは共にオフで、トランスファーゲートＧＴ１ｂ
〜ＧＴｎｂのＰＭＯ３ＦＥＴとＮ Ｍ ＯＳ Ｆ Ｅ
Ｔは共にオンとなり、２Ｒ抵抗部がオペアンプＯＰの負
入力端に接続される。逆に、ビット信号Ｂ１〜ＢｎがＶ
ｃｃであると、トランスファーゲートＧＴ１ａ〜ＧＴｎ
ａのＰＭＯ３ＦＥＴとＮ Ｍ ＯＳ Ｆ Ｅ Ｔは共に
オンで、トランスファーゲートＧＴ１ｂ〜ＧＴｎｂのＰ
ＭＯ３ＦＦ、Ｔと８ＭＯ３ＦＥＴは共にオフとなり、２
Ｒ抵抗部がオペアンプＯＰの正入力端に接続される。
Ｒ抵抗部の常閉スイッチ５ＷＣ１〜５ＷＣｎと、最・終
段の２Ｒ抵抗部の常閉スイッチＳＷｎ＋１と、オペアン
プＯＰの負入力端と出力端間の常閉スイッチＳＷＣもＰ
ＭＯ３ＦＥＴと８ＭＯ３ＦＥＴが並列接続されたトラン
スファーゲートＧＴＩＣ〜ＧＴｎｃにより構成される。
段の２Ｒ抵抗部の常閉スイッチＳＷｎ＋１と、オペアン
プＯＰの負入力端と出力端間の常閉スイッチＳＷＣもＰ
ＭＯ３ＦＥＴと８ＭＯ３ＦＥＴが並列接続されたトラン
スファーゲートＧＴＩＣ〜ＧＴｎｃにより構成される。
ＰＭＯ３ＦＥＴのゲートにはｖｅｅが、８ＭＯ８ＦＥＴ
のゲートには■ＣＣが入力されて常に閉じている。
のゲートには■ＣＣが入力されて常に閉じている。
トランスファーゲートを構成するＰＭＯ３ＦＥＴと８Ｍ
Ｏ３ＦＥＴの面積を調整することにより、２Ｒ抵抗部の
切換スイッチＳＷＩ〜Ｓ Ｗ ｎのオン抵抗を常閉スイ
ッチ５ＷＣ１〜５ＷＣｎ、ＳＷＣのオン抵抗の２倍にな
るようにする。
Ｏ３ＦＥＴの面積を調整することにより、２Ｒ抵抗部の
切換スイッチＳＷＩ〜Ｓ Ｗ ｎのオン抵抗を常閉スイ
ッチ５ＷＣ１〜５ＷＣｎ、ＳＷＣのオン抵抗の２倍にな
るようにする。
このようにスイッチにトランスファーゲートを用いて寄
生容量を小さく構成でき、リンギングが小さくセトリン
グタイムを短くできる。
生容量を小さく構成でき、リンギングが小さくセトリン
グタイムを短くできる。
また、スイッチにＰＭＯ３ＦＥＴと８ＭＯ３ＦＥＴを並
列接続したトランスファーゲートを用いたので、ゲート
への入力電圧によるオン抵抗の変動が少なく精度のよい
Ｄ−Ａ変換が行える。
列接続したトランスファーゲートを用いたので、ゲート
への入力電圧によるオン抵抗の変動が少なく精度のよい
Ｄ−Ａ変換が行える。
本発明は上記実施例に限らず種々の変形が可能である。
例えば、上記実施例では２Ｒ抵抗部の抵抗を等分に分割
して、その間に切換スイッチに挿入したが、全体の抵抗
値が同じであれば、２Ｒ抵抗部を等分に分割しなくても
よい。例えば、２Ｒ抵抗部とＲ抵抗部の接続点からＲ／
２の抵抗を介して切換スイッチに接続し、切換スイッチ
から３Ｒ／２の抵抗を介してオペアンプの負入力端又は
正入力端に接続してもよい。
して、その間に切換スイッチに挿入したが、全体の抵抗
値が同じであれば、２Ｒ抵抗部を等分に分割しなくても
よい。例えば、２Ｒ抵抗部とＲ抵抗部の接続点からＲ／
２の抵抗を介して切換スイッチに接続し、切換スイッチ
から３Ｒ／２の抵抗を介してオペアンプの負入力端又は
正入力端に接続してもよい。
なお、２Ｒ抵抗部を等分に分割しない場合には、２Ｒ抵
抗部とＲ抵抗部の接続点から切換えスイッチに至る抵抗
値が、２Ｒ抵抗部とＲ抵抗部の接続点から常閉スイッチ
に至る抵抗値にほぼ等しくなるようにすることが望まし
い、切換スイッチ及び常閉スイッチの端子の電位を等し
くするためである。
抗部とＲ抵抗部の接続点から切換えスイッチに至る抵抗
値が、２Ｒ抵抗部とＲ抵抗部の接続点から常閉スイッチ
に至る抵抗値にほぼ等しくなるようにすることが望まし
い、切換スイッチ及び常閉スイッチの端子の電位を等し
くするためである。
また、上記実施例では切換スイッチ及び常閉スイッチと
してＰＭＯ３ＦＥＴとＮＭＯ３ＦＥＴを並列接続したト
ランスファーゲートを用いたが、ＰＭＯ３ＦＥＴ又はＮ
ＭＯ３ＦＥＴのみでスイッチを構成してもよい。
してＰＭＯ３ＦＥＴとＮＭＯ３ＦＥＴを並列接続したト
ランスファーゲートを用いたが、ＰＭＯ３ＦＥＴ又はＮ
ＭＯ３ＦＥＴのみでスイッチを構成してもよい。
［発明の効果］
以上の通り、本発明によれば、切換スイッチが２Ｒ抵抗
部の一部分の抵抗を介してオペアンプの入力端に接続さ
れているので、この入力端に余分な寄生容量がつくこと
ない、したがって、ビット数が増えても寄生容量は大き
くならず、出力信号のリンギングを防止して高速動作が
可能である。
部の一部分の抵抗を介してオペアンプの入力端に接続さ
れているので、この入力端に余分な寄生容量がつくこと
ない、したがって、ビット数が増えても寄生容量は大き
くならず、出力信号のリンギングを防止して高速動作が
可能である。
第１図は本発明の一実施例によるＤ−Ａ変換器の回路図
、 第２図は同Ｄ−Ａ変換器の具体例の回路図、第３図は従
来のＤ−Ａ変換器の回路図である。 図において、 ＳＷＩ〜ＳＷｎ・・・切換スイッチ ５ＷＣ１〜５ＷＣｎ、ＳＷＣ，ＳＷｎ＋１− 常閉スイ
ッチ ０Ｐ・・・オペアンプ
、 第２図は同Ｄ−Ａ変換器の具体例の回路図、第３図は従
来のＤ−Ａ変換器の回路図である。 図において、 ＳＷＩ〜ＳＷｎ・・・切換スイッチ ５ＷＣ１〜５ＷＣｎ、ＳＷＣ，ＳＷｎ＋１− 常閉スイ
ッチ ０Ｐ・・・オペアンプ
Claims (1)
- 【特許請求の範囲】 １、Ｒ−２Ｒはしご形抵抗回路の２Ｒ抵抗部に、入力デ
ジタル信号に応じて切換えられる切換スイッチを設け、
前記２Ｒ抵抗部の他端がオペアンプの入力端に接続され
たＤ−Ａ変換器において、前記切換スイッチが前記２Ｒ
抵抗部の抵抗の一部を介して前記オペアンプの入力端に
接続されていることを特徴とするＤ−Ａ変換器。 ２、請求項１記載のＤ−Ａ変換器において、前記Ｒ−２
Ｒはしご形抵抗回路のＲ抵抗部に抵抗値補正用の常閉ス
イッチが直列に挿入され、前記２Ｒ抵抗部と前記Ｒ抵抗
部の接続点から前記切換えスイッチに至る前記２Ｒ抵抗
部の他の部分の抵抗値が、前記接続点から前記常閉スイ
ッチに至る前記Ｒ抵抗部の抵抗値にほぼ等しいことを特
徴とするＤ−Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2134089A JPH02202226A (ja) | 1989-01-31 | 1989-01-31 | Ｄ―ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2134089A JPH02202226A (ja) | 1989-01-31 | 1989-01-31 | Ｄ―ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02202226A true JPH02202226A (ja) | 1990-08-10 |
Family
ID=12052380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2134089A Pending JPH02202226A (ja) | 1989-01-31 | 1989-01-31 | Ｄ―ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02202226A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11122109A (ja) * | 1997-10-09 | 1999-04-30 | Toshiba Corp | 半導体集積回路および半導体メモリ |
| CN106027048A (zh) * | 2015-03-30 | 2016-10-12 | 拉碧斯半导体株式会社 | R-2r梯形电阻电路、梯形电阻型d/a转换电路以及半导体装置 |
-
1989
- 1989-01-31 JP JP2134089A patent/JPH02202226A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11122109A (ja) * | 1997-10-09 | 1999-04-30 | Toshiba Corp | 半導体集積回路および半導体メモリ |
| CN106027048A (zh) * | 2015-03-30 | 2016-10-12 | 拉碧斯半导体株式会社 | R-2r梯形电阻电路、梯形电阻型d/a转换电路以及半导体装置 |
| JP2016189539A (ja) * | 2015-03-30 | 2016-11-04 | ラピスセミコンダクタ株式会社 | Ｒ−２ｒラダー抵抗回路、ラダー抵抗型ｄ／ａ変換回路、及び半導体装置 |
| US9553603B2 (en) * | 2015-03-30 | 2017-01-24 | Lapis Semiconductor Co., Ltd. | R-2R ladder resistor circuit, ladder resistor type D/A conversion circuit, and semiconductor device |
| CN106027048B (zh) * | 2015-03-30 | 2021-06-15 | 拉碧斯半导体株式会社 | R-2r梯形电阻电路、梯形电阻型d/a转换电路以及半导体装置 |
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