KR100843382B1 - 전압 발생 회로 - Google Patents

Abstract

본 발명은 고정밀도로 전압을 스텝 업하는 전압 발생 회로를 제공한다. 1개의 차동 증폭기와, 바이너리 코드 혹은 바이너리 코드와 온도계 코드가 조합된 전류 가산형의 D/A 컨버터를 사용한다. 복수의 비트로 이루어지는 전압 설정 데이터에 의해 저항 소자를 선택하는 게이트 트랜지스터를 제어한다. 복수의 비트로 이루어지는 전압 설정 데이터의 하위 비트에는 바이너리 코드를 사용하고, 상위 비트에는 온도계 코드를 사용하여 대응하는 저항 소자의 저항값의 가산 방법을 바이너리 코드 제어의 경우와 온도계 코드 제어의 경우에 대응시킨다. 최상위 비트가 절환될 때, 예를 들면 「01111111」로부터 「10000000」으로 절환될 때에, 개개의 저항 소자의 저항값의 변동의 영향을 최소 한도에 그치게 한다.

승압 제어 회로, 출력 노드, 리미터 회로, 차동 증폭기, 바이너리 코드부, P채널 MOS 트랜지스터, 비교 전압 검출 노드, 볼티지 폴로워 출력 노드

Description

전압 발생 회로{VOLTAGE GENERATION CIRCUIT}

도 1은 본 발명의 제1 실시예에 따른 전압 발생 회로의 회로도.

도 2는 본 발명의 제1 실시예에 따른 기준 전압 발생 회로의 개략도.

도 3은 본 발명의 제1 실시예에 따른 바이너리 데이터의 MSB 절환 시에서의 전류 변화를 도시한 도면.

도 4는 본 발명의 제1 실시예에 따른 전압 발생 회로에서 바이너리 데이터의 MSB 절환 시에서의 저항열의 절환을 도시한 도면.

도 5는 본 발명의 제2 실시예에 따른 전압 발생 회로의 회로도.

도 6은 본 발명의 제2 실시예에 따른 바이너리 코드와 온도계 코드의 대응을 도시한 도면.

도 7은 종래의 전압 발생 회로를 도시한 도면.

도 8은 본 발명의 제3 실시예에 따른 전압 발생 회로와 테스트기의 접속 관계를 도시한 도면.

도 9는 본 발명의 제3 실시예에 따른 전압 발생 회로의 회로도.

도 10은 본 발명의 제3 실시예에 따른 테스트기에서 실행하는 테스트 처리를 도시한 플로우차트.

도 11은 본 발명의 제4 실시예에 따른 전압 발생 회로의 회로도.

도 12는 본 발명의 제4 실시예에 따른 저항 리던던시 치환 회로 내의 (a)는 테스트용 절환 회로의 회로도, (b)는 저항 치환 회로의 회로도, (c)는 스위치의 회로도.

도 13은 본 발명의 제4 실시예에 따른 전압 발생 회로와 테스트기의 접속 관계를 도시한 도면.

도 14는 본 발명의 제4 실시예에 따른 테스트기에서 실행하는 테스트 처리를 도시한 플로우차트.

도 15는 본 발명의 제5 실시예에 따른 전압 발생 회로의 회로도.

도 16은 본 발명의 제5 실시예에 따른 테스트기에서 실행하는 테스트 처리를 도시한 플로우차트.

도 17은 본 발명의 제6 실시예에 따른 전압 발생 회로의 회로도.

도 18은 본 발명의 제6 실시예에 따른 테스트기에서 실행하는 테스트 처리를 도시한 플로우차트.

도 19는 본 발명의 제7 실시예에 따른 전압 발생 회로의 회로도.

도 20은 본 발명의 제7 실시예에 따른 테스트기에서 실행하는 테스트 처리를 도시한 플로우차트.

도 21은 본 발명의 다른 실시예에 따른 (a)는 리던던시 저항의 원래의 회로도, (b)는 리던던시 저항의 다른 회로도.

<도면의 주요 부분에 대한 부호의 설명>

100 : 리미터 회로

101 : 승압 제어 회로

102 : 승압 회로

103 : 출력 노드

104 : VMON 입력 차동 증폭기

105 : VLIM 차동 증폭기

150 : R-2R 래더 저항 네트워크

160 : 전압 설정 회로

161 : 바이너리 코드부(제1 전압 설정 회로)

162 : 온도계 코드부(제2 전압 설정 회로)

170 : 최소 전압 설정 회로

201 : 차동 증폭기

202 : P채널 MOS 트랜지스터

300, 600, 700, 800, 900 : 전압 발생 회로

320, 620, 720, 820 : 리던던시 회로

501 : (Rom)Fuse(치환 정보 기억부)

502 : 저항 리던던시 치환 회로(치환부)

910 : 테스트 시퀀서 회로(저항값 검출부, 저항값 판별부, 치환 정보 생성부)

R, RB<1>~RB<2> : 저항 소자

RDSEL<0>~RDSEL<3>, S<0>~S<6>, T<1>~T<7>, RT<1>, RS<1>, R<1>, R<2> : 게 이트 트랜지스터

R, 4R, 8R : 리던던시 저항(제1 저항 소자, 제2 저항 소자, 공통의 저항 소자)

Sn<0>~Sn<6> : 반전 입력 게이트 트랜지스터

VLIM : 볼티지 폴로워 출력 노드

VMON : 비교 전압 검출 노드

VPGM : 출력 전압

VREF, VREFA : 기준 전압

[특허 문헌 1] 일본 특개평 11-353889호 공보

본 발명은, 단계적으로 전압을 설정하는 전압 발생 회로에 관한 것이다.

종래, 불휘발성 반도체 기억 장치에서는, 단일 전원화에 수반하여, 기입이나 소거에 필요한 고전압을 내부 전압 발생 회로에 의해 칩 내부에서 발생시키고 있다.

이 내부 전압 발생 회로는, 외부로부터 공급되는 전원 전압을 승압하는 승압 회로와, 승압 회로의 출력 전압을 원하는 전압값(내부 전압)으로 설정하기 위해 전압 리미터 회로(전압 설정 회로)가 이용되고 있다.

종래의 불휘발성 반도체 기억 장치에서는, 다수의 가변 전압을 설정하는 것이 필요한 경우, 전류 가산형 D/A 컨버터의 일종인 R-2R 저항 래더를 사용한 전압 리미터 회로가 이용되어 왔다. 상기 R-2R 저항 래더를 사용한 전압 리미터 회로는, 회로 구성의 일부에 2개의 차동 증폭기를 필요로 하지만, 프로세스의 변동 등에 의해, 2개의 차동 증폭기끼리 오프셋이 발생하면 원하는 전압 스텝을 얻을 수 없다고 하는 문제가 있었다.

본 발명의 목적은, 고정밀도로 전압을 스텝 업하는 전압 발생 회로를 제공하는 것에 있다.

일 실시예에 따른 본 발명의 전압 발생 회로는,

차동 증폭기와,

기준 전압 발생 회로와,

승압 회로와,

승압 제어 회로와,

출력 노드와,

비교 전압 검출 노드와,

귀환 저항 소자와,

전압 설정 회로와,

최소 전압 설정 회로

를 구비하는 전압 발생 회로로서,

상기 차동 증폭기의 2개의 입력 중, 한쪽은 상기 기준 전압 발생 회로가 출력하는 기준 전압이 입력되고, 다른쪽은 상기 비교 전압 검출 노드에 접속되고, 상기 차동 증폭기의 출력은 상기 승압 제어 회로의 일단에 접속되며,

상기 승압 제어 회로의 타단은 상기 승압 회로의 일단에 접속되고,

상기 승압 회로의 타단은 상기 귀환 저항 소자의 일단 및 출력 노드에 접속되고,

상기 비교 전압 검출 노드에는, 상기 귀환 저항 소자의 타단이 접속됨과 함께, 상기 전압 설정 회로 및 상기 최소 전압 설정 회로가 병렬로 접속되고,

상기 전압 설정 회로는, 기준으로 되는 저항값의 (1/2)ⁿ의 값(n은 자연수)을 갖는 복수의 저항 소자를 구비하고, 복수의 비트로 이루어지는 바이너리 코드에 의해 제어되는 게이트 트랜지스터와 상기 저항 소자의 조가 복수 병렬로 접속되고, 상기 바이너리 코드의 디지털 데이터에 따라서 상기 게이트 트랜지스터가 선택되어 작동하고, 상기 선택된 게이트 트랜지스터에 접속된 상기 저항 소자에 전류가 흐름으로써 상기 귀환 저항 소자에 흐르는 전류를 제어하여, 상기 출력 노드의 전압을 단계적으로 설정하고,

상기 최소 전압 설정 회로는, 상기 비교 전압 검출 노드와 그라운드 사이에, 또한, 상기 전압 설정 회로와 병렬로 접속되고, 1개 이상의 게이트 트랜지스터와 저항 소자의 조로 구성되고, 상기 게이트 트랜지스터가 선택되어 작동하고, 상기 선택된 상기 게이트 트랜지스터에 접속된 저항 소자에 전류가 흐름으로써, 상기 출력 노드의 전압의 최소 전압을 설정하는

것을 특징으로 하고 있다.

<실시예>

이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 단, 본 발명은 많은 서로 다른 양태에서 실시하는 것이 가능하며, 이하에 기재하는 실시예의 기재 내용에 한정하여 해석되는 것은 아니다.

도 7은, 일례로서 불휘발성 반도체 기억 장치의 프로그램 전압(VPGM) 발생 회로를 도시한 도면이다. 불휘발성 반도체 기억 장치에서는, 판독 전압, 기입 전압, 소거 전압 각각의 전압이 서로 다르다. 또한, 소거 상태로부터의 임계값 전압의 변화량에 따라서 복수 비트의 데이터를 단일 메모리 셀 내에 기억하는 다치형의 불휘발성 반도체 기억 장치에서는, 복수의 단계적인 판독 전압, 기입 전압이 필요하게 되기 때문에, 고정밀도로 전압을 스텝 업하는 전압 발생 회로가 필수로 된다.

도 7에 도시하는 전압 발생 회로는, 승압 회로(102)와, 승압 제어 회로(101)와, 리미터 회로(100)로 구성된다. 리미터 회로(100)는, 2개의 차동 증폭기(104, 105)와, 복수의 스위칭 트랜지스터와, 복수의 저항 소자를 구비한다.

리미터 회로(100)에서는, 차동 증폭기(104)에서 리미터 회로(100) 중의 비교 전압 검출 노드 VMON의 전위가, 기준 전압 VREF와 비교된다. 차동 증폭기(104)는, 비교 전압 검출 노드 VMON의 전위와 기준 전압 VREF를 비교하고, 그 비교 결과에 따라서 승압 동작 또는 승압 정지를 지시하는 신호를 승압 제어 회로(101)에 출력 한다. 구체적으로는, 비교 전압 검출 노드 VMON의 전위가 기준 전압 VREF보다도 낮은 경우에는, 승압 동작을 지시하는 신호를 승압 제어 회로(101)에 출력하여 승압 회로(102)에 승압 동작을 행하게 하여, 출력 노드(103)로부터 출력되는 VPGM 전압을 높게 하도록 동작한다. 또한, 출력 노드(103)의 VPGM 전압이 높아지고, 비교 전압 검출 노드 VMON의 전위가 기준 전압 VREF보다도 높아지면, 승압 동작의 정지를 지시하는 신호를 승압 제어 회로(101)에 출력하여 승압 회로(102)의 승압 동작을 정지시킨다. 즉, 차동 증폭기(104)에 의해 비교 전압 검출 노드 VMON에서 얻어지는 분압 전위가 기준 전압 VREF와 등전위로 되도록 피드백 제어되어, 출력 노드(103)의 VPGM 전압은, 안정된 소정 전위의 전압을 출력한다.

저항 소자 RL은, 출력 노드(103)와 비교 전압 검출 노드 VMON 사이에 접속되어 분압 전압 출력을 차동 증폭기(104)의 비반전 입력 단자에 귀환시키는 귀환 저항 소자이다. 여기서, 비교 전압 검출 노드 VMON과 그라운드 사이의 저항을 RS(도시하지 않음)로 하면, 출력 노드(103)의 VPGM 전압은, 출력 노드(103)와 비교 전압 검출 노드 VMON 사이에 접속된 귀환 저항 소자 RL과, 비교 전압 검출 노드 VMON과 그라운드 사이의 저항 RS를 이용하면 VPGM은, 하기 수학식 1로 표현된다.

도 7에 도시하는 R-2R 래더 저항 네트워크(150)는, 8개의 저항 소자 R, 및 7개의 저항 소자 2R 및 7개의 저항 소자 2R 중 어느 하나를 선택하는 게이트 트랜지스터 S<0>~S<6>, 및 게이트 단자에 반전 신호가 입력되는 반전 입력 게이트 트랜지 스터 Sn<0>~Sn<6>으로 구성된다. 또한, 2R은, 저항값이 R의 저항값의 2배인 것을 나타낸다.

게이트 트랜지스터 S<0>~S<6>의 각 드레인 단자는, 비교 전압 검출 노드 VMON에 접속되어 있다. 이에 대하여, 반전 입력 게이트 트랜지스터 Sn<0>~Sn<6>의 각 드레인 단자는, 볼티지 폴로워로서 사용되고 있는 VLIM 입력 차동 증폭기(105)의 출력 단자에 접속되어 있다.

작동시키는 게이트 트랜지스터 S<0>∼S<6>, 반전 입력 게이트 트랜지스터 Sn<0>∼Sn<6>을 선택 제어함으로써 7비트의 선택이 가능하게 되어, 출력 노드(103)의 VPGM의 출력 전압을 128단계로 절환할 수 있다.

비교 전압 검출 노드 VMON과 그라운드 사이에 접속된 R-2R 래더 저항 네트워크(150)와 저항 소자 RD에 병렬로 되도록 접속된 저항 소자 RB<1>, RB<2>는, 출력 노드(103)로부터 출력 가능한 VPGM 최저 전압(VPGM_MIN)을 결정하고 있다. 이 VPGM_MIN은, 하기 수학식 2로 표현된다.

단, RB는 게이트 트랜지스터 RBSEL<1>, RBSEL<2>의 선택에 의해, RB<1> 또는 RB<1>+RB<2>로 된다.

또한, 128단계의 전압의 스텝 폭(Vstep)은, R-2R 래더 저항 네트워크(150)와 직렬로 접속된 저항 소자 RD<1>, RD<2>에 의해 결정된다. 이 Vstep는, 하기 수학식 3으로 표현된다.

단, RD는 게이트 트랜지스터 RDSEL<1>, RDSEL<2>의 선택에 의해, RD<1> 또는 RD<1>+RD<2>로 된다.

게이트 트랜지스터 S<0>~S<6>, 반전 입력 게이트 트랜지스터 Sn<0>∼Sn<6>을 선택 제어함으로써 7비트의 선택 가능한, 출력 노드(103)의 VPGM은, 하기 수학식 4로 표현된다.

상기 수학식 4에서 게이트 트랜지스터 S<0>∼S<6>에는, 「1」 또는 「0」의 값이 들어간다. 게이트 트랜지스터 S<0>∼S<6>은, 온하고 있을 때가 「1」, 오프하고 있을 때가 「0」으로 된다. 이에 대하여 반전 입력 게이트 트랜지스터 Sn<0>~Sn<6>은, 반전된 값으로 된다. 출력 노드(103)의 VPGM 전압은, 게이트 트랜지스터 S<0>~S<6>이 전부 오프하고 있을 때, VPGM_MIN을 출력하고, 게이트 트랜지스터 S<0>~S<6>이 전부 온하고 있을 때에는 설정 가능한 최대 전압(VPGM_MAX)을 출력한다.

R-2R 래더 저항 네트워크(150) 내의 비교 전압 검출 노드 VMON의 전위와, 볼티지 폴로워 출력 노드 VLIM의 전위는, 비교 전압 검출 노드 VMON을 입력으로 하는 VMON 입력 차동 증폭기(104) 및 볼티지 폴로워 출력 노드 VLIM을 입력으로 하는 VLIM 입력 차동 증폭기(105)에 의해, 기준 전압 VREF와 동일하게 되도록 제어된다.

이상적으로는, 이들 차동 증폭기(104, 105)의 각 동작에 의해 노드 VRD의 전위 및 저항 RD<1>, RD<2>에 유입되는 전류의 총합은 설정 전압에 상관없이 일정하게 된다. 게이트 트랜지스터 S<0>~S<6>, 반전 입력 게이트 트랜지스터 Sn<0>~Sn<6>, 게이트 트랜지스터 RBSEL<1>, <2>, RDSEL<1>, <2>의 선택에 의해 설정 전압의 절환을 행함으로써 전압 스텝 업을 설정하는 것이 가능하게 된다.

그러나, 프로세스의 변동 등 때문에, 이들 VMON 입력 차동 증폭기(104) 및 VLIM 입력 차동 증폭기(105)의 반전 입력 단자와 비반전 입력 단자 사이에 오프셋 전압이 발생하며, 어느 쪽인가 한쪽의 차동 증폭기이어도 VREF 전위와 서로 다른 전압에서 안정 동작하는 경우가 있다. 그리고, VMON 입력 차동 증폭기(104)의 오프셋 전압과 VLIM 입력 차동 증폭기(105)의 오프셋 전압이 서로 다르면, 전압 스텝 업의 폭이 일정하지 않게 된다. 즉, VMON 입력 차동 증폭기(104)의 반전 입력 단자에 드레인 단자가 접속된 게이트 트랜지스터 S<0>~S<6>과, VLIM 입력 차동 증폭기(105)의 반전 입력 단자에 드레인 단자가 접속된 반전 입력 게이트 트랜지스터 Sn<0>~Sn<6>의 절환을 행하면, VMON 입력 차동 증폭기(104)와 VLIM 입력 차동 증폭기(105)의 오프셋 전압의 차에 의해, 게이트 트랜지스터 S<0>~S<6>의 드레인 단자의 전위와 반전 입력 게이트 트랜지스터 Sn<0>~Sn<6>의 드레인 단자의 전위가 서로 다르게 된다. 이에 의해, VMON 측과 VLIM 측으로부터 유입되는 전류량이 변화되기 때문에, 저항 RD<1>, RD<2>에 흐르는 전류량도 변화되게 된다. 그렇게 하면, 노드 VRD의 전압도 변화된다. 이 때문에, 일정한 전압 스텝 업 폭을 얻을 수 없다.

또한, 저항 소자의 저항값에 변동이 있었던 경우의 오차도 고려해야만 한다.

이하에 기재하는 본 발명의 실시예 1은, 전압 스텝 폭을 일정하게 하여, 정밀도가 높은 전압 발생 회로를 제공하는 것이다. 쌍으로 되는 차동 증폭기를 필요로 하지 않고, 바이너리 코드 혹은 바이너리 코드와 온도계 코드의 조합의 전류 가산형의 D/A 컨버터를 사용한다. 차동 증폭기의 쌍을 없앰으로써 차동 증폭기 간의 오프셋 전압의 차라고 하는 문제 그 자체를 없애어, 고정밀도의 일정한 전압 스텝 폭으로 전압을 증가시키는 전압 발생 회로를 제공할 수 있다. 또한, 복수의 비트로 이루어지는 전압 설정 데이터의 하위 비트에는 바이너리 코드를 사용하고, 상위 비트에는 온도계 코드를 사용하여 대응하는 저항 소자의 저항값의 가산 방법을 바이너리 코드 제어의 경우와 온도계 코드 제어의 경우에 대응시킴으로써, 최상위 비트가 절환될 때, 예를 들면 「01111111」로부터 「10000000」으로 절환될 때에 개개의 저항 소자의 저항값의 변동의 영향을 최소 한도에 그치게 할 수 있다.

(제1 실시예)

본 발명의 제1 실시예에 따른 전압 발생 회로의 회로도를 도 1에 도시한다. 도 1에 도시하는 본 발명의 제1 실시예에 따른 전압 발생 회로는, 1개의 차동 증폭기(104)와, 기준 전압 VREFA와, 승압 회로(102)와, 승압 제어 회로(101)와, 출력 노드(103)와, 비교 전압 검출 노드 VMON과, 귀환 저항 소자 RL과, 전압 설정 회로(160)와, 최소 전압 설정 회로(170)를 갖는다. 전압 설정 회로(160)는, 바이너리 전류 가산형의 전압 설정 회로(리미터 회로)를 사용하고 있다.

최소 전압 설정 회로(170)의 저항 RB는, 출력 노드(103)로부터 출력 가능한 VPGM 최소 전압 VPGM_MIN을 결정하고 있다. 이 VPGM_MIN은, 하기 수학식 5로 표현된다.

다음으로, 출력 노드(103)로부터 출력되는 VPGM 전압의 스텝 업 전압 폭에 대하여 설명한다. 전압 설정 회로(160)는, 기준 전압 VREFA와 동일 전압의 전원으로부터 흐르는 전류를 저항 소자의 선택에 의해 제어하고, 귀환 저항 소자 RL의 전압 강하를 제어함으로써 출력 노드(103)의 VPGM 전압값을 설정하고 있다. 따라서, VPGM 전압의 스텝 전압 폭을 변경하기 위해서는, VREFA의 전위를 변경하면 된다.

도 2는, 차동 증폭기(104)의 비반전 입력 단자에 입력되는 기준 전압 VREFA를 발생하는 기준 전압 발생 회로의 개략 구성을 도시한 도면이다. 도 2에 도시하는 기준 전압 발생 회로는, 볼티지 폴로워로서 사용하는 차동 증폭기(201)와, 그 기준 전압으로 되는 VREFIN과, 차동 증폭기(201)의 출력에 접속된 P채널 MOS트랜지스터(202)와, 저항 소자 R1~R5와, 기준 전압 VREFA를 출력하는 출력 노드(203)로 구성된다.

기준 전압 발생 회로는, 기준 전압 VREFIN을 분압하여 출력 노드(203)로부터 출력하는 기준 전압 VREFA의 전위를 설정한다. 기준 전압 발생 회로는, 저항 소자 R1~R5를 선택하여 저항값을 변경함으로써, 다양한 스텝 전압 폭(0.15V나 0.2V 등등)을 설정할 수 있다. 이 VPGM의 스텝 전압 폭 Vstep는, 하기 수학식 6으로 표현 된다.

기준 전압으로 되는 VREFIN을 1.2V로 하고, 저항 소자를 위로부터 R1=30KΩ, R2=18KΩ, R3=6.5455KΩ, R4=8.6124KΩ, R5=11.842KΩ로 하고, 선택 제어하는 게이트 트랜지스터 RDSEL<0>~<3>으로 하면, 이하와 같은 조합으로, 출력 노드(203)로부터 출력되는 기준 전압 VREFA를 설정할 수 있다.

RDSEL<0>이 온일 때에는, VREFA=0.45V, Vstep=0.125V로 된다. RDSEL<1>이 온일 때에는, VREFA=0.54V, Vstep=0.150V로 된다. RDSEL<2>이 온일 때에는, VREFA=0.63V, Vstep=0.175V로 된다. RDSEL<3>이 온일 때에는, VREFA=0.72V, Vstep=0.200V로 된다.

도 1의 전압 설정 회로(바이너리 전류 가산부)(160)는, 바이너리 데이터에 대응하여 전류가 등간격으로 단계적으로 변화(스텝 업)하도록 저항 소자를 배열하고 있다. 저항 소자를 병렬로, 기준으로 되는 저항값으로부터 순서대로 전의 저항값의 1/2로 되도록 배열하여 접속함으로써, 도 1의 전압 설정 회로(바이너리 전류 가산부)(160)는, 바이너리 데이터의 카운트 업에 대응하여 전류가 증가한다. 따라서, 바이너리 데이터를 게이트 트랜지스터 S<0>~5<6>의 게이트에 입력하여 선택 제어함으로써, 출력 노드(103)의 VPGM 전압의 전압 스텝 업이 가능하게 된다.

도 1에 도시한 본 발명의 제1 실시예에서는 7bit 즉 128step의 전압 절환이 가능하며, 출력 노드(103)의 VPGM 전압은, 하기 수학식 7로 표현된다.

상기 수학식 7에서 게이트 트랜지스터 S<0>~S<6>에는, 「1」 또는 「0」의 값이 들어간다. 게이트 트랜지스터 S<0>~S<6>은, 온하고 있을 때가 「1」, 오프하고 있을 때가「0」으로 된다. 게이트 트랜지스터 S<0>~S<6>이 전부 오프하고 있을 때에 VPGM_MIN을 출력하고, 게이트 트랜지스터 S<0>~S<6>이 전부 온하고 있을 때에 VPGM_MAX를 출력한다.

바이너리 데이터의 가산에 대응하여 전류를 증가시키기 위한 저항 소자의 선택에는, 레이아웃적으로 동일한 크기의 저항 단위를 순서대로 1/2배씩 나열해 가는 방법을 취함으로써, 어느 정도까지 정밀도가 확보된다.

종래의 반도체 기억 장치 등에 사용하는 프로그램 전압 발생 회로는, 쌍으로 되는 2개의 차동 증폭기를 사용하고 있었기 때문에, 전압 설정 회로에 2개의 전원을 갖고 있었다. 그리고 이 2개의 차동 증폭기의 오프셋 전압이 서로 다르면, 본래 동일해야 할 전압 설정 회로의 2개의 전원 전압이 서로 다르기 때문에, 전압 스텝 업의 폭이 일정하게 되지 않는 문제가 있었다.

본 발명의 제1 실시예에 따르면, 차동 증폭기의 쌍을 없앰으로써 차동 증폭기간의 오프셋이라고 하는 문제 그 자체를 없애어, 고정밀도의 일정한 전압 스텝 폭으로 전압을 증가시키는 전압 발생 회로를 제공할 수 있다.

(제2 실시예)

그러나, 본 발명의 제1 실시예에 나타내는 단순한 바이너리 전류 가산형의 전압 설정 회로에서는, 전압 절환의 비트수가 많아지면 전류 조정으로서 작용하는 저항 소자에 변동이 있었던 경우에, 원하는 전류 조정을 할 수 없어, VPGM 전압의 스텝 전압 정밀도에 문제가 발생할 가능성이 있다.

도 3은, 5비트의 전압 설정 데이터에 관하여, (01111)로부터 (10000)으로 절환되는 MSB(Most Significant Bit)의 절환이 있었던 경우의 전류의 변화를 도시한 도면이다. 도 3에 도시하는 바와 같이 전압 설정 데이터의 비트가 (01111)로부터 (10000)으로 절환되면, 전류적으로 15/32로부터 16/32(1/2)로 변화된다. 전류의 증가량으로서는 1/32이다. 그러나, 지금까지 선택되어 있던 저항열은 모두 비선택으로 되고, 지금까지 선택되어 있지 않았던 저항열이 1열만 새롭게 선택되기 때문에, 전혀 서로 다른 저항열이 일거에 절환되게 된다. 도 4의 (a) 및 도 4의 (b)는, 5비트의 전압 설정 데이터에 대응하는 전압 설정 회로를 포함하는 전압 발생 회로를 도시한 도면이다. MSB의 절환 시에서, 전류의 증가량으로서는, 15/32로부터 16/32(1/2)와 같이 1/32의 증가량이다. 그러나, 도 4의 (a)에 도시하는 바와 같이 지금까지 선택되어 있던 S<0>~S<3>의 저항열은 모두 비선택으로 되고, 지금까지 선택되어 있지 않았던 S<4>의 저항열이 새롭게 선택되기 때문에, 전혀 서로 다른 저항열이 일거에 절환되는 것을 나타내고 있다.

어느 한쪽의 저항열의 저항 소자의 저항값에 오차가 있는 경우에는, MSB의 절환 시에, 이 저항값의 오차의 영향을 가장 받기 쉬워진다. 그렇게 하면, 정확한 원하는 설정 전압을 얻을 수 없다. 이 문제는 전압 설정 회로의 설정 전압의 스텝수를 늘려서 비트수가 늘어났을 때의 상위 비트에서 현저하게 된다.

본 발명의 제2 실시예에 따른 전압 발생 회로의 회로도를 도 5에 도시한다. 도 5에 도시한 본 발명의 제2 실시예에 따른 전압 발생 회로는, 바이너리 코드에 온도계 코드(서모 코드)를 조합한 전류 가산형 리미터이다. 상기한 MSB의 절환 시에서, 저항 소자의 저항값의 오차의 영향을 받아 정확하게 원하는 설정 전압을 얻을 수 없다고 하는 문제를 해결하는 실시 형태로서 본 발명자가 고안한 것이다.

도 6은 바이너리 코드와 온도계 코드의 대응 관계를 도시하는 도면이다. 온도계 코드란, 2진수로 나타내는 「1」의 비트의 수가 그대로 표현하는 숫자로 되는 데이터 코드를 말한다. 예를 들면, 10진수 「0」, 「1」, 「2」, 「3 」, 「4」, 「5」, 「6」, 「7」을, 바이너리 데이터로 표시할 때에는, 3비트로 표시하고, 순서대로 「000」, 「001」, 「010」, 「011」, 「100」, 「101」, 「111」로 된다. 이것을 온도계 코드로 표시할 때란, 7비트로 표시하고, 순서대로 「0000000」, 「0000001」, 「0000011」, 「0000111」, 「0001111」,「0011111」, 「0111111」, 「1111111」로 된다.

도 5에 도시한 본 발명의 제2 실시예에 따른 전압 발생 회로는, 본 발명의 제1 실시예와 마찬가지로, 1개의 차동 증폭기(104)와, 기준 전압 VREFA와, 승압 제어 회로(101)와, 승압 회로(102)와, 출력 노드(103)와, 비교 전압 검출 노드 VMON과, 귀환 저항 소자 RL과, 최소 전압 설정 회로(170)를 구비한다. 본 발명의 제1 실시예와 서로 다른 점은, 전압 설정 회로가 제1 전압 설정 회로(161)와 제2 전압 설정 회로(162)의 2개의 종류로 구성되어 있는 점이다.

제1 전압 설정 회로(161)는, 바이너리 코드에 의해 선택 제어되며, 제2 전압 설정 회로(162)는, 온도계 코드에 의해 선택 제어된다. 그만큼 정밀도를 요구받지 않는(저항이 변동해도 영향을 받기 어려운) 하위 비트에는 바이너리 코드를 사용하고, 정밀도가 필요로 되는(저항 변동의 영향을 받기 쉬운) 상위 비트에는 온도계 코드를 사용함으로써 저항 변동에 대한 내성을 강하게 하고 있다.

도 1에 도시한 본 발명의 제1 실시예에 따른 전압 발생 회로를 구성하는 7비트의 바이너리 코드의 전압 설정 회로에서는 상위의 최상위 비트의 게이트 트랜지스터 S<6>에 의해 선택되는 저항 R에는 1/64의 오차밖에 허용되지 않았다. 이에 대하여, 도 5에 도시한 본 발명의 제2 실시예에 따른 전압 발생 회로를 구성하는 전압 발생 회로에서는 상위 3비트를 온도계 코드로 하고 있기 때문에, 게이트 트랜지스터 T<1>~T<7>에 의해 선택되는 저항 소자 4R에는 1/16 상당의 오차가 허용된다.

본 발명의 제1 실시예와 마찬가지로 출력 노드(103)로부터 출력 가능한 VPGM의 최소 전압 VPGM_MIN은, 하기 수학식 8로 표현된다.

본 발명의 제1 실시예와 마찬가지로 VPGM의 스텝 업 전압 폭은 VREFA의 전위를 변화시킴으로써 결정하고 있고, VPGM의 스텝 업 전압 폭은, 하기 수학식 9로 표현된다.

본 발명의 제1 실시예의 출력 전압과는 달리, 도 5에 도시한 본 발명의 제2 실시예의 출력 노드(103)의 VPGM 전압은, 하기 수학식 10으로 표현된다.

S<0>~S<3>은, 바이너리 코드부의 게이트 트랜지스터이다. T<0>~T<7>은, 온도계 코드부의 게이트 트랜지스터이다. 게이트 트랜지스터 S<0>~S<3> 및 게이트 트랜지스터 T<0>~T<7>은 모두, 온하고 있을 때가 「1」, 오프하고 있을 때가 「0」으로 된다. 게이트 트랜지스터 S<0>~S<3> 및 게이트 트랜지스터 T<0>~T<7>이 전부 오프하고 있을 때에 VPGM_MIN을 출력하고, 게이트 트랜지스터 S<0>~S<3> 및 게이트 트랜지스터 T<0>~T<7>이 전부 온하고 있을 때에 VPGM_MAX를 출력한다.

상기한 바와 같이 본 발명의 제2 실시예는, 쌍을 이루는 차동 증폭기를 필요로 하지 않고, 바이너리 코드 혹은 바이너리 코드와 온도계 코드의 조합의 전류 가산형의 D/A 컨버터를 사용한다. 이러한 본 발명의 제2 실시예에 따르면, 차동 증폭기의 쌍을 없앰으로써 차동 증폭기간의 오프셋이라고 하는 문제 그 자체를 없애어, 고정밀도의 일정한 전압 스텝 폭으로 전압을 증가시키는 전압 발생 회로를 제 공할 수 있다. 또한, 본 발명의 제2 실시예에 따르면, 복수의 비트로 이루어지는 전압 설정 데이터의 하위 비트에는 바이너리 코드를 사용하고, 상위 비트에는 온도계 코드를 사용하여 대응하는 저항 소자의 저항값의 가산 방법을 바이너리 코드 제어의 경우와 온도계 코드 제어의 경우에 각각 대응시킴으로써, 최상위 비트(MSB)가 절환될 때에, 개개의 저항 소자의 저항값의 변동의 영향을 최소 한도에 그치게 할 수 있다.

(제3 실시예)

그러나, 상기 제1 실시예에 나타내는 바이너리 코드의 조합의 전류 가산형의 전압 설정 회로에서는, 전류 가산부에 복수의 저항 소자를 이용하고 있고, 프로세스 변동에 의한 국소적인 저항값의 점프(저항 소자의 저항값이 허용 범위로부터 벗어나는 것) 등에 의해, 예를 들면, 상기 도 1에 도시한 바이너리 코드의 저항 소자 R의 저항값이 본래의 값(설계값)으로부터의 어긋남이 발생하면, 본래는 일정해야 할 가산 전류값 나아가서는 스텝 업 전압에도 점프가 발생할 가능성이 있으며, 이 점에서 개량이 가능하다. 본 제3 실시예에서는, 반도체 기억 장치에서 알려져 있는 불량 셀을 치환하는 리던던시 치환 방법을 이용하여, 이상인 저항값을 나타내는 저항 소자를 정상인 저항값의 저항 소자로 치환하는 리던던시 회로를 설치하는 것을 특징으로 한다.

본 제3 실시예에 따른 전압 발생 회로와, 전압 발생 회로의 동작을 테스트하는 테스트기의 접속 관계를 도 8에 도시한다. 전압 발생 회로(300)는, 출력 노드(103)에 스위치 SW1, SW2를 병렬로 접속하고, 이 스위치 SW2에 접속되는 패드를 통하여 테스트기(도시하지 않음)가 접속되어 있다. 또한, 출력 노드(103)는, 스위치 SW1을 통하여 전압 발생 회로(300)를 이용하는 칩 내의 내부 회로(도시하지 않음)에 접속되어 있다.

테스트기는, 전압 발생 회로(300)가 내장하는 전압 설정 회로(바이너리 전류 가산부)를 구성하는 복수의 래더 저항을 절환하여, 출력되는 전류를 모니터하고, 그 전류 측정 결과에 기초하여 저항값이 허용 범위로부터 벗어난 래더 저항을 특정하고, 그 특정한 래더 저항을 후술하는 리던던시 회로 내의 저항으로 치환하는 등의 테스트 처리(도 10 참조)를 실행하는 장치(테스터)이다. 또한, 테스트기(400)는, 테스트 처리 프로그램을 실행하는 CPU(도시하지 않음)나 테스트 처리 프로그램을 저장하는 RAM(도시하지 않음) 등을 내장하는 것으로 한다. 또한, 테스트기는, 상기 스위치 SW1, SW2를 제어함과 함께, 전압 발생 회로(300) 내의 승압 회로(102)의 동작, 및 전압 설정 회로(160) 내의 래더 저항마다 설치된 게이트 트랜지스터를 개별로 제어하는 기능을 갖는다.

전압 발생 회로(300)의 회로도를 도 9에 도시한다. 도 9에 도시한 본 발명의 제3 실시예에 따른 전압 발생 회로(300)는, 바이너리 코드를 조합한 전류 가산형 리미터이다. 상기한 MSB(Most Significant Bit)의 절환 시에서, 저항 소자의 저항값의 오차의 영향을 받아 정확하게 원하는 설정 전압을 얻을 수 없는 경우에, 그 저항 소자를 리던던시 회로(320) 내의 저항 소자로 치환하는 실시 형태로서 본 발명자가 고안한 것이다. 또한, 도 9에 도시하는 전압 발생 회로(300)에서, 상기 도 1에 도시한 전압 발생 회로와 동일한 구성 부분에는 동일 부호를 붙이고, 그 구 성 설명을 생략한다.

도 9에 도시하는 본 제3 실시예에 따른 전압 발생 회로(300)는, 1개의 차동 증폭기(104)와, 전압 승압 회로(102)와, 승압 제어 회로(101)와, 리미터 회로(310)로 구성된다. 리미터 회로(310)는, 1개의 차동 증폭기(104)와, 최소 전압 설정 회로(170)와, 리던던시 회로(320)와, 전압 설정 회로(160)를 구비한다. 전압 발생 회로(300)는, 바이너리 전류 가산형의 전압 설정 회로(160)를 사용하고 있다.

리던던시 회로(320)는, 테스트기(400)에 의해 전압 설정 회로(160) 내의 상위 비트 R의 저항값이 기준 저항값의 허용 범위로부터 벗어나는 오차가 검출된 경우에, 테스트기(400)로부터의 지시에 의해 리던던시 저항 R로 치환하는 회로이다.

또한, 도 9에 도시하는 (Rom)Fuse(501) 및 저항 리던던시 치환 회로(502)는, 전압 발생 회로(300)와 함께 칩 내에 내장되는 회로이다.

(Rom)Fuse(501)는, 상기 테스트기(400)에 의한 테스트 결과에 의해 전압 설정 회로(160) 내의 상위 비트 R의 치환이 리던던시 회로(310)에 의해 행하여진 경우에, 전압 설정 회로(160) 내의 최상위 비트의 래더 저항 R과, 리던던시 회로(320) 내의 리던던시 저항 R을 대응시킨 치환 정보를 기억하는 ROM 등으로 구성되는 메모리이다. (Rom)Fuse(501)는, 칩이 기동되었을 때에, 기억하는 치환 정보를 저항 리던던시 치환 회로(502)에 출력한다.

저항 리던던시 치환 회로(502)는, (Rom)Fuse(501)로부터 출력된 치환 정보에 기초하여, 전압 설정 회로(160) 내의 게이트 트랜지스터 S<6>을 OFF하고, 리던던시 회로(320) 내의 게이트 트랜지스터 RT<1>을 ON하여, 전압 설정 회로(160) 내의 최 상위 비트의 래더 저항 R을 리던던시 회로(320) 내의 리던던시 저항 R로 치환하는 치환 처리를 실행한다.

다음으로, 테스트기에서 실행되는 테스트 처리에 대하여, 도 10에 도시하는 플로우차트를 참조하여 설명한다.

도 10에서, 우선, 테스트기는, 전압 설정 회로(160) 내의 승압 회로(102)(VPGM Pump)의 동작을 정지하고, 스위치 SW2를 ON하여 외부 패드로부터 출력 노드(103)에 전압을 인가한다(스텝 S101). 다음으로, 테스트기는, 전압 설정 회로(160) 내의 게이트 트랜지스터 S<0>~S<6> 및 리던던시 회로(320) 내의 게이트 트랜지스터 RT<1>을 모두 OFF로 한다(스텝 S102).

다음으로, 테스트기(400)는, 게이트 트랜지스터 S<6>만을 ON하고, 그 게이트 트랜지스터 S<6>에 접속된 최상위 비트의 래더 저항 R의 출력 패드로부터 흐르는 전류를 모니터한다(스텝 S103). 또한, 테스트기는, 모니터한 전류값을 최상위 비트의 래더 저항 R에 대응시켜 내장 RAM에 보존한다.

다음으로, 테스트기는, 게이트 트랜지스터 RT<1>만을 ON하고, 그 게이트 트랜지스터 RT<1>에 접속된 리던던시 저항 R의 출력 패드에 흐르는 전류를 모니터하고, 모니터한 전류값을 리던던시 저항 R에 대응하여 내장 RAM에 보존한다(스텝 S104).

다음으로, 테스트기는, 상기 스텝 S103, 스텝 S104에 의한 최상위 비트의 래더 저항 R의 전류값 및 리던던시 저항 R의 전류값의 측정 결과에 기초하여, 최상위 비트의 래더 저항 R 및 리던던시 저항 R 중 저항값이 타깃값(기대값)으로부터 벗어 난 저항 소자를 특정한다(스텝 S105).

다음으로, 테스트기(400)는, 스텝 S105에서 특정한 저항 소자가 리던던시 저항 R인지의 여부를 판별한다(스텝 S106). 특정한 저항 소자가 리던던시 저항 R인 경우에는(스텝 Sl06:예), 스텝 S107로 이행한다. 또한, 특정한 저항 소자가 리던던시 저항 R이 아니라, 최상위 비트의 래더 저항 R인 경우에는(스텝 S106:아니오), 스텝 S108로 이행한다.

스텝 S107에서, 테스트기는, 특정한 저항 소자가 리던던시 저항 R이기 때문에, 저항의 치환은 행하지 않고, 본 테스트 처리를 종료한다.

또한, 스텝 S108에서, 테스트기는, 특정한 최상위 비트의 래더 저항 R과, 이 래더 저항 R을 치환하는 리던던시 저항 R의 치환 정보를 칩 내에 보내고, 칩 내의 프로그램을 기동하여 이 프로그램 동작에 의해 치환 정보를 (Rom)Fuse(501)에 기억시켜, 본 테스트 처리를 종료한다.

본 제3 실시예의 경우에는, 리던던시 회로(320) 내에 리던던시 저항 R을 접속하고, 전압 설정 회로(160) 내의 최상위 비트의 래더 저항 R을 치환하도록 하였다. 이 때문에, 상기 테스트 처리에서 저항값이 기대값으로부터 벗어난 저항 소자로서 최상위 비트의 래더 저항 R이 특정된 경우에, 리던던시 저항 R로 치환하는 것을 나타내는 치환 정보가 (Rom)Fuse(501)에 기억된다.

이상의 테스트기에 의한 테스트 처리에 의해 (Rom)Fuse(501)에 치환 정보가 기억된 후, 전압 발생 회로(300)가 탑재된 칩이 기동되면, 전압 발생 회로(300)에서는, (Rom)Fuse(501)로부터 상기 치환 정보가 저항 리던던시 치환 회로(502)에 출 력된다. 그리고, 최상위 비트(MSB)의 래더 저항 R에 관계되는 전압 설정 지시가 입력된 경우, 저항 리던던시 치환 회로(502)에 의해, 리던던시 회로(320) 내의 게이트 트랜지스터 RT<1>이 ON되고, 전압 설정 회로(160) 내의 게이트 트랜지스터 S<6>이 OFF된다. 그리고, 리던던시 회로(320) 내의 리던던시 저항 R을 이용하여 지정된 전압에 대응하는 VPGM 전압이 출력 노드(103)로부터 출력되게 된다.

이상과 같이, 본 제3 실시예의 전압 발생 회로(300)에서는, 전압 발생 회로(300) 내의 최상위 비트의 래더 저항 R을 치환하는 리던던시 저항 R을 구비한 리던던시 회로(320)를 설치하였다. 테스트 처리에서, 기대값으로부터 멀어진 이상인 저항값의 최상위 비트의 래더 저항 R이 특정된 경우에, 그 래더 저항 R과 리던던시 저항 R의 치환 정보를 (Rom)Fuse(501)에 기억하도록 하였다. 그리고, 전압 발생 회로(300)가 탑재된 칩의 기동 시에, (Rom)Fuse(501)에 기억한 치환 정보에 의해 최상위 비트의 래더 저항 R을 리던던시 저항 R로 치환하도록 하였다. 이 때문에, 전압 발생 회로(300)에서, 래더 저항의 저항값 오차의 영향을 가장 받기 쉬운 최상위 비트(MSB)의 래더 저항 R을 리던던시 저항 R로 치환하는 것을 가능하게 하였다.

따라서, 칩을 테스트하는 단계에서 이상인 저항 소자를 정상인 저항 소자로 치환하여 출하하는 것이 가능하게 되고, 프로세스의 변동에도 강한 고정밀도의 프로그램 전압 스텝 업을 실현하는 것이 가능하게 된다. 따라서, 상기 전압 발생 회로를 플래시 메모리 장치에 적용함으로써, 프로그램 시의 메모리 셀의 임계값 분포의 제어가 용이하게 되고, 프로그램 스피이드의 고속화나 칩의 수율의 향상을 기대할 수 있다. 특히, 8치나 16치의 셀의 플래시 메모리 장치에서는, 매우 고정밀도 의 전압 스텝 업이 필요하여, 본 제3 실시예의 전압 발생 회로 기술은 유용하다고 생각된다.

(제4 실시예)

그러나, 상기 제2 실시예에 나타내는 바이너리 코드와 온도계 코드의 조합의 전류 가산형의 전압 설정 회로에서는, 전류 가산부에 복수의 저항 소자를 이용하고 있고, 프로세스 변동에 의한 국소적인 저항값의 점프(저항 소자의 저항값이 허용 범위로부터 벗어나는 것) 등에 의해, 예를 들면, 상기 도 5에 도시한 온도계 코드의 저항 소자 4R의 저항값이 본래의 값(설계값)으로부터의 어긋남이 발생하면, 본래는 일정해야 할 가산 전류값 나아가서는 스텝 업 전압에도 점프가 발생할 가능성이 있으며, 이 점에서 개량이 가능하다. 본 제4 실시예에서는, 반도체 기억 장치에서 알려져 있는 불량 셀을 치환하는 리던던시 치환 방법을 이용하여, 이상인 저항값을 나타내는 저항을 정상인 저항 소자로 치환하는 리던던시 회로를 설치하는 것을 특징으로 한다.

전압 발생 회로의 회로도를 도 11에 도시한다. 도 11에 도시한 본 제4 실시예에 따른 전압 발생 회로(600)는, 온도계 코드와 바이너리 코드를 조합한 전류 가산형 리미터이다. 상기한 MSB(Most Significant Bit)의 절환 시에서, 저항 소자의 저항값의 오차의 영향을 받아 정확하게 원하는 설정 전압을 얻을 수 없는 경우에, 그 저항 소자를 리던던시 회로(620) 내의 저항 소자로 치환하는 실시 형태로서 본 발명자가 고안한 것이다. 또한, 도 11에 도시하는 전압 발생 회로(600)에서, 상기 도 5에 도시한 전압 발생 회로와 동일한 구성 부분에는 동일 부호를 붙이고, 그 구 성 설명을 생략한다.

도 11에 도시하는 본 제4 실시예에 따른 전압 발생 회로(600)는, 1개의 차동 증폭기(104)와, 승압 회로(102)와, 승압 제어 회로(101)와, 리미터 회로(610)로 구성된다. 리미터 회로(610)는, 1개의 차동 증폭기(104)와, 최소 전압 설정 회로(170)와, 리던던시 회로(620)와, 바이너리 코드부(161)와, 온도계 코드부(162)를 구비한다. 전압 발생 회로(600)를, 바이너리 코드 및 온도계 코드에 의한 전류 가산형의 전압 설정 회로를 사용하고 있다.

리던던시 회로(620)는, 게이트 트랜지스터 RT<1> 및 리던던시 저항 4R로 구성된다. 리던던시 회로(620)는, 상기 테스트기에 의해 온도계 코드부(162) 내의 3개의 래더 저항 4R 중, 임의의 래더 저항 4R의 저항값에 이상이 검출된 경우에, 외부의 호스트 장치(도시하지 않음)로부터의 지시에 의해 리던던시 저항 4R로 치환하는 회로이다.

또한, 도 11에 도시하는 (Rom)Fuse(501) 및 저항 리던던시 치환 회로(502)는, 전압 발생 회로(600)와 함께 칩 내에 내장되는 회로이다.

(Rom)Fuse(501)는, 상기 테스트기(400)에 의한 테스트 결과에 의해 전압 설정 회로(160) 내의 온도계 코드부(162)의 3개의 래더 저항 4R 중 1개의 래더 저항 4R의 치환이 리던던시 회로(620)에 의해 행하여진 경우에, 그 래더 저항 4R과, 리던던시 회로(620) 내의 리던던시 저항 4R을 대응시키는 치환 정보를 기억하는 ROM 등으로 구성되는 메모리이다. (Rom)Fuse(501)는, 칩이 기동되었을 때에, 기억하는 치환 정보를 저항 리던던시 치환 회로(502)에 출력한다.

저항 리던던시 치환 회로(502)는, 도 12에 도시하는 바와 같이, 도 12의 (a)의 테스트용 절환 회로(502A)와, 도 12의 (b)의 저항 치환 회로(502B)를 갖는다. 테스트용 절환 회로(502A)는, 상기 테스트기가 테스트를 행할 때에, 온도계 코드부(162) 내의 3개의 래더 저항 4R을 순차적으로 절환한다. 저항 치환 회로(502B)는, 테스트의 결과, 온도계 코드(162) 내의 3개의 래더 저항 4R 중 1개를, 리던던시 회로(620) 내의 리던던시 저항 4R로 치환할 때의 게이트 트랜지스터의 절환을 행한다. 또한, 도 12의 (c)는, 테스트용 절환 회로(502A) 및 저항 치환 회로(502B)에서 이용되는 스위치(Switch)의 회로 구성예를 도시하는 도면이다. 저항 치환 회로(502B)에서, 테스트 등에서, 리던던시 회로(620)에 액세스하는 경우에는, preRT<1>에 「1」을 입력한다. 또한, (Rom)Fuse(501)에 치환 정보가 기억되어 있지 않은 경우에는, 테스트용 절환 회로(502A) 및 저항 치환 회로(502B)에 입력하는 SW<n>(n=1∼3)에 「0」을 입력한다. 치환 정보가 기억되어 있는 경우에는, 테스트용 절환 회로(502A) 및 저항 치환 회로(502B)에 입력하는 치환 대상부의 SW<n>(n=1∼3)에 「1」을 입력한다.

다음으로, 도 11의 전압 발생 회로(600)에, 상기 도 8에 도시한 테스트기를 접속하는 경우의 구성에 대하여, 도 13을 참조하여 설명한다.

도 13에 도시하는 바와 같이, 출력 노드(103)에는, 스위치 SW1, SW2가 병렬로 접속되고, 이 스위치 SW2에 접속되는 패드를 통하여 외부의 테스트기(도시하지 않음)가 접속되고, 스위치 SW1을 통하여 전압 발생 회로(600)를 이용하는 칩 내의 내부 회로(도시하지 않음)가 접속되어 있다.

다음으로, 테스트기에서 실행되는 테스트 처리에 대하여, 도 14에 도시하는 플로우차트를 참조하여 설명한다.

도 14에서, 우선, 테스트기는, 승압 회로(102)(VPGM Pump)의 동작을 정지하고, 스위치 SW2를 ON하여 외부 패드로부터 출력 노드(103)에 전압을 인가한다(스텝 S201). 다음으로, 테스트기(400)는, 전압 설정 회로(160) 내의 바이너리 코드부(161)의 게이트 트랜지스터 S<0>∼S<3>을 모두 OFF로 한다(스텝 S202).

다음으로, 테스트기는, 온도계 코드부(162)의 게이트 트랜지스터 T<1>∼T<3>을 1개씩 선택하기 위한 파라미터 Tn(n=N-1)(단, N:2∼4, Nmax=4)을 이용하여, 상기 저항 리던던시 치환 회로(502) 내의 테스트용 절환 회로(502A)에 의해 게이트 트랜지스터 T<1>을 ON한다. 그리고, 그 게이트 트랜지스터 T<1>에 접속된 래더 저항 4R의 출력 패드로부터 흐르는 전류를 모니터한다(스텝 S203). 또한, 테스트기는, 모니터한 전류값을 래더 저항마다 내장 RAM에 보존한다.

다음으로, 테스트기는, 다음 게이트 트랜지스터를 선택하기 위해, N에 1을 가산하고(스텝 S204), 그 가산 결과가 최대값(Nmax=4)보다 크게 되었는지를 판별(N>Nmax)한다(스텝 S205). 가산 결과가 최대값 이하인 경우에는(스텝 S205:아니오), 스텝 S203으로 되돌아가서, 상기 스텝 S203, S204의 처리를 반복한다. 또한, 가산 결과가 최대값보다 큰 경우에는(스텝 S205:예), 스텝 S206으로 이행한다. 이와 같이, 스텝 S203∼스텝 S205의 처리를 반복하여 실행함으로써, 온도계 코드부(162) 내의 모든 래더 저항 4R의 전류값의 모니터가 종료한다.

다음으로, 테스트기는, 게이트 트랜지스터 RT<1>만을 ON하고, 그 게이트 트 랜지스터 RT<1>에 접속된 리던던시 저항 4R의 출력 패드에 흐르는 전류를 모니터하고, 모니터한 전류값을 리던던시 저항 4R과 대응시켜 내장 RAM에 보존한다(스텝 S206).

다음으로, 테스트기는, 상기 스텝 S203∼스텝 S206에 의한 온도계 코드부(162) 내의 모든 래더 저항 4R의 전류값 및 리던던시 저항 4R의 전류값의 측정 결과에 기초하여, 각 래더 저항 4R 및 리던던시 저항 4R의 각 저항값의 평균값으로부터 가장 저항값이 벗어난 저항 소자를 특정한다. 혹은, 전류값의 측정 결과에 기초하여, 각 래더 저항 4R 및 리던던시 저항 4R 중 가장 저항값이 낮은 저항 소자를 특정한다(스텝 S207).

다음으로, 테스트기는, 스텝 S207에서 특정한 저항 소자가 리던던시 저항 4R인지의 여부를 판별한다(스텝 S208). 특정한 저항 소자가 리던던시 저항 4R인 경우에는(스텝 S208:예), 스텝 S209로 이행한다. 또한, 특정한 저항 소자가 리던던시 저항 4R이 아닌 경우에는(스텝 S208:아니오), 스텝 S210으로 이행한다.

스텝 S209에서, 테스트기는, 특정한 저항 소자가 리던던시 저항 4R이기 때문에, 저항의 치환은 행하지 않고, 본 테스트 처리를 종료한다.

또한, 스텝 S210에서, 테스트기는, 특정한 래더 저항 4R과, 이 래더 저항을 치환하는 리던던시 저항 4R의 치환 정보를 칩 내에 보내고, 칩 내의 프로그램을 기동하여 이 프로그램 동작에 의해 치환 정보를 (Rom)Fuse(501)에 기억시켜, 본 테스트 처리를 종료한다.

이상의 테스트기에 의한 테스트 처리에 의해 (Rom)Fuse(501)에 치환 정보가 기억된 후, 전압 발생 회로(600)가 탑재된 칩이 기동되면, 전압 발생 회로(600)에서는, (Rom)Fuse(501)로부터 상기 치환 정보가 저항 리던던시 치환 회로(502)에 출력된다. 그리고, 온도계 코드부(162) 내의 최상위 비트(MSB)의 래더 저항 4R에 관계되는 전압 설정 지시가 입력된 경우, 저항 리던던시 치환 회로(502)에 의해, 리던던시 회로(620) 내의 게이트 트랜지스터 RT<1>이 ON되고, 온도계 코드부(162) 내의 치환될 n번째의 게이트 트랜지스터 T<n>이 OFF된다. 그리고, 리던던시 회로(620) 내의 리던던시 저항 4R을 이용하여 지정된 전압에 대응하는 VPGM 전압이 출력 노드(103)로부터 출력되게 된다.

이상과 같이, 본 제4 실시예의 전압 발생 회로(600)에서는, 전압 발생 회로(600) 내의 온도계 코드부(162) 내의 최상위 비트의 래더 저항 4R을 치환하는 리던던시 저항 4R을 구비한 리던던시 회로(620)를 설치하였다. 테스트 처리에서, 이상인 저항값의 래더 저항 4R이 특정된 경우에, 그 래더 저항 4R과 리던던시 저항 4R의 치환 정보를 (Rom)Fuse(501)에 기억하도록 하였다. 그리고, 전압 발생 회로(600)가 탑재된 칩의 기동 시에, (Rom)Fuse(501)에 기억한 치환 정보에 의해 래더 저항 4R을 리던던시 저항 4R로 치환하도록 하였다. 이 때문에, 전압 발생 회로(600)에서, 온도계 코드부(162) 내의 저항값 오차의 영향을 가장 받기 쉬운 최상위 비트(MSB)의 래더 저항 4R을 리던던시 저항 4R로 치환하는 것을 가능하게 하였다.

따라서, 칩을 테스트하는 단계에서 이상인 저항 소자를 정상인 저항 소자로 치환하여 출하하는 것이 가능하게 되고, 프로세스의 변동에도 강하여, 보다 고정밀 도의 프로그램 전압 스텝 업을 실현하는 것이 가능하게 된다. 따라서, 상기 전압 발생 회로를 플래시 메모리 장치에 적용함으로써, 프로그램 시의 메모리 셀의 임계값 분포의 제어가 용이하게 되어, 프로그램 스피이드의 고속화나 칩의 수율의 향상을 기대할 수 있다. 특히, 8치나 16치의 셀의 플래시 메모리 장치에서는, 매우 고정밀도의 전압 스텝 업이 필요하여, 본 제4 실시예의 전압 발생 회로 기술은 유용하다고 생각된다.

(제5 실시예)

상기 제4 실시예에 나타내는 바이너리 코드와 온도계 코드의 조합의 전류 가산형의 전압 설정 회로에서는, 반도체 기억 장치에서 알려져 있는 불량 셀을 치환하는 리던던시 치환 방법을 이용하여, 온도계 코드부 내의 이상인 저항값을 나타내는 래더 저항을 정상인 저항 소자로 치환하는 리던던시 회로를 설치한 경우를 나타내었지만, 본 제5 실시예에서는, 또한, 바이너리 코드부 내의 이상인 저항값을 나타내는 래더 저항을 치환하는 저항 소자를 리던던시 회로 내에 더 설치하는 것을 특징으로 한다.

전압 발생 회로의 회로도를 도 15에 도시한다. 도 15에 도시한 본 제5 실시예에 따른 전압 발생 회로(700)는, 온도계 코드와 바이너리 코드를 조합한 전류 가산형 리미터이다. 상기한 MSB(Most Significant Bit)의 절환 시에서, 저항 소자의 저항값의 오차의 영향을 받아 정확하게 원하는 설정 전압을 얻을 수 없는 경우에, 그 저항 소자를 리던던시 회로(720) 내의 저항 소자로 치환하는 실시 형태로서 본 발명자가 고안한 것이다. 또한, 도 15에 도시하는 전압 발생 회로(700)에서, 상기 도 5에 도시한 전압 발생 회로와 동일한 구성 부분에는 동일 부호를 붙이고, 그 구성 설명을 생략한다.

도 15에 도시하는 본 제5 실시예에 따른 전압 발생 회로(700)는, 1개의 차동 증폭기(104)와, 승압 회로(102)와, 승압 제어 회로(101)와, 리미터 회로(710)로 구성된다. 리미터 회로(710)는, 1개의 차동 증폭기(104)와, 최소 전압 설정 회로(170)와, 리던던시 회로(720)와, 바이너리 코드부(161)와, 온도계 코드부(162)를 구비한다. 전압 발생 회로(700)는, 바이너리 코드 및 온도계 코드에 의한 전류 가산형의 전압 설정 회로를 사용하고 있다.

리던던시 회로(720)는, 게이트 트랜지스터 RT<1>(제2 게이트 트랜지스터), RS<1>(제1 게이트 트랜지스터) 및 리던던시 저항 4R, 8R로 구성된다. 리던던시 회로(720)는, 상기 테스트기에 의해 온도계 코드부(162) 내의 3개의 래더 저항 4R 중, 임의의 래더 저항 4R의 저항값에 이상이 검출된 경우에, 외부의 호스트 장치(도시하지 않음)로부터의 지시에 의해 리던던시 저항 4R(제2 저항 소자)으로 치환하는 회로이다. 또한, 리던던시 회로(720)는, 상기 테스트기에 의해 바이너리 코드부(161) 내의 4개의 래더 저항 중, 래더 저항 8R의 저항값에 이상이 검출된 경우에, 외부의 호스트 장치(도시하지 않음)로부터의 지시에 의해 리던던시 저항 8R(제1 저항 소자)로 치환하는 회로이다.

또한, 도 15에 도시하는 (Rom)Fuse(501) 및 저항 리던던시 치환 회로(502)는, 전압 발생 회로(700)와 함께 칩 내에 내장되는 회로이다.

(Rom)Fuse(501)는, 상기 테스트기에 의한 테스트 결과에 의해 전압 설정 회 로(160)의 온도계 코드부(162) 내의 1개의 래더 저항 4R, 및 바이너리 코드부(161) 내의 1개의 래더 저항 8R의 치환이 리던던시 회로(720)에 의해 행하여진 경우에, 그 래더 저항 4R, 8R과, 리던던시 회로(720) 내의 리던던시 저항 4R, 8R을 대응시키는 치환 정보(제2 치환 정보, 제1 치환 정보)를 기억하는 ROM 등으로 구성되는 메모리이다. (Rom)Fuse(501)는 칩이 기동되었을 때에, 기억하는 치환 정보를 저항 리던던시 치환 회로(502)에 출력한다.

또한, 도 15의 전압 발생 장치(700)와 테스트기의 접속 부분의 구성은, 상기 도 13에 도시한 구성과 마찬가지이기 때문에, 도시 및 설명은 생략한다.

다음으로, 테스트기에서 실행되는 테스트 처리에 대하여, 도 16에 도시하는 플로우차트를 참조하여 설명한다.

도 16에서, 우선, 테스트기는, 전압 발생 회로(700) 내의 승압 회로(102)(VPGM Pump)의 동작을 정지하고, 스위치 SW2를 ON하여 외부 패드로부터 출력 노드(103)에 전압을 인가한다(스텝 S301). 다음으로, 테스트기는, 전압 설정 회로(160) 내의 게이트 트랜지스터를 모두 OFF로 한다(스텝 S302).

다음으로, 테스트기는, 온도계 코드부(162)의 게이트 트랜지스터 T<1>~T<3>을 1개씩 선택하기 위한 파라미터 Tn(n=N-1)(단, N:2~4, Nmax=4)을 이용하여, 상기 저항 리던던시 치환 회로(502) 내의 테스트용 절환 회로(502A)에 의해 게이트 트랜지스터 T<1>을 ON한다. 그리고, 그 게이트 트랜지스터 T<1>에 접속된 래더 저항 4R의 출력 패드로부터 흐르는 전류를 모니터한다(스텝 S303). 또한, 테스트기는, 모니터한 전류값을 래더 저항마다 내장 RAM에 보존한다.

다음으로, 테스트기는, 다음의 게이트 트랜지스터를 선택하기 위해, N에 1을 가산하여(스텝 S304), 그 가산 결과가 최대값(Nmax=4)보다 크게 되었는지를 판별(N>Nmax)한다(스텝 S305). 가산 결과가 최대값 이하인 경우에는(스텝 S305:아니오), 스텝 S303으로 되돌아가서, 상기 스텝 S303, S304의 처리를 반복한다. 또한, 가산 결과가 최대값보다 큰 경우에는(스텝 S305:예), 스텝 S306으로 이행한다. 이와 같이, 스텝 S303~스텝 S305의 처리를 반복하여 실행함으로써, 온도계 코드부(162) 내의 모든 래더 저항의 전류값의 모니터가 종료한다.

다음으로, 테스트기는, 게이트 트랜지스터 RT<1>만을 ON하고, 그 게이트 트랜지스터 RT<1>에 접속된 리던던시 저항 4R의 출력 패드에 흐르는 전류를 모니터하고, 모니터한 전류값을 리던던시 저항 4R과 대응시켜 내장 RAM에 보존한다(스텝 S306).

다음으로, 테스트기는, 상기 스텝 S303~스텝 S306에 의한 온도계 코드부(162) 내의 모든 래더 저항의 전류값 및 리던던시 저항 4R의 전류값의 측정 결과에 기초하여, 각 래더 저항 및 리던던시 저항 4R 중 각 저항값의 평균값으로부터 가장 저항값이 벗어난 저항 소자를 특정한다. 또한, 전류값의 측정 결과에 기초하여, 각 래더 저항 및 리던던시 저항 4R 중 가장 저항값이 낮은 저항 소자를 특정한다(스텝 S307).

다음으로, 테스트기는, 전압 설정 회로(160) 내의 게이트 트랜지스터를 모두 OFF로 한다(스텝 S308).

다음으로, 테스트기는, 바이너리 코드부(161)의 게이트 트랜지스터 S<3>만을 ON 하고, 그 게이트 트랜지스터 S<3>에 접속된 래더 저항 8R의 출력 패드로부터 흐르는 전류를 모니터한다(스텝 S309). 또한, 테스트기는, 모니터한 전류값을 래더 저항 8R과 대응시켜 내장 RAM에 보존한다.

다음으로, 테스트기는, 게이트 트랜지스터 R8<1>만을 ON하고, 그 게이트 트랜지스터 R8<1>에 접속된 리던던시 저항 8R의 출력 패드에 흐르는 전류를 모니터하고, 모니터한 전류값을 리던던시 저항 8R과 대응시켜 내장 RAM에 보존한다(스텝 S310).

다음으로, 테스트기는, 상기 스텝 S309 및 스텝 S310에 의한 바이너리 코드부(161) 내의 래더 저항 8R의 전류값 및 리던던시 저항 8R의 전류값의 측정 결과에 기초하여, 래더 저항 8R 및 리던던시 저항 8R 중 저항값이 타깃값(기대값)으로부터 벗어난 저항 소자를 특정한다(스텝 S311).

다음으로, 테스트기는, 상기 스텝 S307 및 스텝 S311에서 특정한 저항 소자가 리던던시 저항 4R, 8R인지의 여부를 판별한다(스텝 S312). 특정한 저항 소자가 리던던시 저항 4R, 8R인 경우에는(스텝 S312:예), 스텝 S313으로 이행한다. 또한, 특정한 저항 소자가 리던던시 저항 4R, 8R이 아닌 경우에는(스텝 S312:아니오), 스텝 S314로 이행한다.

스텝 S315에서, 테스트기는, 특정한 저항 소자가 리던던시 저항 4R, 8R이기 때문에, 저항의 치환은 행하지 않고, 본 테스트 처리를 종료한다.

또한, 스텝 S314에서, 테스트기는, 특정한 래더 저항 4R, 8R과, 이 래더 저항 4R, 8R을 치환하는 리던던시 저항 4R, 8R의 치환 정보를 칩 내에 보내고, 칩 내 의 프로그램을 기동하여 이 프로그램 동작에 의해 치환 정보를 (Rom)Fuse(501)에 기억시켜, 본 테스트 처리를 종료한다.

이상의 테스트기에 의한 테스트 처리에 의해 (Rom)Fuse(501)에 치환 정보가 기억된 후, 전압 발생 회로(700)가 탑재된 칩이 기동되면, 전압 발생 회로(700)에서는, (Rom)Fuse(501)로부터 상기 치환 정보가 저항 리던던시 치환 회로(502)에 출력된다. 그리고, 외부의 호스트 CPU 등으로부터 온도계 코드부(162) 내의 최상위 비트(MSB)의 래더 저항 4R 또는 바이너리 코드부(161) 내의 최상위 비트의 래더 저항 8R에 관계되는 전압 설정 지시가 입력된 경우, 저항 리던던시 치환 회로(502)에 의해, 리던던시 회로(720) 내의 게이트 트랜지스터 RT<1> 또는 게이트 트랜지스터 RS<1>이 ON되어, 온도계 코드부(162) 내의 게이트 트랜지스터 T<n> 또는 바이너리 코드부(161) 내의 게이트 트랜지스터 S<3>이 OFF된다. 그리고, 리던던시 회로(720) 내의 리던던시 저항 4R 또는 8R을 이용하여 지정된 전압에 대응하는 VPGM 전압이 출력 노드(103)로부터 출력되게 된다.

이상과 같이, 본 제5 실시예의 전압 발생 회로(700)에서는, 전압 발생 회로(700) 내의 온도계 코드부(162) 내의 최상위 비트의 래더 저항 4R, 및 바이너리 코드부(161) 내의 최상위 비트의 래더 저항 8R을 치환하는 리던던시 저항 4R, 8R을 구비한 리던던시 회로(720)를 설치하였다. 테스트 처리에서, 이상인 저항값의 래더 저항이 특정된 경우에, 그 래더 저항 4R, 8R과 리던던시 저항 4R, 8R의 치환 정보를 (Rom)Fuse(501)에 기억하도록 하였다. 그리고, 전압 발생 회로(700)가 탑재된 칩의 기동 시에, (Rom)Fuse(501)에 기억한 치환 정보에 의해 래더 저항 4R, 8R 을 리던던시 저항 4R, 8R로 치환하도록 하였다. 이 때문에, 전압 발생 회로(700)에서, 온도계 코드부(162) 내 및 바이너리 코드부(161) 내의 한쪽 또는 쌍방에서 저항값 오차의 영향을 가장 받기 쉬운 최상위 비트(MSB)의 래더 저항 4R, 8R을 리던던시 저항 4R, 8R로 치환하는 것을 가능하게 하였다.

따라서, 칩을 테스트하는 단계에서 이상인 저항 소자를 정상인 저항 소자로 치환하여 출하하는 것이 가능하게 되고, 프로세스의 변동에도 강하여, 보다 고정밀도의 프로그램 전압 스텝 업을 실현하는 것이 가능하게 된다. 따라서, 상기 전압 발생 회로를 플래시 메모리 장치에 적용함으로써, 프로그램 시의 메모리 셀의 임계값 분포의 제어가 용이하게 되어, 프로그램 스피이드의 고속화나 칩의 수율의 향상을 기대할 수 있다. 특히, 8치나 16치의 셀의 플래시 메모리 장치에서는, 매우 고정밀도의 전압 스텝 업이 필요하게 되어, 본 제5 실시예의 전압 발생 회로 기술은 유용하다고 생각된다.

(제6 실시예)

상기 제5 실시예에 나타내는 바이너리 코드와 온도계 코드의 조합의 전류 가산형의 전압 설정 회로에서는, 반도체 기억 장치에서 알려져 있는 불량 셀을 치환하는 리던던시 치환 방법을 이용하여, 온도계 코드부 내와 바이너리 코드부 내에서 이상인 저항값을 나타내는 각 래더 저항을 개별의 정상적인 저항 소자로 치환하는 리던던시 회로를 설치한 경우를 나타내었지만, 본 제6 실시예에서는, 온도계 코드부 내와 바이너리 코드부 내의 이상인 저항값을 나타내는 래더 저항을 치환하는 공통인 저항 소자를 리던던시 회로 내에 설치하는 것을 특징으로 한다.

전압 발생 회로의 회로도를 도 17에 도시한다. 도 17에 도시한 본 제6 실시예에 따른 전압 발생 회로(800)는, 온도계 코드와 바이너리 코드를 조합한 전류 가산형 리미터이다. 상기한 MSB(Most Significant Bit)의 절환 시에서, 저항 소자의 저항값의 오차의 영향을 받아 정확하게 원하는 설정 전압을 얻을 수 없는 경우에, 그 저항 소자를 리던던시 회로(820) 내의 저항 소자로 치환하는 실시 형태로서 본 발명자가 고안한 것이다. 또한, 도 17에 도시하는 전압 발생 회로(800)에서, 상기 도 5에 도시한 전압 발생 회로와 동일한 구성 부분에는 동일 부호를 붙이고, 그 구성 설명을 생략한다.

도 17에 도시하는 본 제6 실시예에 따른 전압 발생 회로(800)는, 1개의 차동 증폭기(104)와, 승압 회로(102)와, 승압 제어 회로(101)와, 리미터 회로(810)로 구성된다. 리미터 회로(810)는, 1개의 차동 증폭기(104)와, 최소 전압 설정 회로(170)와, 리던던시 회로(820)와, 바이너리 코드부(161)와, 온도계 코드부(162)를 구비한다. 전압 발생 회로(800)는, 바이너리 코드 및 온도계 코드에 의한 전류 가산형의 전압 설정 회로를 사용하고 있다.

리던던시 회로(820)는, 게이트 트랜지스터 R<1>, R<2> 및 2개의 리던던시 저항 8R로 구성된다. 리던던시 회로(820)는, 상기 테스트기에 의해 온도계 코드부(162) 내의 3개의 래더 저항 4R 중, 임의의 래더 저항 4R의 저항값에 이상이 검출된 경우에, 외부의 호스트 장치(도시하지 않음)로부터의 지시에 의해 리던던시 저항 8R(공통의 저항 소자)을 2개 이용하여 치환하는 회로이다. 또한, 리던던시 회로(820)는, 상기 테스트기에 의해 바이너리 코드부(161) 내의 4개의 래더 저항 중, 래더 저항 8R의 저항값에 이상이 검출된 경우에, 외부의 호스트 장치(도시하지 않음)로부터의 지시에 의해 리던던시 저항 8R(공통의 저항 소자)을 1개 이용하여 치환하는 회로이다.

또한, 도 17에 도시하는 (Rom)Fuse(501) 및 저항 리던던시 치환 회로(502)는, 전압 발생 회로(800)와 함께 칩 내에 내장되는 회로이다.

(Rom)Fuse(501)는, 상기 테스트기에 의한 테스트 결과에 의해 온도계 코드부(162) 내의 1개의 래더 저항 4R, 및 바이너리 코드부(161) 내의 1개의 래더 저항 8R의 치환이 리던던시 회로(820)에 의해 행하여진 경우에, 그 래더 저항 4R, 8R과, 리던던시 회로(820) 내의 2개의 리던던시 저항 8R을, 대응시키는 치환 정보(제2 치환 정보, 제1 치환 정보)를 기억하는 ROM 등으로 구성되는 메모리이다. (Rom)Fuse(501)는, 칩이 기동되었을 때에, 기억하는 치환 정보를 저항 리던던시 치환 회로(502)에 출력한다.

또한, 도 17의 전압 발생 장치(800)와 테스트기의 접속 부분의 구성은, 상기 도 13에 도시한 구성과 마찬가지이기 때문에, 도시 및 설명은 생략한다.

다음으로, 테스트기에서 실행되는 테스트 처리에 대하여, 도 18에 도시하는 플로우차트를 참조하여 설명한다.

도 18에서, 우선, 테스트기는, 전압 발생 회로(800) 내의 승압 회로(102)(VPGM Pump)의 동작을 정지하고, 스위치 SW2를 ON하여 외부 패드로부터 출력 노드(103)에 전압을 인가한다(스텝 S401). 다음으로, 테스트기는, 전압 설정 회로(160) 내의 게이트 트랜지스터를 모두 OFF로 한다(스텝 S402).

다음으로, 테스트기는, 온도계 코드부(162)의 게이트 트랜지스터 T<1>~T<3>을 1개씩 선택하기 위한 파라미터 Tn(n=N-1)(단, N:2~4, Nmax=4)을 이용하여, 상기 저항 리던던시 치환 회로(502) 내의 테스트용 절환 회로(502A)에 의해 게이트 트랜지스터 T<1>을 ON한다. 그리고, 그 게이트 트랜지스터 T<1>에 접속된 래더 저항 4R의 출력 패드로부터 흐르는 전류를 모니터한다(스텝 S403). 또한, 테스트기는, 모니터한 전류값을 래더 저항마다 내장 RAM에 보존한다.

다음으로, 테스트기는, 다음의 게이트 트랜지스터를 선택하기 위해, N에 1을 가산하여(스텝 S404), 그 가산 결과가 최대값(Nmax=4)보다 크게 되었는지를 판별(N>Nmax)한다(스텝 S405). 가산 결과가 최대값 이하인 경우에는(스텝 S405:아니오), 스텝 S403으로 되돌아가서, 상기 스텝 S403, S404의 처리를 반복한다. 또한, 가산 결과가 최대값보다 큰 경우에는(스텝 S405:예), 스텝 S406으로 이행한다. 이와 같이, 스텝 S403~스텝 S405의 처리를 반복하여 실행함으로써, 온도계 코드부(162) 내의 모든 래더 저항의 전류값의 모니터가 종료한다.

다음으로, 테스트기는, 전압 설정 회로(160) 내의 게이트 트랜지스터를 모두 OFF로 한다(스텝 S406).

다음으로, 테스트기는, 바이너리 코드부(161)의 게이트 트랜지스터 S<3>만을 ON하고, 그 게이트 트랜지스터 S<3>에 접속된 래더 저항 8R의 출력 패드로부터 흐르는 전류를 모니터한다(스텝 S407). 또한, 테스트기는, 모니터한 전류값을 래더 저항 8R과 대응시켜 내장 RAM에 보존한다.

다음으로, 테스트기는, 게이트 트랜지스터 R<1>만을 ON하고, 그 게이트 트랜 지스터 R<1>에 접속된 리던던시 저항 8R의 출력 패드에 흐르는 전류를 모니터하고, 모니터한 전류값을 리던던시 저항 8R과 대응시켜 내장 RAM에 보존한다(스텝 S408).

다음으로, 테스트기는, 게이트 트랜지스터 R<2>만을 ON하고, 그 게이트 트랜지스터 R<2>에 접속된 리던던시 저항 8R의 출력 패드에 흐르는 전류를 모니터하고, 모니터한 전류값을 리던던시 저항 8R과 대응시켜 내장 RAM에 보존한다(스텝 S409).

다음으로, 테스트기는, 상기 스텝 S403~스텝 S409에 의한 온도계 코드부(162) 내의 모든 래더 저항의 전류값, 바이너리 코드부(161) 내의 8R의 래더 저항의 전류값 및 2개의 리던던시 저항 8R의 전류값의 측정 결과에 기초하여, 각 래더 저항 및 리던던시 저항 8R 중 각 저항값의 평균값으로부터 가장 저항값이 벗어난 저항 소자를 특정한다. 혹은, 전류값의 측정 결과에 기초하여, 각 래더 저항 및 리던던시 저항 8R 중 가장 저항값이 낮은 저항 소자를 특정한다(스텝 S410).

다음으로, 테스트기는, 스텝 S410에서 특정한 저항 소자가 리던던시 저항 8R인지의 여부를 판별한다(스텝 S411). 특정한 저항 소자가 리던던시 저항 8R인 경우에는(스텝 S411:예), 스텝 S412로 이행한다. 또한, 특정한 저항 소자가 리던던시 저항 8R이 아닌 래더 저항의 경우에는(스텝 S411:아니오), 스텝 S413으로 이행한다.

스텝 S412에서, 테스트기는, 특정한 저항 소자가 리던던시 저항 8R이기 때문에, 저항의 치환은 행하지 않고, 본 테스트 처리를 종료한다.

또한, 스텝 S413에서, 테스트기는, 특정한 래더 저항(래더 저항 4R 또는 8R)과, 이 래더 저항을 치환하는 2개의 리던던시 저항 8R 또는 1개의 리던던시 저항 8R의 치환 정보를 칩 내에 보내고, 칩 내의 프로그램을 기동하여 이 프로그램 동작에 의해 치환 정보를 (Rom)Fuse(501)에 기억시켜, 본 테스트 처리를 종료한다.

또한, 상기 스텝 S413에서, 특정한 래더 저항이 온도계 코드부(161) 내의 3개의 래더 저항 4R 중 1개의 래더 저항 4R인 경우에는, 리던던시 회로(820) 내의 병렬로 접속된 2개의 리던던시 저항 8R을 이용하여 치환한다. 또한, 특정한 래더 저항이 바이너리 코드부(161) 내의 래더 저항 8R인 경우에는, 리던던시 회로(820) 내의 2개의 리던던시 저항 8R 중 한쪽의 리던던시 저항 8R을 이용하여 치환한다.

이상의 테스트기에 의한 테스트 처리에 의해 (Rom)Fuse(501)에 치환 정보가 기억된 후, 전압 발생 회로(800)가 탑재된 칩이 기동되면, 전압 발생 회로(800)에서는, (Rom)Fuse(501)로부터 상기 치환 정보가 저항 리던던시 치환 회로(502)에 출력된다. 그리고, 외부의 호스트 CPU 등으로부터 온도계 코드부(162) 내의 최상위 비트의 래더 저항 4R 또는 바이너리 코드부(161) 내의 최상위 비트의 래더 저항 8R에 관계되는 전압 설정 지시가 입력된 경우, 저항 리던던시 치환 회로(502)에 의해, 리던던시 회로(820) 내의 게이트 트랜지스터 R<1> 및 게이트 트랜지스터 R<2>의 한쪽 또는 쌍방이 ON되어, 온도계 코드부(162) 내의 게이트 트랜지스터 T<3>∼<1> 중의 이상을 나타낸 래더 저항에 대응하는 게이트 트랜지스터 Tn이 OFF되거나, 또는 바이너리 코드부(161) 내의 게이트 트랜지스터 S<3>이 OFF된다. 그리고, 리던던시 회로(820) 내의 2개의 리던던시 저항 8R 중 한쪽 또는 쌍방을 이용하여 지정된 전압에 대응하는 VPGM 전압이 출력 노드(103)로부터 출력되게 된다.

이상과 같이, 본 제6 실시예의 전압 발생 회로(800)에서는, 전압 설정 회 로(160) 내의 온도계 코드부(162) 내의 최상위 비트를 포함하는 복수의 래더 저항 4R, 및 바이너리 코드부(161) 내의 최상위 비트의 래더 저항 8R을, 공통으로 치환하는 2개의 리던던시 저항 8R을 구비한 리던던시 회로(820)를 설치하였다. 테스트 처리에서, 이상인 저항값의 래더 저항이 특정된 경우에, 그 래더 저항 4R, 8R과 리던던시 저항 8R의 치환 정보를 (Rom)Fuse(501)에 기억하도록 하였다. 그리고, 전압 발생 회로(800)가 탑재된 칩의 기동 시에, (Rom)Fuse(501)에 기억한 치환 정보에 의해 래더 저항 4R, 8R을 2개 또는 1개의 리던던시 저항 8R로 치환하도록 하였다. 이 때문에, 전압 발생 회로(800)에서, 온도계 코드부(162) 내 및 바이너리 코드부(161) 내의 한쪽 또는 쌍방에서 저항값 오차의 영향을 가장 받기 쉬운 최상위 비트(MSB)의 래더 저항 4R, 8R을 공통되는 2개의 리던던시 저항 8R로 치환하는 것을 가능하게 하였다.

따라서, 칩을 테스트하는 단계에서 이상인 저항 소자를 정상인 저항 소자로 치환하여 출하하는 것이 가능하게 되고, 프로세스의 변동에도 강하여, 보다 고정밀도의 프로그램 전압 스텝 업을 실현하는 것이 가능하게 된다. 따라서, 상기 전압 발생 회로를 플래시 메모리 장치에 적용함으로써, 프로그램 시의 메모리 셀의 임계값 분포의 제어가 용이하게 되어, 프로그램 스피이드의 고속화나 칩의 수율의 향상을 기대할 수 있다. 특히, 8치나 16치의 셀의 플래시 메모리 장치에서는, 매우 고정밀도의 전압 스텝 업이 필요하여, 본 제6 실시예의 전압 발생 회로 기술은 유용하다고 생각된다.

(제7 실시예)

상기 제1 실시예∼제6 실시예에서는, 전압 발생 회로의 테스트를 외부의 테스트기로부터 행하는 경우를 나타내었지만, 본 제7 실시예에서는, 전압 발생 회로가 탑재된 칩에 테스트 회로를 내장(BIST: Built-In Self-Test)한 것을 특징으로 한다.

전압 발생 회로의 회로도를 도 19에 도시한다. 도 19에 도시한 본 제7 실시예에 따른 전압 발생 회로(900)는, 온도계 코드와 바이너리 코드를 조합한 전류 가산형 리미터이다. 상기한 MSB(Most Significant Bit)의 절환 시에서, 저항 소자의 저항값의 오차의 영향을 받아 정확하게 원하는 설정 전압을 얻을 수 없는 경우에, 그 저항 소자를 리던던시 회로(620) 내의 저항 소자로 치환하는 실시 형태로서 본 발명자가 고안한 것이다. 또한, 도 19에 도시하는 전압 발생 회로(900)에서, 상기 도 11에 도시한 전압 발생 회로(600)와 동일한 구성 부분에는 동일 부호를 붙이고, 그 구성 설명을 생략한다.

도 20에 도시하는 본 제7 실시예에 따른 전압 발생 회로(900)는, 1개의 차동 증폭기(104)와, 승압 회로(102)와, 승압 제어 회로(101)와, 리미터 회로(610)로 구성된다. 리미터 회로(610)는, 1개의 차동 증폭기(104)와, 최소 전압 설정 회로(170)와, 리던던시 회로(620)와, 바이너리 코드부(161)와, 온도계 코드부(162)를 구비한다. 또한, 전압 발생 회로(900)의 테스트를 행하는 구성으로서, 테스트 시퀀서 회로(910)와, 레지스터(920)와, 전류원(930)과, 스위치(940)를 구비한다. 전압 발생 회로(900)는, 바이너리 코드 및 온도계 코드에 의한 전류 가산형의 전압 설정 회로를 사용하고 있다.

테스트 시퀀서 회로(910)는, 전압 발생 회로(900)의 테스트를 행한다. 레지스터(920)는, ENABLE 신호가 절환되었을 때의 디지털 입력값을 기억한다. 전류원(930)은, 디지털 입력값에 따라서 정수배로 출력 전류를 변화시킨다. 스위치(940)(Switch_A)는, 리미터 회로(610) 내에의 전원 전압의 공급의 ON/OFF를 행한다. 이 스위치(940)는, 외부로부터 칩이 기동되었을 때에 ON하고, 칩이 정지되었을 때에 OFF한다.

다음으로, 테스트 시퀀서 회로(910)에서 실행되는 테스트 처리에 대하여, 도 20에 도시하는 플로우차트를 참조하여 설명한다.

도 20에서, 우선, 테스트 시퀀서 회로(910)는, 전압 발생 회로(900) 내의 승압 회로(102)(VPGM Pump)의 동작을 정지한다(스텝 S501). 다음으로, 테스트 시퀀서 회로(910)는, 전압 설정 회로(160) 내의 게이트 트랜지스터를 모두 OFF로 한다(스텝 S502).

다음으로, 테스트 시퀀서 회로(910)는, 온도계 코드부(162)의 게이트 트랜지스터 T<1>~T<3>을 1개씩 선택하기 위한 파라미터 Tn(n=N-1)(단, N:2~4, Nmax=4)을 이용하여, 게이트 트랜지스터 T<1>을 ON하여, 디지털 입력값에 따라서 전류원(930)의 출력 전류를 변화시킨다(스텝 S503).

다음으로, 테스트 시퀀서 회로(910)는, 차동 증폭기(104)로부터 출력되는 ENABLE 신호를 모니터하고, 이 ENABLE 신호가 절환되었을 때의 디지털 입력값을 레지스터(920)에 기억시킨다(스텝 S504).

다음으로, 테스트 시퀀서 회로(910)는, 다음의 게이트 트랜지스터를 선택하 기 위해, N에 1을 가산하여(스텝 S505), 그 가산 결과가 최대값(Nma x=4)보다 크게 되었는지를 판별(N)Nmax)한다(스텝 S506). 가산 결과가 최대값 이하인 경우에는(스텝 S505:아니오), 스텝 S503으로 되돌아가서, 상기 스텝 S503, S504의 처리를 반복한다. 또한, 가산 결과가 최대값보다 큰 경우에는(스텝 S506:예), 스텝 S507로 이행한다. 이와 같이, 스텝 S503∼스텝 S506의 처리를 반복하여 실행함으로써, 온도계 코드부(162) 내의 모든 래더 저항의 디지털값의 샘플링을 종료한다.

다음으로, 테스트 시퀀서 회로(910)는, 게이트 트랜지스터 RT<1>만을 ON하고, 디지털 입력값에 따라서 전류원(930)의 출력 전류를 변화시킨다(스텝 S507).

다음으로, 테스트 시퀀서 회로(910)는, 상기 스텝 S503∼스텝 S507에 의한 온도계 코드부(162) 내의 모든 래더 저항 및 리던던시 저항 4R에서 샘플링된 각 디지털값에 기초하여, 각 래더 저항 및 리던던시 저항 4R 중 각 저항값의 평균값으로부터 가장 저항값이 벗어난 저항 소자를 특정한다. 또한, 각 디지털값에 기초하여, 각 래더 저항 및 리던던시 저항 4R 중 가장 저항값이 낮은 저항 소자를 특정한다(스텝 S508).

다음으로, 테스트 시퀀서 회로(910)는, 스텝 S508에서 특정한 저항 소자가 리던던시 저항 4R인지의 여부를 판별한다(스텝 S509). 특정한 저항 소자가 리던던시 저항 4R인 경우에는(스텝 S509:예), 스텝 S510으로 이행한다. 또한, 특정한 저항 소자가 리던던시 저항 4R이 아닌 경우에는(스텝 S509:아니오), 스텝 S511로 이행한다.

스텝 S510에서, 테스트 시퀀서 회로(910)는, 특정한 저항 소자가 리던던시 저항 4R이기 때문에, 저항의 치환은 행하지 않고, 본 테스트 처리를 종료한다.

또한, 스텝 S511에서, 테스트 시퀀서 회로(910)는, 특정한 래더 저항과, 이 래더 저항을 치환하는 리던던시 저항 4R의 치환 정보를, 프로그램을 기동하여 이 프로그램 동작에 의해 (Rom)Fuse(도시하지 않음)에 기억시켜, 본 테스트 처리를 종료한다.

이상의 테스트 시퀀서 회로(910)에 의한 테스트 처리에 의해 (Rom)Fuse(501)에 치환 정보가 기억된 후, 전압 발생 회로(600)가 탑재된 칩이 기동되면, 전압 발생 회로(900)에서는, (Rom)Fuse(501)로부터 상기 치환 정보가 판독된다. 그리고, 온도계 코드부(162) 내의 최상위 비트(MSB)의 래더 저항 4R에 관계되는 전압 설정 지시가 입력된 경우, 치환 정보에 의해, 리던던시 회로(620) 내의 게이트 트랜지스터 RT<1>이 ON되어, 온도계 코드부(162) 내의 게이트 트랜지스터 T<n>이 OFF된다. 그리고, 리던던시 회로(620) 내의 리던던시 저항 4R을 이용하여 지정된 전압에 대응하는 VPGM 전압이 출력 노드(103)로부터 출력되게 된다.

이상과 같이, 본 제7 실시예의 전압 발생 회로(900)에서는, 전압 발생 회로(900) 내의 온도계 코드부(162) 내의 최상위 비트의 래더 저항 4R을 치환하는 리던던시 저항 4R을 구비한 리던던시 회로(620)를 설치하였다. 또한, 전압 발생 회로(900)에서는, 테스트 처리를 실행하는 테스트 시퀀서 회로(910)를 구비하였다. 그리고, 테스트 처리에서, 이상인 저항값의 래더 저항이 특정된 경우에, 그 래더 저항 4R과 리던던시 저항 4R의 치환 정보를 (Rom)Fuse에 기억하도록 하였다. 그리고, 전압 발생 회로(900)가 탑재된 칩의 기동 시에, (Rom)Fuse에 기억한 치환 정보 에 의해 래더 저항 4R을 리던던시 저항 4R로 치환하도록 하였다. 이 때문에, 전압 발생 회로(900)에서, 온도계 코드부(162) 내의 저항값 오차의 영향을 가장 받기 쉬운 최상위 비트(MSB)의 래더 저항 4R을 리던던시 저항 4R로 치환하는 것을 가능하게 하였다.

따라서, 칩을 테스트하는 단계에서 이상인 저항 소자를 정상인 저항 소자로 치환하여 출하하는 것이 가능하게 되고, 프로세스의 변동에도 강하여, 보다 고정밀도의 프로그램 전압 스텝 업을 실현하는 것이 가능하게 된다. 또한, 테스트 시퀀서 회로를 내장하도록 하였기 때문에, 전압 발생 회로를 출하한 후에도 테스트를 실행하여, 불량의 래더 저항을 치환하는 것이 가능하게 된다. 따라서, 상기 전압 발생 회로를 플래시 메모리 장치에 적용함으로써, 프로그램 시의 메모리 셀의 임계값 분포의 제어가 용이하게 되어, 프로그램 스피이드의 고속화나 칩의 수율의 향상을 기대할 수 있다. 특히, 8치나 16치의 셀의 플래시 메모리 장치에서는, 매우 고정밀도의 전압 스텝 업이 필요하여, 본 발명의 전압 발생 회로 기술은 유용하다고 생각된다.

다음으로, 상기 제3 실시예∼제7 실시예에서 나타낸 리던던시 저항의 신뢰성을 향상시키는 구성에 대하여, 도 21을 참조하여 설명한다.

도 21의 (a)는, 상기 도 11 및 도 19에 도시한 리던던시 저항 4R의 구성을 도시하고 있다. 이 리던던시 저항 4R을, 도 21의 (b)에 도시하는 회로로 치환한다. 이 경우 1개의 리던던시 저항 4R을, 1개의 리던던시 저항 3.2R과, 3개의 리던던시 저항 0.4R로 치환하고 있다.

3개의 리던던시 저항 0.4R은, 임의의 리던던시 저항 0.4R의 저항값이 어긋난 경우에, 다른 리던던시 저항 0.4R로 치환하는 구성으로 한 것이다. 예를 들면, 통상은 게이트 트랜지스터 F<2>를 ON하고, 2개의 리던던시 저항 0.4R의 세트로 치환하고 있었던 것으로 한다. 그리고, 한쪽의 리던던시 저항 0.4R의 저항값이 높게 어긋난 경우에는, 게이트 트랜지스터 F<0>나 F<1>을 ON함으로써, 리던던시 저항의 치환이 가능하게 된다. 또한, 리던던시 저항 0.4R의 저항값이 낮게 어긋난 경우에는, 게이트 트랜지스터 F<3>을 ON함으로써, 리던던시 저항의 치환이 가능하게 된다.

이상과 같이, 1개의 래더 저항을 치환하는 리던던시 저항의 회로 구성을, 복수의 저항 소자로 구성하고, 그 각 저항 소자간에 게이트 트랜지스터를 설치하여, 저항값이 어긋난 리던던시 저항을 다른 정상적인 리던던시 저항의 조합으로 치환하는 것을 가능하게 하였다. 그 결과, 칩 내에 설치하는 리던던시 회로의 레이아웃상의 제한 등에 의해, 리던던시 저항 소자의 저항값에 변동이 발생하는 등의 문제점을, 복수의 리던던시 저항 소자에서 조정 가능하게 되어, 리던던시 저항의 신뢰성을 향상할 수 있다.

또한, 상기 제3~제7 실시예에서는, 테스트기는, 저항값이 어긋난 저항 소자를 특정하는 방법으로서, 각 저항값의 평균값으로부터 가장 저항값이 벗어난 저항 소자를 특정하는 경우와, 각 래더 저항 및 리던던시 저항 중 가장 저항값이 낮은 저항 소자를 특정하는 경우를 나타내었다. 이들 특정 방법은, 제어 방법 등에 의해 어느 한쪽을 채용하면 된다.

또한, 반도체 기억 장치가, 상기 제1~제7 실시예 중 어느 1개에 기재된 전압 발생 회로를 구비하도록 해도 된다.

또한, 상기 제3~제6 실시예에 기재된 테스트기는, 전압 설정 회로, 바이너리 코드부(제1 전압 설정 회로) 및 온도계 코드부(제2 전압 설정 회로)가 구비하는 복수의 저항 소자를 순차적으로 절환하여 각 저항 소자의 저항값을 검출하는 저항값 검출부와, 검출된 각 저항값을 각 저항 소자의 기준 저항값과 비교하여, 각 저항값이 소정의 범위 내에 들어가는지의 여부를 판별하는 저항값 판별부와, 검출된 저항값이 소정의 범위 외로 판별된 저항 소자를 리던던시 회로(용장 회로)가 구비하는 저항 소자, 제1 저항 소자 혹은 제2 저항 소자로 치환하는 치환 정보를 생성하여 상기 치환 정보 기억부에 기억하는 (Rom)Fuse(치환 정보 생성부)를 구비하도록 해도 된다. 이 테스트기의 기능은, 반도체 기억 장치가 구비하도록 해도 된다.

또한, 상기 제3~제6 실시예에 기재된 테스트기는, 전압 설정 회로, 바이너리 코드부(제1 전압 설정 회로) 및 온도계 코드부(제2 전압 설정 회로)가 구비하는 복수의 저항 소자를 순차적으로 절환하여 각 저항 소자의 저항값을 검출하는 공정과, 검출된 각 저항값이 각 저항 소자의 기준 저항값과 비교하여, 그 각 저항값이 소정의 범위 내에 들어가는지의 여부를 판별하는 공정과, 검출된 저항값이 소정의 범위 외로 판별된 저항 소자를 리던던시 회로(용장 회로)가 구비하는 저항 소자, 제1 저항 소자 혹은 제2 저항 소자에서 치환하는 치환 정보를 생성하여 치환 정보 기억부에 기억하는 공정을 실행하는 전압 발생 회로의 테스트 방법을 구비하도록 해도 된다.

본 발명의 일 실시예에 따르면, 고정밀도의 출력 전압을 설정 가능한 전압 발생 회로를 제공할 수 있다.

Claims (8)

1. 차동 증폭기와,

   기준 전압 발생 회로와,

   승압 회로와,

   승압 제어 회로와,

   출력 노드와,

   비교 전압 검출 노드와,

   귀환 저항 소자와,

   전압 설정 회로와,

   최소 전압 설정 회로

   를 구비하는 전압 발생 회로로서,

   상기 차동 증폭기의 2개의 입력 중, 한쪽은 상기 기준 전압 발생 회로가 출력하는 기준 전압이 입력되고, 다른쪽은 상기 비교 전압 검출 노드에 접속되고, 상기 차동 증폭기의 출력은 상기 승압 제어 회로의 일단에 접속되며,

   상기 승압 제어 회로의 타단은 상기 승압 회로의 일단에 접속되고,

   상기 승압 회로의 타단은 상기 귀환 저항 소자의 일단 및 상기 출력 노드에 접속되며,

   상기 비교 전압 검출 노드에는, 상기 귀환 저항 소자의 타단이 접속됨과 함께, 상기 전압 설정 회로 및 상기 최소 전압 설정 회로가 병렬로 접속되고,

   상기 전압 설정 회로는, 기준으로 되는 저항값의 (1/2)ⁿ의 값(n은 자연수)을 갖는 복수의 저항 소자를 구비하고, 복수의 비트로 이루어지는 바이너리 코드에 의해 제어되는 게이트 트랜지스터와 상기 저항 소자의 조가 복수 병렬로 접속되고, 상기 바이너리 코드의 디지털 데이터에 따라서 상기 게이트 트랜지스터가 선택되어 작동하고, 상기 선택된 게이트 트랜지스터에 접속된 상기 저항 소자에 전류가 흐름으로써 상기 귀환 저항 소자에 흐르는 전류를 제어하여, 상기 출력 노드의 전압을 단계적으로 설정하고,

   상기 최소 전압 설정 회로는, 상기 비교 전압 검출 노드와 그라운드 사이에, 또한, 상기 전압 설정 회로와 병렬로 접속되고, 1개 이상의 게이트 트랜지스터와 저항 소자의 조로 구성되고, 상기 게이트 트랜지스터가 선택되어 작동하고, 상기 선택된 상기 게이트 트랜지스터에 접속된 저항 소자에 전류가 흐름으로써, 상기 출력 노드의 전압의 최소 전압을 설정하는

   것을 특징으로 하는 전압 발생 회로.
2. 제1항에 있어서,

   상기 전압 설정 회로는, 제1 전압 설정 회로와 제2 전압 설정 회로로 구성되고,

   상기 제1 전압 설정 회로는, 기준으로 되는 저항값의 (1/2)ⁿ의 값(n은 자연수)을 갖는 복수의 저항 소자를 구비하고, 복수의 비트로 이루어지는 바이너리 코 드에 의해 제어되는 게이트 트랜지스터와 상기 저항 소자의 조가 복수 병렬로 접속되고, 상기 바이너리 코드의 디지털 데이터에 따라서 상기 게이트 트랜지스터가 선택되어 작동하고, 상기 선택된 게이트 트랜지스터에 접속된 상기 저항 소자에 전류가 흐름으로써 상기 귀환 저항 소자에 흐르는 전류를 제어하여, 상기 출력 노드의 전압을 단계적으로 설정하고,

   상기 제2 전압 설정 회로는, 기준으로 되는 저항값과 거의 동일한 값을 갖는 복수의 저항 소자를 구비하고, 상기 복수의 비트로 이루어지는 온도계 코드의 디지털 데이터에 의해 제어되는 게이트 트랜지스터와 상기 저항 소자의 조가 복수 병렬로 접속되고, 상기 온도계 코드의 디지털 데이터에 따라서 상기 게이트 트랜지스터가 선택되어 작동하고, 상기 선택된 게이트 트랜지스터에 접속된 상기 저항 소자에 전류가 흐름으로써, 상기 귀환 저항 소자에 흐르는 전류를 제어하여, 상기 출력 노드의 전압을 단계적으로 설정하는

   것을 특징으로 하는 전압 발생 회로.
3. 제1항에 있어서,

   상기 전압 설정 회로는, 기준으로 되는 저항값과 거의 동일한 값을 갖는 복수의 저항 소자를 구비하고, 상기 복수의 비트로 이루어지는 온도계 코드의 디지털 데이터에 의해 제어되는 게이트 트랜지스터와 상기 저항 소자의 조가 복수 병렬로 접속되고, 상기 온도계 코드의 디지털 데이터에 따라서 상기 게이트 트랜지스터가 선택되어 작동하고, 상기 선택된 게이트 트랜지스터에 접속된 상기 저항 소자에 전 류가 흐름으로써 상기 귀환 저항 소자에 흐르는 전류를 제어하여, 상기 출력 노드의 전압을 단계적으로 설정하는

   것을 특징으로 하는 전압 발생 회로.
4. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 기준 전압 발생 회로가 출력하는 기준 전압을 조정함으로써, 상기 출력 노드의 전압의 스텝 전압 폭을 설정하는

   것을 특징으로 하는 전압 발생 회로.
5. 제1항에 있어서,

   상기 복수의 비트로 이루어지는 바이너리 코드에 의해 제어되는 상기 게이트 트랜지스터와 상기 저항 소자의 조가 복수 병렬로 접속된 상기 전압 설정 회로에 대하여, 상기 복수의 저항 소자 중 일부의 저항 소자를 치환하는 게이트 트랜지스터와 저항 소자를 구비하는 용장 회로와,

   상기 일부의 저항 소자를 상기 용장 회로가 구비하는 저항 소자로 치환할 때의 치환 정보를 기억하는 치환 정보 기억부와,

   상기 치환 정보 기억부에 기억된 치환 정보에 기초하여, 상기 일부의 저항 소자의 게이트 트랜지스터와, 상기 용장 회로가 구비하는 저항 소자의 게이트 트랜지스터를 제어하여, 상기 일부의 저항 소자를 상기 용장 회로가 구비하는 저항 소자로 치환하는 치환부

   를 구비하는 것을 특징으로 하는 전압 발생 회로.
6. 제2항에 있어서,

   상기 제2 전압 설정 회로가 구비하는 상기 복수의 저항 소자 중 일부의 저항 소자를 치환하는 게이트 트랜지스터와 저항 소자를 구비하는 용장 회로와,

   상기 일부의 저항 소자를 상기 용장 회로가 구비하는 저항 소자로 치환할 때의 치환 정보를 기억하는 치환 정보 기억부와,

   상기 치환 정보 기억부에 기억된 치환 정보에 기초하여, 상기 일부의 저항 소자의 게이트 트랜지스터와, 상기 용장 회로가 구비하는 저항 소자의 게이트 트랜지스터를 제어하여, 상기 일부의 저항 소자를 상기 용장 회로가 구비하는 저항 소자로 치환하는 치환부

   를 구비하는 것을 특징으로 하는 전압 발생 회로.
7. 제2항에 있어서,

   상기 제1 전압 설정 회로가 구비하는 상기 복수의 저항 소자 중의 일부의 저항 소자를 치환하는 제1 게이트 트랜지스터 및 제1 저항 소자와, 상기 제2 전압 설정 회로가 구비하는 상기 복수의 저항 소자 중 일부의 저항 소자를 치환하는 제2 게이트 트랜지스터 및 제2 저항 소자를 구비하는 용장 회로와,

   상기 제1 전압 설정 회로의 일부의 저항 소자를 상기 용장 회로가 구비하는 제1 저항 소자로 치환할 때의 제1 치환 정보와, 상기 제2 전압 설정 회로의 일부의 저항 소자를 상기 용장 회로가 구비하는 제2 저항 소자로 치환할 때의 제2 치환 정보를 기억하는 치환 정보 기억부와,

   상기 치환 정보 기억부에 기억된 상기 제1 치환 정보에 기초하여, 상기 제1 전압 설정 회로의 일부의 저항 소자의 게이트 트랜지스터와, 상기 용장 회로가 구비하는 제1 게이트 트랜지스터를 제어하여, 상기 제1 전압 설정 회로의 일부의 저항 소자를 상기 용장 회로가 구비하는 상기 제1 저항 소자로 치환하고, 상기 치환 정보 기억부에 기억된 상기 제2 치환 정보에 기초하여, 상기 제2 전압 설정 회로의 일부의 저항 소자의 게이트 트랜지스터와, 상기 용장 회로가 구비하는 제2 게이트 트랜지스터를 제어하고, 상기 제2 전압 설정 회로의 일부의 저항 소자를 상기 용장 회로가 구비하는 상기 제2 저항 소자로 치환하는 치환부

   를 구비하는 것을 특징으로 하는 전압 발생 회로.
8. 제2항에 있어서,

   상기 제1 전압 설정 회로가 구비하는 상기 복수의 저항 소자 중의 일부의 저항 소자와, 상기 제2 전압 설정 회로가 구비하는 상기 복수의 저항 소자 중 일부의 저항 소자를 함께 치환하는 게이트 트랜지스터와 공통의 저항 소자를 복수 구비하는 용장 회로와,

   상기 제1 전압 설정 회로의 일부의 저항 소자를 상기 용장 회로가 구비하는 공통의 저항 소자로 치환할 때의 제1 치환 정보, 및 상기 제2 전압 설정 회로의 일부의 저항 소자를 상기 용장 회로가 구비하는 공통의 저항 소자로 치환할 때의 제2 치환 정보를 기억하는 치환 정보 기억부와,

   상기 치환 정보 기억부에 기억된 상기 제1 치환 정보에 기초하여, 상기 제1 전압 설정 회로의 일부의 저항 소자의 게이트 트랜지스터와, 상기 용장 회로가 구비하는 복수의 게이트 트랜지스터를 제어하여, 상기 제1 전압 설정 회로의 일부의 저항 소자를 상기 용장 회로가 구비하는 상기 복수의 공통의 저항 소자로 치환하고, 상기 치환 정보 기억부에 기억된 상기 제2 치환 정보에 기초하여, 상기 제2 전압 설정 회로의 일부의 저항 소자의 게이트 트랜지스터와, 상기 용장 회로가 구비하는 복수의 게이트 트랜지스터를 제어하여, 상기 제2 전압 설정 회로의 일부의 저항 소자를 상기 용장 회로가 구비하는 복수의 공통의 저항 소자로 치환하는 치환부

   를 구비하는 것을 특징으로 하는 전압 발생 회로.

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