JP2010219370A

JP2010219370A - 半導体装置および半導体システム

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Publication number: JP2010219370A
Application number: JP2009065590A
Authority: JP
Inventors: Maki Ichikawa; 川真樹市
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-03-18
Filing date: 2009-03-18
Publication date: 2010-09-30

Abstract

【課題】定電流のトリミングをより容易にすることが可能な半導体装置を提供する。
【解決手段】半導体装置の制御回路は、マルチプレクサに第２のデータをトリミングデータとして出力させる状態で、第２のデータを変化させることにより定電流を段階的に変化するように設定し、比較結果信号の論理が反転した時に対応する第２のデータを抽出し、この抽出した第２のデータを記憶回路に第１のデータとして記憶させる。
【選択図】図２

Description

本発明は、定電流をトリミングする半導体装置および半導体システムに関する。

従来、半導体装置においては歩留まり向上等のために、トリミングが採用される。このトリミングは、通常、ダイソータ時に各チップの値をテスタにて測定する。そして、得られた測定値が、ターゲット値から外れている場合、このターゲット値になる様に設定が行われる。

近年、テストコスト削減のために、多数のチップを同時にダイソートすることが行われている。しかし、トリミングの補正値はチップ毎に異なる。このため、トリミング設定については、同時設定が困難となる。

特に、電流の測定は時間が掛かるため、テスト時間の増大に繋がる。そこで、トリミングをＢＩＳＴ（Ｂｕｉｌｔ−ｉｎＳｅｌｆ−Ｔｅｓｔ）の様な形で行うことが求められている。

ここで、従来の半導体集積回路では、例えば、ＣＰＵとフラッシュメモリを有する半導体集積回路の外部の評価装置から期待値の電圧（Ｖｒｅｆ）を複数の半導体集積回路に並列的に与える。半導体集積回路の内部には、この期待値電圧と内部で発生する昇圧電圧とを比較する比較回路を内蔵する。ＣＰＵがその比較結果を参照しながら、昇圧電圧値を変更するデータレジスタの制御データを最適に設定していく。上記の比較回路やデータレジスタを内蔵ＣＰＵで制御し、トリミングを自己完結で行うため、複数の半導体集積回路に対する並列的なトリミングが容易であり、全体としてのテスト時間を短縮できる（例えば、特許文献１参照。）。
しかし、上記従来の半導体集積回路は、期待値の電圧（Ｖｒｅｆ）を用いたトリミングのＢＩＳＴである。すなわち、期待値に対応する電流によるトリミングのＢＩＳＴではない。

特開２００２−３１８２６５号公報

本発明は、定電流のトリミングをより容易にすることが可能な半導体装置を提供することを目的とする。

本発明の一態様に係る半導体装置は、ターゲット電流が印加されるパッドと、前記パッドと接地との間に接続された第１のＭＯＳトランジスタと、電源に一端が接続された第１の抵抗素子と、前記第１の抵抗素子の他端と前記接地との間に接続され、前記第１のＭＯＳトランジスタに流れる前記ターゲット電流をカレントミラーした第１の電流が流れる第２のＭＯＳトランジスタと、トリミングデータに対応した定電流を出力する定電流回路と、前記電源に一端が接続され、前記第１の抵抗素子と同じ抵抗値を有する第２の抵抗素子と、前記第２の抵抗素子の他端と前記接地との間に接続され、前記第２のＭＯＳトランジスタと同じサイズを有し、前記定電流回路が出力する前記定電流に対応する第２の電流が流れる第３のＭＯＳトランジスタと、前記第１の抵抗素子と前記第２のＭＯＳトランジスタとの間の第１の電圧と、前記第２の抵抗素子と前記第３のＭＯＳトランジスタとの間の第２の電圧とを比較し、前記第１の電圧と前記第２の電圧の大小関係に応じて論理が異なる比較結果信号を出力するコンパレータと、第１のデータを記憶する記憶回路と、前記比較結果信号が入力され、且つ、設定した第２のデータを出力する制御回路と、前記記憶回路に記憶された前記第１のデータが入力されるとともに前記制御回路から出力された第２のデータが入力され、前記制御回路か出力された選択信号に応じて選択した前記第１のデータまたは前記第２のデータの何れか一方を前記トリミングデータとして前記定電流回路に出力するマルチプレクサと、を備え、前記制御回路は、前記マルチプレクサが前記第２のデータを選択し前記トリミングデータとして出力する状態で、前記第２のデータを変化させることにより前記定電流を段階的に変化するように設定し、前記比較結果信号の論理が反転した時に対応する前記第２のデータを抽出し、抽出した前記第２のデータを前記記憶回路に前記第１のデータとして記憶させ、前記第２の電流の値は、設定された第２のデータに対応する定電流の値に、この設定された前記第２のデータに対応する前記定電流を次に設定される第２のデータに対応する定電流の値から引いた電流値差の２分の１を、加算した値であることを特徴とする。

本発明の一態様に係る半導体システムは、ターゲット電流が印加されるパッドと、前記パッドと接地との間に接続された第１のＭＯＳトランジスタと、電源に一端が接続された第１の抵抗素子と、前記第１の抵抗素子の他端と前記接地との間に接続され、前記第１のＭＯＳトランジスタに流れる前記ターゲット電流をカレントミラーした第１の電流が流れる第２のＭＯＳトランジスタと、トリミングデータに対応した定電流を出力する定電流回路と、前記電源に一端が接続され、前記第１の抵抗素子と同じ抵抗値を有する第２の抵抗素子と、前記第２の抵抗素子の他端と前記接地との間に接続され、前記第２のＭＯＳトランジスタと同じサイズを有し、前記定電流回路が出力する前記定電流に対応する第２の電流が流れる第３のＭＯＳトランジスタと、前記第１の抵抗素子と前記第２のＭＯＳトランジスタとの間の第１の電圧と、前記第２の抵抗素子と前記第３のＭＯＳトランジスタとの間の第２の電圧とを比較し、前記第１の電圧と前記第２の電圧の大小関係に応じて論理が異なる比較結果信号を出力するコンパレータと、第１のデータを記憶する記憶回路と、前記比較結果信号が入力され、且つ、設定した第２のデータを出力する制御回路と、前記記憶回路に記憶された前記第１のデータが入力されるとともに前記制御回路から出力された第２のデータが入力され、前記制御回路か出力された選択信号に応じて選択した前記第１のデータまたは前記第２のデータの何れか一方を前記トリミングデータとして前記定電流回路に出力するマルチプレクサと、を有し、前記制御回路は、前記マルチプレクサが前記第２のデータを選択し前記トリミングデータとして出力する状態で、前記第２のデータを変化させることにより前記定電流を段階的に変化するように設定し、前記比較結果信号の論理が反転した時に対応する前記第２のデータを抽出し、抽出した前記第２のデータを前記記憶回路に前記第１のデータとして記憶させ、前記第２の電流の値は、設定された第２のデータに対応する定電流の値に、この設定された前記第２のデータに対応する前記定電流を次に設定される第２のデータに対応する定電流の値から引いた電流値差の２分の１を、加算した値である複数の半導体装置と、前記ターゲット電流をそれぞれの前記半導体装置に順次印加して前記制御回路に前記第２のデータを抽出させ、全ての前記半導体装置の前記制御回路が抽出した前記第２のデータを前記記憶回路に前記第１のデータとして各々同時に記憶させた後、同時に全ての前記半導体装置の前記ベリファイ回路にベリファイさせるテスト装置と、を備えることを特徴とする。

本発明の他の態様に係る半導体システムは、ターゲット電流が印加されるパッドと、前記パッドと接地との間に接続された第１のＭＯＳトランジスタと、電源に一端が接続された第１の抵抗素子と、前記第１の抵抗素子の他端と前記接地との間に接続され、前記第１のＭＯＳトランジスタに流れる前記ターゲット電流をカレントミラーした第１の電流が流れる第２のＭＯＳトランジスタと、トリミングデータに対応した定電流を出力する定電流回路と、前記電源に一端が接続され、前記第１の抵抗素子と同じ抵抗値を有する第２の抵抗素子と、前記第２の抵抗素子の他端と前記接地との間に接続され、前記第２のＭＯＳトランジスタと同じサイズを有し、前記定電流回路が出力する前記定電流に対応する第２の電流が流れる第３のＭＯＳトランジスタと、前記第１の抵抗素子と前記第２のＭＯＳトランジスタとの間の第１の電圧と、前記第２の抵抗素子と前記第３のＭＯＳトランジスタとの間の第２の電圧とを比較し、前記第１の電圧と前記第２の電圧の大小関係に応じて論理が異なる比較結果信号を出力するコンパレータと、第１のデータを記憶する記憶回路と、前記比較結果信号が入力され、且つ、設定した第２のデータを出力する制御回路と、前記記憶回路に記憶された前記第１のデータが入力されるとともに前記制御回路から出力された第２のデータが入力され、前記制御回路か出力された選択信号に応じて選択した前記第１のデータまたは前記第２のデータの何れか一方を前記トリミングデータとして前記定電流回路に出力するマルチプレクサと、を有し、前記制御回路は、前記マルチプレクサが前記第２のデータを選択し前記トリミングデータとして出力する状態で、前記第２のデータを変化させることにより前記定電流を段階的に変化するように設定し、前記比較結果信号の論理が反転した時に対応する前記第２のデータを抽出し、抽出した前記第２のデータを前記記憶回路に前記第１のデータとして記憶させ、前記第２の電流の値は、設定された第２のデータに対応する定電流の値に、この設定された前記第２のデータに対応する前記定電流を次に設定される第２のデータに対応する定電流の値から引いた電流値差の２分の１を、加算した値である複数の半導体装置と、前記ターゲット電流をそれぞれの前記半導体装置に同時に印加し、全ての前記半導体装置の前記制御回路が抽出した前記第２のデータを前記記憶回路に前記第１のデータとして記憶させた後、同時に全ての前記半導体装置の前記ベリファイ回路にベリファイさせるテスト装置と、を備えることを特徴とする。

本発明の一態様に係る半導体装置によれば、定電流のトリミングをより容易にすることができる。

本発明の一態様である実施例１に係る半導体装置１００を含む半導体システム１０００の構成の一例を示す図である。図１に示す半導体装置１００の構成の一例を示す図である。図２に示す半導体装置１００のトリミングデータを生成する動作の一例を示すタイミングチャートである。図２に示す半導体装置１００のトリミングデータを生成する動作の他の例を示すタイミングチャートである。図１に示す半導体システム１０００が電流トリミングする場合のシーケンスの一例を示す図である。図１に示す半導体システム１０００が電流トリミングする場合のシーケンスの他の例を示す図である。

以下、本発明を適用した各実施例について図面を参照しながら説明する。

図１は、本発明の一態様である実施例１に係る半導体装置１００を含む半導体システム１０００の構成の一例を示す図である。

図１に示すように、半導体システム１０００は、テスト装置１００１と、基板１００２とを備える。

基板１００２には、複数の半導体装置（チップ）１００が配置されている。

テスト装置１００１は、半導体装置１００にターゲット電流ｉｔｒｇを供給し、また、半導体装置１００の動作を制御するための制御信号を半導体装置１００に出力するようになっている。

ここで、図２は、図１に示す半導体装置１００の構成の一例を示す図である。

図２に示すように、半導体装置１００は、第１のパッド１と、定電流回路２と、コンパレータ３と、記憶回路４と、制御回路５と、マルチプレクサ６と、ベリファイ回路７と、第２のパッド８と、第１のＭＯＳトランジスタＴｒ１と、第２のＭＯＳトランジスタＴｒ２と、第３のＭＯＳトランジスタＴｒ３と、第１の抵抗素子Ｒ１と、第２の抵抗素子Ｒ２と、を備える。

第１のパッド１は、テスト装置１００１からターゲット電流ｉｔｒｇが印加されるようになっている。

第１のＭＯＳトランジスタＴｒ１は、第１のパッド１と接地との間に接続されている。この第１のＭＯＳトランジスタＴｒ１は、ダイオード接続されている。
第１の抵抗素子Ｒ１は、電源ＶＤＤに一端が接続されている。

第２のＭＯＳトランジスタＴｒ２は、第１の抵抗素子Ｒ１の他端と接地との間に接続され、第１のＭＯＳトランジスタＴｒ１のゲートにゲートが接続されている。すなわち、第１のＭＯＳトランジスタＴｒ１と第２のＭＯＳトランジスタＴｒ２とは、ミラー回路を構成する。

これにより、この第２のＭＯＳトランジスタＴｒ２は、第１のＭＯＳトランジスタＴｒ２に流れるターゲット電流ｉｔｒｇをカレントミラーした第１の電流Ｉ１が流れるようになっている。

ここでは、例えば、第１のＭＯＳトランジスタＴｒ１のサイズと第２のＭＯＳトランジスタＴｒ２のサイズとが等しく設定されている。この場合、ターゲット電流ｉｔｒｇと第１の電流Ｉ１とは、等しくなる。

定電流回路２は、電源ＶＤＤと接地との間に接続されており、トリミングデータに対応した定電流Ｉｒｅｇを出力するようになっている。

第２の抵抗素子Ｒ２は、電源ＶＤＤに一端が接続されている。この第２の抵抗素子Ｒ２は、ここでは、例えば、第１の抵抗素子Ｒ１と同じ抵抗値を有する。

第３のＭＯＳトランジスタＴｒ３は、第２の抵抗素子Ｒ２の他端と接地との間に接続されている。この第３のＭＯＳトランジスタＴｒ３は、第２のＭＯＳトランジスタＴｒ２と同じサイズを有する。この第３のＭＯＳトランジスタＴｒ３は、定電流回路２が出力する定電流Ｉｒｅｇに対応する第２の電流Ｉ２が流れるようになっている。

この第２の電流Ｉ２の値は、設定された第２のデータに対応する定電流Ｉｒｅｇの値に、この設定された第２のデータに対応する定電流Ｉｒｅｇを次に設定される第２のデータに対応する定電流Ｉｒｅｇの値から引いた電流値差の２分の１を、加算した値である。

コンパレータ３は、第１の抵抗素子Ｒ１と第２のＭＯＳトランジスタＴｒ２との間の第１の電圧Ｖｉｎ１と、第２の抵抗素子Ｒ２と第３のＭＯＳトランジスタＴｒ３との間の第２の電圧Ｖｉｎ２とを比較する。そして、コンパレータ３は、第１の電圧Ｖｉｎ１と第２の電圧Ｖｉｎ２の大小関係に応じて論理（レベル）が異なる比較結果信号ｃｏｍｐ＿ｒｅｓを、出力するようになっている。

ここで、第１の電圧Ｖｉｎ１は、第１の抵抗素子Ｒ１および第２のＭＯＳトランジスタＴｒ２に流れる第１の電流Ｉ１に応じた電圧降下により決定される。さらに、第２の電圧Ｖｉｎ２は、第２抵抗素子Ｒ２および第３のＭＯＳトランジスタＴｒ３に流れる第２の電流Ｉ２に応じた電圧降下により決定される。

したがって、第１の電圧Ｖｉｎ１と第２の電圧Ｖｉｎ２とをコンパレータ３で比較することにより、第１の電流Ｉ１と第２の電流Ｉ２との大小関係を調べることができる。すなわち、第１の電流Ｉ１とターゲット電流ｉｔｒｇとの関係および第２の電流Ｉ２と定電流ｉｒｅｇとの関係から、第１の電圧Ｖｉｎ１と第２の電圧Ｖｉｎ２とをコンパレータ３で比較することにより、ターゲット電流ｉｔｒｇと定電流ｉｒｅｇとの大小関係を調べることができる。

記憶回路４は、第１のデータ（ヒューズデータ）を記憶するようになっている。この記憶回路４は、例えば、ヒューズ素子や、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリである。

制御回路５は、比較結果信号ｃｏｍｐ＿ｒｅｓがコンパレータ３から入力されるようになっている。また、制御回路５は、テスト装置１００１から第２のパッド８を介して外部信号が入力されるようになっている。さらに、制御回路５は、設定した第２のデータをマルチプレクサ６に出力するようになっている。

また、制御回路５は、マルチプレクサ６に選択信号を出力することにより、マルチプレクサ６に入力されたデータを切り換えて出力させるようになっている。

また、制御回路５は、該外部信号に応じて、ベリファイ動作の指令をベリファイ回路７に出力するとともに、抽出された第２のデータをベリファイ回路７に出力するようになっている。

マルチプレクサ６は、記憶回路４に記憶された第１のデータが入力されるとともに制御回路５から出力された第２のデータが入力されるようになっている。そして、マルチプレクサ６は、制御回路５から出力された選択信号に応じて選択した該第１のデータまたは該第２のデータの何れか一方を、該トリミングデータとして定電流回路２に出力するようになっている。

ベリファイ回路７は、テスト装置１００１から出力された該外部信号に応じて、記憶回路４に記憶された第１のデータを読み出す。そして、ベリファイ回路７は、読み出された第１のデータを制御回路５で抽出された第２のデータでベリファイし、このベリファイに応じたベリファイ信号を出力するようになっている。

次に、以上のような構成を有する半導体システム１０００の動作の一例について説明する。

図３は、図２に示す半導体装置１００のトリミングデータを生成する動作の一例を示すタイミングチャートである。

トリミングデータを生成するために、制御回路５は、該選択信号によりマルチプレクサ６が第２のデータを選択しトリミングデータとして出力する状態にする。

そして、制御回路５は、この状態で、第２のデータを変化（ＴＡＰ０〜ＴＡＰ３）させることにより、トリミングデータ（ＴＡＰ０〜ＴＡＰ３）を変化させて、定電流Ｉｒｅｇを段階的に変化（ここでは増加）するように設定する。

例えば、トリミングデータ（第２のデータ）ＴＡＰ０、ＴＡＰ１の時、コンパレータ３は、トリミングデータＴＡＰ０、ＴＡＰ１に対応する第２の電流Ｉ２とターゲット電流ｉｔｒｇの比較を行う。このとき、第２の電流Ｉ２はターゲット電流ｉｔｒｇより小さいため、コンパレータ３から出力される比較結果信号ｃｏｍｐ＿ｒｅｓは、“Ｌｏｗ”レベルとなる。

そして、トリミングデータ（第２のデータ）ＴＡＰ２の時、コンパレータ３は、トリミングデータＴＡＰ２に対応する第２の電流Ｉ２とターゲット電流ｉｔｒｇの比較を行う。このとき、第２の電流Ｉ２はターゲット電流ｉｔｒｇより大きいため、コンパレータ３から出力される比較結果信号ｃｏｍｐ＿ｒｅｓは、“Ｈｉｇｈ”レベルとなる。

このとき、制御回路５は、第２のデータＴＡＰ２を抽出する。すなわち、制御回路５は、コンパレータ３から出力された比較結果信号ｃｏｍｐ＿ｒｅｓの論理が反転した時に対応する第２のデータＴＡＰ２を抽出する。

そして、制御回路５は、この抽出した第２のデータＴＡＰ２を記憶回路４に第１のデータ（最終的に調整されたトリミングデータ）として記憶させる。

ここで、既述のように、第２の電流Ｉ２の値は、設定された第２のデータ（例えば、ＴＡＰ０）に対応する定電流Ｉｒｅｇの値に、この設定された第２のデータ（ＴＡＰ０）に対応する該定電流Ｉｒｅｇを次に設定される第２のデータ（ＴＡＰ１）に対応する定電流Ｉｒｅｇの値から引いた電流値差ΔＩの２分の１を、加算した値である。他の第２のデータに対応する第２の電流Ｉ２も同様の関係である。

したがって、図３に示すように、抽出された第２のデータＴＡＰ２に対応する定電流ｉｒｅｇは、ターゲット電流ｉｔｒｇに一番近くなる。この抽出された第２のデータＴＡＰ２は、書き込みコマンドに応じて、制御回路５により、記憶回路４に第１のデータ（最終的に調整されたトリミングデータ）として記憶される。

この図３に示す動作は、図１に示すテスト装置１００１により、各半導体装置（チップ）１００に対して実施される。

なお、図３では、定電流Ｉｒｅｇを段階的に増加するように設定しているが、定電流Ｉｒｅｇを段階的に減少するように設定してもよい。

また、図４は、図２に示す半導体装置１００のトリミングデータを生成する動作の他の例を示すタイミングチャートである。

トリミングデータで生成するために、制御回路５は、該選択信号によりマルチプレクサ６が第２のデータを選択しトリミングデータとして出力する状態にする。

例えば、トリミングデータ（第２のデータ）ＴＡＰ０の時、コンパレータ３は、トリミングデータＴＡＰ０に対応する第２の電流Ｉ２とターゲット電流ｉｔｒｇの比較を行う。このとき、第２の電流Ｉ２はターゲット電流ｉｔｒｇより小さいため、コンパレータ３から出力される比較結果信号ｃｏｍｐ＿ｒｅｓは、“Ｌｏｗ”レベルとなる。

そして、トリミングデータ（第２のデータ）ＴＡＰ１の時、コンパレータ３は、トリミングデータＴＡＰ１に対応する第２の電流Ｉ２とターゲット電流ｉｔｒｇの比較を行う。このとき、第２の電流Ｉ２はターゲット電流ｉｔｒｇより大きいため、コンパレータ３から出力される比較結果信号ｃｏｍｐ＿ｒｅｓは、“Ｈｉｇｈ”レベルとなる。

このとき、制御回路５は、第２のデータＴＡＰ１を抽出する。すなわち、制御回路５は、コンパレータ３から出力された比較結果信号ｃｏｍｐ＿ｒｅｓの論理が反転した時に対応する第２のデータＴＡＰ１を抽出する。

そして、制御回路５は、この抽出した第２のデータＴＡＰ１を記憶回路４に第１のデータとして記憶させる。

したがって、図４に示すように、抽出された第２のデータＴＡＰ２に対応する定電流ｉｒｅｇは、ターゲット電流ｉｔｒｇに一番近くなる。この抽出された第２のデータＴＡＰ２は、書き込みコマンドに応じて、制御回路５により、記憶回路４に第１のデータ（最終的に調整されたトリミングデータ）として記憶される。

この図４に示す動作は、図１に示すテスト装置１００１により、各半導体装置（チップ）１００に対して実施される。

なお、図４では、定電流Ｉｒｅｇを段階的に増加するように設定しているが、定電流Ｉｒｅｇを段階的に減少するように設定してもよい。

ここで、図５は、図１に示す半導体システム１０００が電流トリミングする場合のシーケンスの一例を示す図である。

既述のように、電流トリミングの場合、複数の半導体装置（チップ）１００にテスト装置１００１より同時にターゲット電流を流すことは難しい。この場合、トリミングデータを調整する動作は、半導体装置（チップ）１００毎に順次実施する必要がある。

しかし、本発明の場合、テスト装置１００１からは全半導体装置（チップ）１００に対し同一のターゲット電流を設定し、順次トリミングデータを抽出すればよい。

これにより、テスト装置１００１による測定動作が不要となる。その後、抽出したデータを一度に記憶装置に書き込み／ベリファイを実施することが可能になる。これにより、テスト時間の短縮が可能となる。

例えば、図５に示すように、半導体システム１０００のテスト装置１００１は、ターゲット電流ｉｔｒｇをそれぞれの半導体装置（チップ）１００に順次印加して制御回路５に第２のデータを抽出させる。そして、テスト装置１００１は、該外部信号により、全ての半導体装置１００の制御回路５が抽出した第２のデータを記憶回路４に第１のデータ（最終的に調整されたトリミングデータ）として各々同時に記憶させる。その後、テスト装置１００１は、該外部信号により同時に全ての半導体装置１００のベリファイ回路７にベリファイさせる。

このように、測定単位内の全半導体装置（チップ）１００のトリミングデータの生成が終了後は、記憶回路（ヒューズ素子）４への書き込み/データデータについて同時測定の実施が可能となり、テスト時間の短縮が可能となる。

一方、仕様により、複数の半導体装置（チップ）１００にテスト装置１００１より同時にターゲット電流を流すことができる場合がある。この場合、トリミングデータを調整する動作は、半導体装置（チップ）１００毎に同時に実施することができる。

ここで、図６は、図１に示す半導体システム１０００が電流トリミングする場合のシーケンスの他の例を示す図である。

図６に示すように、半導体システム１０００のテスト装置１００１は、ターゲット電流ｉｔｒｇをそれぞれの半導体装置（チップ）１００に同時に印加して制御回路５に第２のデータを抽出させる。そして、テスト装置１００１は、該外部信号により、全ての半導体装置１００の制御回路５が抽出した第２のデータを記憶回路４に第１のデータとして各々同時に記憶させる。その後、テスト回路１００１は、該外部信号により同時に全ての半導体装置１００のベリファイ回路７にベリファイさせる。

以上のように、本実施例に係る半導体装置によれば、定電流のトリミングをより容易にすることができる。

１第１のパッド、２定電流回路、３コンパレータ、４記憶回路、５制御回路、６マルチプレクサ、７ベリファイ回路、８第２のパッド、Ｔｒ１第１のＭＯＳトランジスタ、Ｔｒ２第２のＭＯＳトランジスタ、Ｔｒ３第３のＭＯＳトランジスタ、Ｒ１第１の抵抗素子、Ｒ２第２の抵抗素子、１００半導体装置、１０００半導体システム、１００１テスト装置、１００２基板

Claims

ターゲット電流が印加されるパッドと、
前記パッドと接地との間に接続された第１のＭＯＳトランジスタと、
電源に一端が接続された第１の抵抗素子と、
前記第１の抵抗素子の他端と前記接地との間に接続され、前記第１のＭＯＳトランジスタに流れる前記ターゲット電流をカレントミラーした第１の電流が流れる第２のＭＯＳトランジスタと、
トリミングデータに対応した定電流を出力する定電流回路と、
前記電源に一端が接続され、前記第１の抵抗素子と同じ抵抗値を有する第２の抵抗素子と、
前記第２の抵抗素子の他端と前記接地との間に接続され、前記第２のＭＯＳトランジスタと同じサイズを有し、前記定電流回路が出力する前記定電流に対応する第２の電流が流れる第３のＭＯＳトランジスタと、
前記第１の抵抗素子と前記第２のＭＯＳトランジスタとの間の第１の電圧と、前記第２の抵抗素子と前記第３のＭＯＳトランジスタとの間の第２の電圧とを比較し、前記第１の電圧と前記第２の電圧の大小関係に応じて論理が異なる比較結果信号を出力するコンパレータと、
第１のデータを記憶する記憶回路と、
前記比較結果信号が入力され、且つ、設定した第２のデータを出力する制御回路と、
前記記憶回路に記憶された前記第１のデータが入力されるとともに前記制御回路から出力された第２のデータが入力され、前記制御回路か出力された選択信号に応じて選択した前記第１のデータまたは前記第２のデータの何れか一方を前記トリミングデータとして前記定電流回路に出力するマルチプレクサと、を備え、
前記制御回路は、前記マルチプレクサが前記第２のデータを選択し前記トリミングデータとして出力する状態で、前記第２のデータを変化させることにより前記定電流を段階的に変化するように設定し、前記比較結果信号の論理が反転した時に対応する前記第２のデータを抽出し、抽出した前記第２のデータを前記記憶回路に前記第１のデータとして記憶させ、
前記第２の電流の値は、設定された第２のデータに対応する定電流の値に、この設定された前記第２のデータに対応する前記定電流を次に設定される第２のデータに対応する定電流の値から引いた電流値差の２分の１を、加算した値である
ことを特徴とする半導体装置。
前記第１のＭＯＳトランジスタのサイズと前記第２のＭＯＳトランジスタのサイズとが等しい
ことを特徴とする請求項１に記載の半導体装置。
外部信号に応じて、前記記憶回路に記憶された前記第１のデータを読み出し、読み出された前記第１のデータを前記制御回路に抽出された前記第２のデータでベリファイし、このベリファイに応じたベリファイ信号を出力するベリファイ回路をさらに備える
ことを特徴とする請求項１または２に記載の半導体装置。
ターゲット電流が印加されるパッドと、前記パッドと接地との間に接続された第１のＭＯＳトランジスタと、電源に一端が接続された第１の抵抗素子と、前記第１の抵抗素子の他端と前記接地との間に接続され、前記第１のＭＯＳトランジスタに流れる前記ターゲット電流をカレントミラーした第１の電流が流れる第２のＭＯＳトランジスタと、トリミングデータに対応した定電流を出力する定電流回路と、前記電源に一端が接続され、前記第１の抵抗素子と同じ抵抗値を有する第２の抵抗素子と、前記第２の抵抗素子の他端と前記接地との間に接続され、前記第２のＭＯＳトランジスタと同じサイズを有し、前記定電流回路が出力する前記定電流に対応する第２の電流が流れる第３のＭＯＳトランジスタと、前記第１の抵抗素子と前記第２のＭＯＳトランジスタとの間の第１の電圧と、前記第２の抵抗素子と前記第３のＭＯＳトランジスタとの間の第２の電圧とを比較し、前記第１の電圧と前記第２の電圧の大小関係に応じて論理が異なる比較結果信号を出力するコンパレータと、第１のデータを記憶する記憶回路と、前記比較結果信号が入力され、且つ、設定した第２のデータを出力する制御回路と、前記記憶回路に記憶された前記第１のデータが入力されるとともに前記制御回路から出力された第２のデータが入力され、前記制御回路か出力された選択信号に応じて選択した前記第１のデータまたは前記第２のデータの何れか一方を前記トリミングデータとして前記定電流回路に出力するマルチプレクサと、を有し、前記制御回路は、前記マルチプレクサが前記第２のデータを選択し前記トリミングデータとして出力する状態で、前記第２のデータを変化させることにより前記定電流を段階的に変化するように設定し、前記比較結果信号の論理が反転した時に対応する前記第２のデータを抽出し、抽出した前記第２のデータを前記記憶回路に前記第１のデータとして記憶させ、前記第２の電流の値は、設定された第２のデータに対応する定電流の値に、この設定された前記第２のデータに対応する前記定電流を次に設定される第２のデータに対応する定電流の値から引いた電流値差の２分の１を、加算した値である複数の半導体装置と、
前記ターゲット電流をそれぞれの前記半導体装置に順次印加して前記制御回路に前記第２のデータを抽出させ、全ての前記半導体装置の前記制御回路が抽出した前記第２のデータを前記記憶回路に前記第１のデータとして各々同時に記憶させた後、同時に全ての前記半導体装置の前記ベリファイ回路にベリファイさせるテスト装置と、を備える
ことを特徴とする半導体システム。
ターゲット電流が印加されるパッドと、前記パッドと接地との間に接続された第１のＭＯＳトランジスタと、電源に一端が接続された第１の抵抗素子と、前記第１の抵抗素子の他端と前記接地との間に接続され、前記第１のＭＯＳトランジスタに流れる前記ターゲット電流をカレントミラーした第１の電流が流れる第２のＭＯＳトランジスタと、トリミングデータに対応した定電流を出力する定電流回路と、前記電源に一端が接続され、前記第１の抵抗素子と同じ抵抗値を有する第２の抵抗素子と、前記第２の抵抗素子の他端と前記接地との間に接続され、前記第２のＭＯＳトランジスタと同じサイズを有し、前記定電流回路が出力する前記定電流に対応する第２の電流が流れる第３のＭＯＳトランジスタと、前記第１の抵抗素子と前記第２のＭＯＳトランジスタとの間の第１の電圧と、前記第２の抵抗素子と前記第３のＭＯＳトランジスタとの間の第２の電圧とを比較し、前記第１の電圧と前記第２の電圧の大小関係に応じて論理が異なる比較結果信号を出力するコンパレータと、第１のデータを記憶する記憶回路と、前記比較結果信号が入力され、且つ、設定した第２のデータを出力する制御回路と、前記記憶回路に記憶された前記第１のデータが入力されるとともに前記制御回路から出力された第２のデータが入力され、前記制御回路か出力された選択信号に応じて選択した前記第１のデータまたは前記第２のデータの何れか一方を前記トリミングデータとして前記定電流回路に出力するマルチプレクサと、を有し、前記制御回路は、前記マルチプレクサが前記第２のデータを選択し前記トリミングデータとして出力する状態で、前記第２のデータを変化させることにより前記定電流を段階的に変化するように設定し、前記比較結果信号の論理が反転した時に対応する前記第２のデータを抽出し、抽出した前記第２のデータを前記記憶回路に前記第１のデータとして記憶させ、前記第２の電流の値は、設定された第２のデータに対応する定電流の値に、この設定された前記第２のデータに対応する前記定電流を次に設定される第２のデータに対応する定電流の値から引いた電流値差の２分の１を、加算した値である複数の半導体装置と、
前記ターゲット電流をそれぞれの前記半導体装置に同時に印加し、全ての前記半導体装置の前記制御回路が抽出した前記第２のデータを前記記憶回路に前記第１のデータとして記憶させた後、同時に全ての前記半導体装置の前記ベリファイ回路にベリファイさせるテスト装置と、を備える
ことを特徴とする半導体システム。