KR20010037694A - 플레시 메모리 회로 및 시스템 - Google Patents

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Abstract

본 발명은 플레시 메모리 회로 및 시스템에 관한 것으로, 종래의 기술에 있어서는 멀티비트 플레시 메모리를 단순히 프로그램하고 리드하며, 복수개의 상기 플레시 메모리를 모듈화하여 사용하는 방법에 관한 것들로 싱글 비트 메모리에 비해 각 레벨간의 문턱전압 간의 간격이 좁아 리드특성과 내구성 특성이 상대적으로 나쁘기 때문에 정밀한 데이터의 기록을 원하는 사용자에게는 부적합할 수 있는 문제점이 있었다. 따라서, 본 발명은 메모리 셀을 싱글 비트 또는 멀티 비트 모드로 프로그램/리드하기 위한 모드 선택부와; 상기 모드 선택부의 제어에 의해 최상위 또는 최하위 비교부(AMP1, AMP3)에 입력되는 셀전류를 차단/도통시키는 제1 스위칭부와; 상기 모드 선택부의 제어에 의해 디코더부로 입력되는 상기 비교부(AMP1∼AMP3)의 출력신호를 차단/도통시키는 제2 스위칭부와; 싱글 비트 셀 모드인지를 검출하기 위한 스위치와; 상기 모드 선택부의 제어에 의해 멀티 또는 싱글 비트 모드에 따라 메모리 셀 어레이에 필요한 전압을 공급하기 위한 프로그램부를 더 포함 구성하여 복수개의 문턱전압을 가질 수 있는 멀티비트 플레시 메모리의 경우 기존의 싱글 비트 플레시 메모리에 비해 비숫한 칩 면적에 2배 이상의 저장 용량을 가질 수 있는 장점이 있고, 상기 복수개의 문턱전압중 최고와 최저의 문턱전압만을 사용할 경우 싱글비트 플레시로 동작하고 데이터의 정확도나 내구성이 좋아지는 효과가 있다.

Description

플레시 메모리 회로 및 시스템{FLASH MEMORY CIRCUIT AND SYSTEM}
본 발명은 플레시 메모리 회로에 관한 것으로, 특히 한 개의 메모리 셀에 2비트 이상의 정보를 기록할 수 있는 플레시 메모리에 있어서, 메모리의 사용자가 원하는 용도에 맞게 멀티 비트 모드와 싱글 비트 모드로 선택하여 사용할 수 있는 플레시 메모리 회로 및 이를 이용한 시스템에 관한 것이다.
최근에는 플레시 메모리의 프로그램/리드 기술이 발달하여 한 개의 메모리 셀에 2비트 이상의 정보를 기록할 수 있게 되었는데, 이와 같은 멀티 비트 플레시 메모리의 경우 2비트 이상의 정보를 저장하기 위해서는 셀의 문턱 전압의 분포를 4개 이상 만들어야 하므로 문턱 전압들 간의 분포가 싱글비트(single bit)셀에 비해 상대적으로 작아지므로 리드시 오류의 가능성이 높아지고, 프로그램/소거(erase)를 반복할 경우 프로그램된 셀의 문턱전압이 감소하면서 문턱전압간의 분포가 작아져 프로그램/소거(erase)의 반복 횟수를 보장하는 한계 횟수(endurance)가 작아지는 문제점이 있지만, 싱글비트에 비해 동일 칩 면적 대비 용량이 높다는 장점 때문에 그 응용범위는 점차 증가하고 있다.
도1a는 종래의 2비트 셀에서 4레벨을 동시에 센싱하기 위한 회로의 구성을 보인 예시도로서, 이에 도시된 바와 같이 메모리 셀(Cell Array)에서 검출되는 전압을 공통으로 입력받는 3개의 비교부(AMP1∼AMP3)와; 상기 비교부(AMP1∼AMP3)에 각기 다른 기준전압(Vref1∼Vref3)을 발생하여 인가하는 기준전압 발생부(1)와; 상기 비교부(AMP1∼AMP3)에서 출력되는 신호(X1∼X3)를 디코딩하여 2비트 데이터(00∼11)로 출력하는 디코더부(2)로 구성된다.
이하, 상기와 같이 구성된 종래 멀티레벨 셀 센싱 회로의 동작 및 작용을 첨부된 도면을 참조하여 설명하면 다음과 같다.
일단, 도1b는 4레벨로 나누어진 문턱전압(Vth)의 분포도로서, 도1a의 디코더부(2)에서 출력되는 데이터(00∼11)에 의해 그 중 하나가 검출된다.
이때, 메모리 셀은 4레벨로 나누어져 있지만 기준전압 발생부(1)에서는 3레벨의 기준전압을 비교부(AMP1∼AMP3)에 인가한다.
다음, 도1c는 게이트 전압(Vgs)과 드레인-소오스간 전류(Ids)의 특성 그래프로서, 기준 전압(Vref1∼Vref3) 및 각 셀전류(Icell1∼Icell4)에 따른 레벨(level1∼level4)이 잘 구분되어 있다.
다시 말해, 4레벨의 문턱전압 분포를 가지는 플레시 메모리 어레이의 제어 게이트에 일정 전압을 인가하면 문턱 전압 분포에 따라 셀에 흐르는 전류 또한 도1c와 같이 4가지의 전류값 분포로 나타내어지며 이 전류값에 의한 전압을 비교부(AMP1∼AMP3)에서 기준 전압(Vref1∼Vref3)과 비교하여 4개의 레벨 중 어디에 위치하는지의 정보를 2비트의 데이터(00∼11)로 바꾸어 나타내게 된다.
다음, 도2a는 종래의 다른 멀티레벨 셀 센싱 회로의 구성을 보인 예시도로서, 이에 도시된 바와 같이 메모리 셀(Cell Array)에서 검출되는 전압(Vcell)을 입력받는 비교부(AMP4)와; 상기 비교부(AMP4)에 기준전압(Vref)를 발생하여 인가하는 기준전압 발생부(3)와; 상기 비교부(AMP4)에서 출력되는 신호를 디코딩하여 2비트 데이터(00∼11)로 출력하는 디코더부(4)로 구성된다.
이하, 상기와 같이 구성된 종래 멀티레벨 셀 센싱 회로의 동작 및 작용을 첨부된 도면을 참조하여 설명하면 다음과 같다.
일단, 도2b는 4레벨로 나누어진 문턱전압(Vth)의 분포도로서, 도2a의 디코더부(4)에서 출력되는 데이터(00∼11)에 의해 그 중 하나가 검출된다.
다음, 도2c는 게이트 전압(Vgs)과 드레인-소오스간 전류(Ids)의 특성 그래프로서, 게이트 전압(Vcontrol_gate : V1∼V3)에 따른 레벨(level1∼level4)이 잘 구분되어 있다.
다시 말해, 4레벨의 문턱 전압 분포의 중간 전압값들을 플레시 메모리 어레이의 제어 게이트에 순차적으로 3단계에 걸쳐 증가 또는 감소시키며 인가하므로써, 매 단계 마다 셀로 흐르는 전류의 유무 판단으로 전류가 흐르기 시작하거나, 전류가 흐르지 않는 순간을 감지하여 이로부터 4개의 레벨중 어디에 위치하는지의 정보를 2비트의 데이터(00∼11)로 바꾸어 나타낸다.
한편, 종래의 멀티비트 셀을 프로그램하는 방법은 첫 번째로 셀의 게이트에 특정 전압 펄스를 인가하여 그 시간을 조절하는 방법이 있고, 두 번째로 여러 셀의 게이트에 각각 다른 전압을 인가하고 동일한 전류가 흐를 때 프로그램을 중단시킴으로써 상기 인가한 전압 간격과 문턱전압의 분포간격이 동일하게 되는 프로그램 방법등 여러 가지가 있다.
그러나, 상기 종래의 기술에 있어서는 멀티비트 플레시 메모리를 단순히 프로그램하고 리드하며, 복수개의 상기 플레시 메모리를 모듈화하여 사용하는 방법에 관한 것들로 싱글 비트 메모리에 비해 각 레벨간의 문턱전압 간의 간격이 좁아 리드특성과 내구성 특성이 상대적으로 나쁘기 때문에 정밀한 데이터의 기록을 원하는 사용자에게는 부적합할 수 있는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 메모리의 사용자가 원하는 용도에 맞게 멀티 비트 모드와 싱글 비트 모드로 선택하여 사용할 수 있는 플레시 메모리 회로 및 시스템을 제공함에 그 목적이 있다.
도 1a는 종래 멀티레벨 셀 센싱 회로의 구성을 보인 예시도.
도 1b는 도1a에 있어서, 4레벨로 나누어진 문턱전압(Vth)의 분포도.
도 1c는 도1a에 있어서, 게이트 전압(Vgs)과 드레인-소오스간 전류(Ids)의 특성 그래프.
도 2a는 종래의 다른 멀티레벨 셀 센싱 회로의 구성을 보인 예시도.
도 2b는 도2a에 있어서. 4레벨로 나누어진 문턱전압(Vth)의 분포도.
도 2c는 도2a에 있어서, 게이트 전압(Vgs)과 드레인-소오스간 전류(Ids)의 특성 그래프.
도 3a는 본 발명에 의한 멀티레벨 셀 센싱 회로의 구성을 보인 예시도.
도 3b는 본 발명에 의한 멀티비트와 싱글비트로 사용할 경우 문턱전압(Vth)의 레벨을 보인 분포도.
도 3c는 본 발명에 의한 멀티비트와 싱글비트로 사용할 경우 게이트 전압(Vgs)과 드레인-소오스간 전류(Ids)의 특성 그래프.
도 4는 본 발명에 의한 플레시 메모리 칩으로 구성한 시스템의 예시도.
***도면의 주요 부분에 대한 부호의 설명***
10 : 모드 선택부 20 : 제1 스위칭부
30 : 제2 스위칭부 40 : 프로그램부
SW1∼SW7 : 스위치
이와 같은 목적을 달성하기 위한 본 발명은 메모리 셀에서 검출되는 전압을 공통으로 입력받는 3개의 비교부(AMP1∼AMP3)와; 상기 비교부(AMP1∼AMP3)에 각기 다른 기준전압(Vref1∼Vref3)를 발생하여 인가하는 기준전압 발생부와; 상기 비교부(AMP1∼AMP3)에서 출력되는 신호(X1∼X3)를 디코딩하여 2비트 데이터로 출력하는 디코더부로 구성된 멀티레벨 셀 검출회로에 있어서, 메모리 셀을 싱글 비트 또는 멀티 비트 모드로 프로그램/리드하기 위한 모드 선택부와; 상기 모드 선택부의 제어에 의해 최상위 또는 최하위 비교부(AMP1, AMP3)에 입력되는 셀전류를 차단/도통시키는 제1 스위칭부와; 상기 모드 선택부의 제어에 의해 디코더부로 입력되는 상기 비교부(AMP1∼AMP3)의 출력신호를 차단/도통시키는 제2 스위칭부와; 싱글 비트 셀 모드인지를 검출하기 위한 스위치(SW6)와; 상기 모드 선택부의 제어에 의해 멀티 또는 싱글 비트 모드에 따라 메모리 셀 어레이에 필요한 전압을 공급하기 위한 프로그램부를 더 포함하여 구성한 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a는 본 발명에 의한 멀티레벨 셀 센싱 회로의 구성을 보인 예시도로서, 이에 도시한 바와 같이 메모리 셀(Cell Array)에서 검출되는 전압을 공통으로 입력받는 3개의 비교부(AMP1∼AMP3)와; 상기 비교부(AMP1∼AMP3)에 각기 다른 기준전압(Vref1∼Vref3)를 발생하여 인가하는 기준전압 발생부(1)와; 상기 비교부(AMP1∼AMP3)에서 출력되는 신호(X1∼X3)를 디코딩하여 2비트 데이터(00∼11)로 출력하는 디코더부(2)로 구성된 멀티레벨 셀 검출회로에 있어서, 메모리 셀을 싱글 비트 또는 멀티 비트 모드로 프로그램/리드하기 위한 모드 선택부(10)와; 상기 모드 선택부(10)의 제어에 의해 최상위 또는 최하위 비교부(AMP1, AMP3)에 입력되는 셀전류를 차단/도통시키는 제1 스위칭부(20)와; 상기 모드 선택부(10)의 제어에 의해 디코더부(2)로 입력되는 상기 비교부(AMP1∼AMP3)의 출력신호를 차단/도통시키는 제2 스위칭부(30)와; 싱글 비트 셀 모드인지를 검출하기 위한 스위치(SW6)와; 상기 모드 선택부(10)의 제어에 의해 멀티 또는 싱글 비트 모드에 따라 메모리 셀 어레이에 필요한 전압을 공급하기 위한 프로그램부(40)를 더 포함하여 구성한다.
이하, 상기와 같이 구성된 본 발명의 동작 및 작용을 첨부된 도면을 참조하여 설명하면 다음과 같다.
일단, 사용자 또는 본 발명에 의한 플레시 메모리를 채용한 시스템에서 모드 선택부(10)를 통해 멀티비트 셀 모드와 싱글비트 셀 모드 중 한 모드를 선택하게 되면, 프로그램/리드 회로내의 스위치들을 선택적으로 온/오프시킴으로써 프로그램부(40)에서는 상기 각 모드별로 필요한 전압과 신호를 프로그램과 리드의 각 동작별로 공급하게 된다.
여기서, 멀티비트 메모리 셀을 프로그램하는 종래의 방법으로는 프로그램 전압 펄스의 길이 또는 횟수를 조절하거나 프로그램 시간의 차이를 두어 각기 다른 문턱 전압 분포를 가지게 하는 방법, 프로그램시 제어 게이트에 인가하는 전압의 차이가 문턱전압의 차이와 동일하게 프로그램하는 방법등 여러 가지가 있다.
따라서, 본 발명의 멀티비트 셀 모드로 프로그램시에도 상기 종래기술 중 어느것이든 무관하게 적용하여 프로그램하면 된다.
다음, 싱글비트 셀 모드로 프로그램시에는 상기 멀티비트 셀의 문턱전압 분포 중 가장 높은 문턱전압(도 3b의 4th level)과 가장 낮은 문턱전압(도 3b의 1st level)으로만 프로그램하면 된다.
먼저, 프로그램 전압 펄스 길이 또는 횟수를 조절하는 방법을 사용하여 싱글비트 모드로 프로그램을 할 때는 멀티비트 모드로 사용되는 펄스중 가장 긴 펄스(가장 많은 횟수)와 가장 짧은 펄스(가장 적은 횟수)의 2가지만이 선택되도록하여 2개의 문턱 전압 분포를 가지게 한다.
다음, 제어 게이트에 인가하는 전압에 차이를 두어 싱글비트 모드로 프로그램을 할 때는 멀티비트 모드시 사용되는 가장 높은 제어 게이트 전압(Vcontrol_gate)과 낮은 전압(또는 소거(erase) 전압) 2가지만 선택되도록 하여 2개의 문턱전압 분포를 가지게 한다.
이때, 상기 두 가지 방법에 적용된 모드 선택부(10)는 스위칭부(20,30)의 각 스위치(SW1∼SW5)를 온/오프 시킴으로써 각 모드별로 필요한 전압 및 신호를 선택한다.
다음, 멀티비트 플레시 메모리 셀을 리드하는 방법 역시 종래기술의 여러 방법 중 어느 것이든 무관하게 적용 가능하며, 싱글비트 모드로 선택되어 프로그램된 셀의 리드의 경우 도3a의 리드부와 같이 모드 선택부(10)가 스위치를 오프시킴으로써, 도3c와 같이 상기 가장 높은 문턱 전압과 낮은 전압의 구분이 가장 용이한 기준전류(ref2)로 비교하여 리드하는 방법을 사용하게 된다.
다음, 도4는 다수의 상기 싱글 비트 셀 모드 또는 멀티 비트 셀 모드 선택이 가능한 플레시 메모리들과 이를 이용하여 구성한 시스템의 일실시예로서, 다수의 플레시 메모리 칩(200a∼200n)으로 구성된 메모리부(200)와; 상기 메모리부(200)의 각 메모리 칩에 대한 모드나 동작을 선택적으로 제어하는 제어부(100)로 구성한다.
여기서, 상기 제어부(100)는 상기 메모리부(200)의 특정 메모리 칩을 선택하여 프로그램/리드할 수 있고, 플레시 메모리의 모드 선택핀을 통해 두 모드(멀티비트 또는 싱글비트 모드)중 한가지를 선택할 수 있다.
일반적인 멀티비트 플레시 메모리가 프로그램/소거를 반복할 경우 프로그램되는 문턱전압이 차츰 감소하게 되어 데이터 저장과 리드시 오류를 발생시킬 수 있는데, 이 오류가 발생하기 전까지 메모리의 수명을 최대한 연장시킬 수 있는 방법을 예를 들어 설명하면 다음과 같다.
일단, 멀티비트모드에서 프로그램/소거의 반복으로 문턱전압간의 간격이 좁아져 보장되는 한계횟수(endurance)에 도달할 경우, 이를 싱글비트 모드로 바꾸어 가장 높은 문턱전압과 가장 낮은 문턱전압인 소거된 셀의 문턱전압의 두가지 레벨만을 판단하여 리드함으로써 상대적으로 레벨 간격이 넓어지므로 멀티레벨에서 발생하는 리드 오류없이 프로그램/소거 횟수를 연장하여 사용 가능하다.
즉, 멀티비트 모드에 비해 싱글비트 모드시의 내구성이 더 길므로 멀티비트 모드로 사용하다가 싱글비트 모드로 바꿈으로써 메모리의 수명을 연장시킬 수 있게 되는 것이다.
다시 말해, 상기 도4의 예에서 마이크로 프로세서(100a)는 프로그램/소거 횟수를 세는 카운터(100b)를 포함하여 멀티비트 모드로 사용하다가 멀티비트 셀로서의 한계횟수(endurance)에 도달할 경우 싱글비트 모드로 바꿔주는 동작을 하게 된다.
좀 더 구체적으로, 1비트 셀을 가지는 메모리 칩 10개를 사용하는 시스템에서 1비트 메모리 칩 대신에 본 발명에 의한 메모리 칩 10개를 사용하는 대신 사용할 경우 처음에는 2비트 셀 모드로 5칩만 선택 사용하고, 제어부(100) 내의 카운터(100b)가 프로그램/소거 횟수를 모니터링하다가 한계횟수(endurance)에 도달할 경우, 마이크로 프로세서(100a)는 나머지 5칩을 선택하여 사용하다가 이것도 한계횟수(endurance)에 도달할 경우 다시 10칩 모두를 싱글모드로 전환하여 1비트 셀로 사용하게 되면 기존의 1비트 셀 10칩으로 이루어진 플레시 메모리 시스템과 동일한 메모리용량과 동일한 PCB 면적으로 2배 이상의 수명을 가지는 시스템을 구현할 수 있게 된다.
이상에서 설명한 바와 같이 본 발명 플레시 메모리 회로 및 이를 이용한 시스템은 복수개의 문턱전압을 가질 수 있는 멀티비트 플레시 메모리의 경우 기존의 싱글 비트 플레시 메모리에 비해 비숫한 칩 면적에 2배 이상의 저장 용량을 가질 수 있는 장점이 있고, 상기 복수개의 문턱 전압중 최고와 최저의 문턱전압만을 사용할 경우 싱글비트 플레시로 동작하고 데이터의 정확도나 내구성이 좋아지는 효과가 있다.

Claims (5)

  1. 메모리 셀에 공급되는 전류를 공통으로 입력받는 3개의 비교부(AMP1∼AMP3)와; 상기 비교부(AMP1∼AMP3)에 각기 다른 기준전압(Vref1∼Vref3)를 발생하여 인가하는 기준전압 발생부와; 상기 비교부(AMP1∼AMP3)에서 출력되는 신호(X1∼X3)를 디코딩하여 2비트 데이터로 출력하는 디코더부로 구성된 멀티레벨 셀 검출회로에 있어서, 메모리 셀을 싱글 비트 또는 멀티 비트 모드로 프로그램/리드하기 위한 모드 선택부와; 상기 모드 선택부의 제어에 의해 최상위 또는 최하위 비교부(AMP1, AMP3)에 입력되는 셀전류를 차단/도통시키는 제1 스위칭부와; 상기 모드 선택부의 제어에 의해 디코더부로 입력되는 상기 비교부(AMP1∼AMP3)의 출력신호를 차단/도통시키는 제2 스위칭부와; 싱글 비트 셀 모드인지를 검출하기 위한 스위치(SW6)와; 상기 모드 선택부의 제어에 의해 멀티 또는 싱글 비트 모드에 따라 메모리 셀 어레이에 필요한 전압을 공급하기 위한 프로그램부를 더 포함하여 구성한 것을 특징으로 하는 플레시 메모리 회로.
  2. 제1항에 있어서, 플레시 메모리를 멀티 비트 셀 모드로 설정할 경우 제1,2 스위칭부의 각 스위치들을 모두 턴온시키는 것을 특징으로 하는 플레시 메모리 회로.
  3. 제1항에 있어서, 플레시 메모리를 싱글 비트 셀 모드로 설정할 경우 제1,2 스위칭부의 각 스위치들을 모두 턴오프 시키고, 스위치(SW6)를 통해 검출레벨을 출력시키는 것을 특징으로 하는 플레시 메모리 회로.
  4. 다수의 플레시 메모리 칩으로 구성된 메모리부와; 상기 메모리부의 각 메모리 칩에 대한 모드나 동작을 선택적으로 제어하는 제어부로 구성한 것을 특징으로 하는 플레시 메모리 시스템.
  5. 제4항에 있어서, 상기 제어부는 플레시 메모리의 프로그램/소거 횟수를 카운트하여 한계횟수에 도달하면 모드를 전환할 수 있도록 하는 것을 특징으로 하는 플레시 메모리 시스템
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