KR100518499B1 - 프로그램 가능 비휘발성 다-비트 메모리 셀을 포함한메모리 장치와 셀의 메모리 상태 구분용 장치 및 방법 - Google Patents

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Abstract

다-비트 메모리 셀의 메모리 상태는, 메모리 상태의 경계를 구성하는 레벨을 갖는 판독 기준 신호를 생성하여 구분되어진다. 판독 기준 신호는 메모리 셀을 프로그래밍 하는 것을 제어하는 데 이용되는 프로그래밍 기준 신호의 레벨에 의존한다. 따라서, 메모리 셀은 프로그래밍 처리 중에 자신의 메모리 상태를 판독하지 않고도 프로그램될 수 있다. 기준 신호의 양 세트는, 온도 및 시스템 전압과 같은 조건의 변화에 따른 메모리 셀의 동작 특성의 변화를 추종하는 기준 셀에 의해 생성되어 메모리 프로그래밍 및 판독의 신뢰도를 향상시킨다.

Description

프로그램 가능 비휘발성 다-비트 메모리 셀을 포함한 메모리 장치와 셀의 메모리 상태 구분용 장치 및 방법{MEMORY APPARATUS INCLUDING PROGRAMMABLE NON-VOLATILE MULTI-BIT MEMORY CELL, AND APPARATUS AND METHOD FOR DEMARCATING MEMORY STATES OF THE CELL}
본 발명은 비휘발성 메모리 장치에 관한 것으로서, 더욱 구체적으로는 다-비트(multi-bit) 전기적 변경 가능 비휘발성 메모리(electrically alterable non-volatile memory; EANVM) 셀용 메모리 상태 구분(demarcation) 및 프로그램 기준 신호 발생의 신 개념에 기초한 장치 및 방법에 관한 것이다.
종래의 셀당 단일 비트 메모리 장치에서는, 메모리 셀은 온 상태 또는 오프 상태의 2 정보 저장 상태 중의 하나를 나타내었다. 온 또는 오프의 조합은 한 비트 정보를 정의한다. n 비트의 데이터를 저장하기 위해 상기 단일 비트를 사용하는 메모리 장치는 n 개의 독립적인 메모리 셀이 필요하다.
셀당 단일 비트 메모리 장치에 저장될 수 있는 비트의 수를 늘리려면 저장될 데이터 비트의 수와 1대1 관계로 메모리 셀의 수를 늘려야 한다. 한 메모리 장치에서 메모리 셀의 수를 늘리는 방법은 더 많은 메모리 셀을 수용하는 더 큰 칩을 생산하거나 한 칩의 주어진 면적에 더 많은 메모리 셀이 배치될 수 있도록 더 작은 메모리 셀을 생산[예컨대, 고해상도 리쏘그래피(lithography)에 의함]하는 향상된 제조 기술이 요구된다.
셀당 단일 비트 방식에 대한 대안으로서는 한 메모리 셀에 복수의 데이터 비트를 저장하는 것이 있다. 셀당 복수 비트의 비휘발성 메모리 장치를 구현하는 종래의 방식은 통상적으로 마스크-프로그램 가능 ROM을 수반한다. 상기 방식 중의 하나에서, 메모리 셀의 채널 폭 및/또는 길이가 2n의 상이한 도전율 값(conductivity value)으로 변화하여 이에 대응하는 2n의 상이한 상태를 얻을 수 있으며, 이에 따라 n 비트 데이터가 한 메모리 셀에 저장될 수 있다. 다른 방식에서, 임계 전압에 대한 이온 임플란트(ion implant)가 메모리 셀이 2n의 상이한 임계 전압(Vt)을 가지므로 이에 대응하는 2n의 상이한 도전율 값－2n의 상이한 상태에 대응함－을 갖게 되고, 이에 따라 한 메모리 셀에 n 비트 데이터를 저장할 수 있다. 상기 유형의 메모리 셀 장치의 예는 Craycraft에 허여된 미국 특허 제4,192,014호, Koike에 허여된 미국 특허 제4,586,163호, Stark에 허여된 미국 특허 제4,287,570호 및 Kobatake에 허여된 미국 특허 제4,847,808호에 개시되어 있다.
EANVM 장치가 셀당 복수의 비트 데이터를 저장할 수 있다는 것은 공지의 사실이다. 상기 장치들에서, 셀의 복수의 메모리 상태는 인접한 메모리 상태와의 경계를 정의하는 미리 결정된 기준 신호 레벨에 의해 구분된다. 메모리 셀은 셀로부터의 신호를 기준 신호와 비교하여 셀 신호의 상대적 레벨 및 기준 신호를 결정함으로써 독출된다. 비교 결과는 셀 신호 레벨이 각각의 메모리 상태 경계보다 높은지 또는 낮은지를 나타내고, 이에 따라 저장된 데이터에 대응하는 셀의 프로그램된 상태를 집합적으로 나타낸다. 비교 결과는 저장된 데이터를 재생산하기 위하여 인코드되고 셀 독출 동작이 완료된다. 일반적으로 말하자면, n 비트 데이터를 저장하기 위해서 n 메모리 상태를 구분하기 위하여 요구되는 기준 레벨의 수는 2n-1이다.
상기 수는 더 클 수도 있는데, 예컨대 최상 또는 최하의 메모리 상태는 양측에서 제한되어야 한다.
다-비트 EANVM 셀을 프로그램하는 종래의 방식은 셀에 대한 프로그램 및 독출의 반복 사이클에 기초한다. 프로그래밍 펄스를 공급함으로써 셀은 점증적으로 프로그램되고, 셀의 프로그램된 상태는 프로그래밍 처리 중에 전술한 바대로 도달한 프로그래밍 레벨을 확인하기 위하여 셀의 메모리 상태를 독출함으로써 반복적으로 검사된다. 프로그래밍은 목표 메모리 상태에 도달할 때-셀을 독출함으로써 나타남-까지 계속된다.
독출 에러 가능성을 최소화하기 위하여, 다-비트 EANVM 셀의 프로그래밍 레벨은 기순 신호 레벨 또는 목표 메모리 상태를 구분하는 레벨에 관하여 마진(margin)을 두고 설정되어야 한다. 프로그래밍 마진은 독출 에러를 막을 수 있기에 충분해야 하는데, 상기 독출 에러는 온도, 시스템 전압 또는 단순한 시간의 경과 등의 상태의 변화에 따른 셀의 동작 특성의 변화에 기인하여 발생할 수 있다. 더욱 구체적으로, 셀이 메모리 상태 경계와 너무 근접하게 프로그램되면, 동작 특성의 미소한 변화도 상태 경계 레벨에 대하여 셀 신호 레벨을 이동시킬 수 있어 셀에 대한 후속의 독출에 있어서 에러를 초래한다.
프로그래밍 마진을 두는 것은 셀당 단일 비트 메모리 장치에서는 특별히 문제될 것이 없는데, 이는 상기 장치는 오직 두 개의 메모리 상태만 있고 따라서 중간 메모리 상태가 없기 때문이다. 셀을 오버프로그램하여 목표 상태를 오버슈트하는 것이 불가능하므로, 셀은 두 메모리 상태를 경계 짖는 기준 레벨로부터 셀 신호 레벨을 설정하도록 가능한 한 단순히 프로그램될 것이다.
대조적으로, 셀당 다-비트의 장치에서는 하나 이상의 중간 메모리 상태로 인하여 프로그램 마지닝이 중요한 관심사인데, 중간 메모리 상태는 두 경계 레벨로부터 적절히 분리되는 것, 즉 상위 상태 및 하위 상태 모두와의 중간 메모리 상태의 경계를 짖는 것이 요구되기 때문이다. 상기 두 레벨 중의 하나에라도 너무 근접하게 셀이 프로그램되면 독출 에러를 초래할 수 있다. 또한, 오버프로그래밍 및 언더프로그래밍은 표적 중간 상태를 오버슈팅 및 언터슈팅하는 것을 막기 위해서 피해야 한다.
종래의 프로그램 마지닝 기술은, 프로그래밍의 목적으로, 셀 신호 레벨의 이동이나 정상 메모리 독출 중의 상기 신호 레벨 값에 대한 기준 신호 레벨의 이동을 포함한다. 두 경우의 효과는, 주어진 셀 프로그래밍 양에 대하여, 셀이 프로그래밍 중에는 정상 판독 동작 중에서와는 다르게 판독할 수 있다는 것이다. 상기 차이는 셀 신호 또는 기준 신호의 이동량에 상응하며 프로그래밍 마진을 제공한다. 이러한 기술의 예는 Mehrotra 등에게 허여된 미국 특허 제5,172,338호 및 Beliker 등의 "플로팅 게이트 메모리 셀을 이용한 4 상태 EEPROM(A Four-State EEPROM Using Floating-Gate Memory Cells", IEEE Journal of Solid State Circuits, Vol. SC-22, No 3, June 1987, pp. 460-463)에 개시되어 있다.
다른 마지닝 기술은 상태-구분 기준 레벨인 중간 레벨을 갖는 추가의 기준 신호의 제공을 수반한다. 중간 기준 레벨은 상태-구분 레벨과 결합하여 프로그램 마진 범위를 정의한다. 셀이 상태 구분 신호로 비교함으로써 나타나는 목표 메모리 상태에 도달한 후, 프로그래밍은 프로그래밍 마진을 제공하기 위한 셀 신호와 하나 이상의 중간 기준 신호와의 추가의 비교에 기초하여 계속 진행된다. 이 기술의 예는 Devin에게 허여된 미국 특허 제4,964,079호에 개시되어 있다.
전술한 셀당 다-비트 EANVM 장치의 프로그래밍 방식에서, 프로그래밍 속도(셀이 목표 상태로 도달하기 위한 총 시간)는 프로그래밍 처리 중의 메모리 셀의 반복적 독출로 인하여 실질적으로 제한된다. 또한, 전술한 프로그램 마지닝 기술은 전체 회로 설계에 상당한 복잡성을 야기하는데, 이는 셀 신호 레벨 또는 상태-구분 기준 신호 레벨의 이동의 필요 또는 상태-구분 기준 신호 레벨과 결합하여 프로그램 마진 범위를 설정하기 위한 중간 기준 레벨의 제공에 기인한다. 더욱이, 전술한 마지닝 기술은 셀의 동작 특성의 변화에 걸친 최적 프로그래밍 마진을 보장하지 못하는데, 이는 이들 기술이 동작 특성에 영향을 주는 조건의 변경에 따른 상기 변화를 정확하게 추종하지 못하기 때문이다.
따라서, 본 발명은 위 문제점을 해결하기 위하여, 다-비트 EANVM 셀을 프로그래밍 동작 중에 셀의 메모리 상태를 독출함이 없이 프로그램할 수 있으며, 동시에 전술한 종래의 마지닝 기술과 연관된 복잡성 없이 효율적인 프로그램 마지닝을 제공하는 것을 목적으로 한다.
본 출원의 기초가 되는 선행 출원은 셀당 다-비트 EANVM 프로그래밍에 대한 완전히 다른 방식을 제시하며, 이하에서 이 방식을 설명한다. 본 방식에 따르면, 프로그래밍 제어 체계는 메모리 셀의 프로그램을 위하여 목표 메모리 상태에 대응하는 프로그램 기준 신호를 이용하고, 프로그래밍 중에 셀의 메모리 상태를 독출하지 않는다.
본 발명은 메모리 상태 구분 및 프로그래밍 기준 신호의 발생에 대한, 전술한 방식에 비하여 대단히 많은 이점을 갖고 적용될 수 있는 새로운 개념에 기초한다. 제1 개념에 따르면, 복수의 프로그래밍 기준 신호(또는 실질적으로 이에 대응하도록 설정된 신호)가 상태-구분 기준 신호를 생성하기 위하여 이용된다. 이것은 각 프로그래밍 기준 신호(또는 대응하게 설정된 신호)가 대응하는 메모리 상태에 고유한 레벨을 갖는 방식으로 수행된다. 아래의 설명에 의하여 더욱 완전히 알 수 있듯이, 본 개념은 다-비트 EANVM 셀을 프로그래밍 동작 중에 셀의 메모리 상태를 독출함이 없이 프로그램할 수 있으며, 동시에 전술한 종래의 마지닝 기술과 연관된 복잡성 없이 효율적인 프로그램 마지닝을 제공한다.
본 발명의 폭 넓은 특징 중의 하나에 따라, 본 발명은 비휘발성 다-레벨 메모리 장치를 제공하는데, 상기 장치는 적어도 2비트의 데이터에 대응하는 임계치 전압-이 임계치 전압은 프로그래밍 상태와는 상이한 소거 상태를 나타내는 임계치 레벨로부터 서로 다른 프로그래밍 상태를 나타내는 적어도 3개의 임계치 레벨로 이동 가능함-을 각각 갖는 복수의 메모리 셀과, 제1 프로그램 기준 파라미터와 제1 판독 기준 파라미터 -상기 제1 프로그램 기준 파라미터는 메모리 셀 임계치 전압이 상기 3개의 임계치 레벨중의 제1 임계치 레벨로 이동했는지를 확인하기 위해서 이용되고, 상기 제1 판독 기준 파라미터는 상기 제1 프로그램 기준 파라미터에 기초하여 발생되는 것으로서 메모리 셀 임계치 전압이 상기 제1 임계치 레벨에 가까운지 또는 상기 소거 상태를 나타내는 상기 임계치 레벨에 가까운지 여부를 검출하기 위해서 이용됨- 를 발생하는 제1 파라미터 발생 회로와, 제2 프로그램 기준 파라미터와 제2 판독 기준 파라미터 -상기 제2 프로그램 기준 파라미터는 메모리 셀 임계치 전압이 상기 3개의 임계치 레벨중의 제2 임계치 레벨로 이동했는지를 확인하기 위해서 이용되고, 상기 제2 판독 기준 파라미터는 상기 제2 프로그램 기준 파라미터에 기초하여 발생되는 것으로서 메모리 셀 임계치 전압이 상기 제2 임계치 레벨에 가까운지 또는 상기 제1 임계지 레벨에 가까운지를 검출하기 위해서 이용됨- 를 발생하는 제2 파라미터 발생 회로와, 제3 프로그램 기준 파라미터와 제3 판독 기준 파라미터 -상기 제3 프로그램 기준 파라미터는 메모리 셀 임계치 전압이 상기 3개의 임계치 레벨중의 제3 임계치 레벨로 이동했는지를 확인하기 위해서 이용되고, 상기 제3 판독 기준 파라미터는 상기 제3 프로그램 기준 파라미터에 기초하여 발생되는 것으로서 메모리 셀 임계치 전압이 상기 제3 임계치 레벨에 가까운지 또는 상기 제2 임계치 레벨에 가까운지 여부를 검출하기 위해서 이용됨- 를 발생하는 제3 파라미터 발생 회로를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치이다.
본 발명의 폭 넓은 특징 중의 다른 하나에 따라, 본 발명은 둘 이상의 메모리 상태를 갖는 EANVM 셀의 메모리 상태를 구분하는 장치를 제공하는데, 상기 장치는 셀의 메모리 상태의 경계를 구성하는 레벨을 갖는 기준 신호를 생성하는 기준 신호 발생 회로를 포함한다. 기준 신호는 셀의 프로그래밍 제어를 위한 프로그래밍 기준 레벨과 실질적으로 상응하게 설정된 복수의 신호 레벨에 따라 발생하고, 각각의 상기 프로그래밍 기준 레벨은 셀의 상이한 메모리 상태에 대하여 고유하다.
또한, 본 발명은 프로그램 가능 다-레벨 메모리 장치를 제공하는데, 상기 장치는 둘 이상의 메모리 상태를 갖는 EANVM 셀, 셀 프로그래밍을 위한 프로그래밍 회로 및 전술한 기준 신호 발생 회로를 포함한다.
본 발명의 양호한 실시예에서, 상태-결합된(상태와 밀접히 연관된) 기준 신호를 생성하기 위한 복수의 신호는 동작 특성에 영향을 주는 조건의 변화에 따른 EANVM 셀의 동작 특성 변화를 실질적으로 추종하는 기준 셀에 의해 생성된 것들이다. 기준 셀은 실질적으로 EANVM 셀과 동일한 구성을 가질 수 있으며, 동일한 공정에 의해, EANVM 셀과 동일한 집적 회로의 요소로서 EANVM 셀과 동시에 제조될 수 있다. 따라서, 상태-결합된 기준 신호를 생성하는 데 이용되는 신호는 매우 높은 정확도로 EANVM 셀의 동작 특성의 변화를 추종할 수 있다. 이로 인하여 EANVM 셀의 동작 특성의 변화에 걸쳐 최적의 프로그래밍 마진을 유지하는 것이 가능해진다.
본 발명의 또 다른 신규한 개념은 프로그래밍 기준 신호의 생성에 관계되고, 특히 이 목적으로 기준 셀을 이용하는 것에 관한 것이다. 전술한 제1 개념과 결합하여 적용될 수 있는(그러나 꼭 결합하여 적용될 필요는 없음) 본 개념에 따라, 프로그래밍 기준 신호는 대응하는 기준 셀에 의하여 생성되는데, 상기 셀은 동작 특성에 영향을 주는 조건의 변화에 따른 EANVM 셀의 동작 특성 변화를 추종한다. 이것은 셀 신호 레벨과 프로그래밍 기준 신호 레벨 사이의 안정한 관계를 보장하고 더 나은 프로그래밍 일관성을 유도한다.
따라서, 본 발명의 폭 넓은 특징 중의 또 다른 하나에 따라, 본 발명은 둘 이상의 상태를 갖는 EANVM 셀, 프로그래밍 기준 신호 발생 회로 및 프로그래밍 회로를 포함하는 프로그램 가능 다-레벨 메모리 장치를 제공한다. 프로그램 기준 신호 발생 회로는 동작 특성의 변화에 영향을 주는 조건의 변화에 따른 EANVM 셀의 동작 특성의 변화를 실질적으로 추종하는 복수의 기준 셀을 포함한다. 기준 셀은 각 메모리 상태에 대응하는 기준 셀을 포함하며, 각 기준 셀은 프로그래밍 기준 신호 발생 회로가 대응하는 메모리 상태에 고유한 레벨을 갖는 프로그래밍 기준 신호를 생성하도록 프로그램된다. 프로그래밍 회로는 각 프로그래밍 기준 셀의 레벨에 따라 EANVM 셀을 선택적으로 프로그램한다.
본 발명의 또 다른 특징은 전술한 원리에 기초하여 다-레벨 EANVM 셀의 메모리 상태를 구분하는 방법에 관한 것이다.
본 발명은 첨부 도면에 도시된 몇 개의 양호한 실시예에 관련하여 상세하게 설명된다. 물론, 예시된 실시예는 단지 예에 지나지 않으며 본 발명의 범위는 특허청구범위에 정의된 대로 본 명세서에 기재된 기본 원리에 입각하여 구현된 넓은 범위의 수정, 변경 및 등가물을 포함한다.
일반적으로, 본 명세서에 기재된 본 발명은 복수의 비트 정보가 효율적이고 신뢰성 있게 EANVM에로의 저장되고 EANVM로부터의 판독되는 것을 허용한다. 본 발명의 양호한 실시예에서, 플로팅 게이트 FET의 채널의 도전율의 전기적 변화 범위가 Kn 도전율 범위에 속하는데, "K"는 채택된 수체계의 기수를 나타내고(예컨대, 이진수에서 K=2임), n은 셀당 저장되는 비트의 수를 나타낸다(n ≥2). 도전율 범위는 도전율 범위의 경계에 상응하는 기준 신호 레벨에 기초하여 감지되고 인코드되어 메모리 셀을 판독한다. 플로팅 게이트 FET 도전율은 프로그래밍 하드웨어 및 알고리즘을 이용하여 전기적으로 변경될 수 있는데, 상기 하드웨어 및 알고리즘은 요구되는 도전율 레벨에 도달할 때까지 플로팅 게이트에 점증적으로 전자를 저장하는 프로그램/확인 제어 사이클 중에 EANVM 메모리 장치로 적절한 신호를 공급한다. 설명의 목적으로, 본 명세서에서 설명되는 시스템은 메모리 셀당 2-비트를 저장하는 이진 시스템으로 가정한다.
1. 종래의 단일-비트 EANVM 장치
본 발명을 상세하게 고려하기 전에, 전반적으로 보기 위하여, 종래의 셀당 단일-비트 EANVM 장치에 대해 고려하는 것이 적절하다.
도 1은 비휘발성 플로팅 게이트 FET 메모리 셀(10)의 일반적인 개략도이다.
FET 메모리 셀(10)은 판독을 위해 메모리 셀을 선택하거나 프로그래밍 처리 플로팅 게이트(14)로 전자를 주입케하는 제어 게이트(12)를 포함한다. 플로팅 게이트(14)는 무한정으로 전자를 저장할 수 있는 전기적으로 절연된 구조이다. FET의 드레인 영역(16)은 채널 영역(19)에 의해 소스 영역(18)과 결합된다. 플로팅 게이트(14)상에 전자의 존재 또는 결핍은 메모리 셀(10)의 전압 임계치를 변경시키고, 그 결과로서 채널 영역의 도전율을 변경시킨다. 플로팅 게이트(14)가 완전히 소거되고 제어 게이트(12)가 선택되면, 채널 영역(19)은 완전히 "온" 상태, 즉 고 도전율 상태가 된다. 플로팅 게이트(14)가 완전히 프로그램되면, 채널 영역은 완전히 "오프" 상태, 즉 저 도전율 상태가 된다.
도 2는 종래의 단일-비트 EANVM 메모리 시스템(30)의 블록도이다. 메모리 시스템(30)은 EANVM 셀(FET)(32)의 단일 비트 정보를 저장한다. 셀(32)은 도 1의 FET(10)와 동일한 구성을 가지며, 로우(row) 선택 신호, 즉 워드 선택 신호가 제어 게이트 단자(34)로 공급될 때 판독 또는 기록을 위하여 선택된다. 셀(32)에 대한 소스 단자(36)는 기준 접지 전위에 연결된다. 드레인 단자(38)는 풀업 장치(저항)(39)를 통하여 단자(40)에서 전압(Vpull-up)에 연결된다. 단자(38)는 셀(32)의 출력 단자로 기능한다. 셀(32)이 "0" 비트를 저장할 때, FET의 채널은 저 도전율, 즉 고 임피던스 상태이고, 따라서 단자(38)의 전압은 단자(40)의 전압 레벨(Vpull-up)까지 풀업된다. 셀(32)이 "1" 비트를 저장할 때, FET의 채널은 고 도전율 상태, 즉 저 임피던스 상태이고, 따라서 단자(38)의 전압은 단자(36)의 접지 전위까지 풀다운된다.
셀(32)에 저장되는 단일 비트의 값을 판독하기 위하여, 센스 증폭기(42)가 단자(38)의 전압을 단자(43)의 기준 전압(Ref)과 비교한다. EANVM 셀(32)에 "0"이 저장되면, 셀은 저 도전율 상태로 되고, 그 결과로서 단자(38)의 전압은 단자(43)의 기준 전압보다 높게된다. 센스 증폭기(42)의 출력 단자(44)는 저전압 상태로 될 것이고, 출력 버퍼(46)를 통해 단자(48)로 전송된 다음 논리적 "0"으로서 입력/출력 단자(50)에 결합된다. EANVM 셀(32)에 "1"이 저장되면, 셀은 고 도전율 상태로 되고, 그 결과로서 단자(38)의 전압은 단자(43)의 기준 전압보다 낮게된다. 센스 증폭기(42)의 출력 단자(44)는 고전압 상태로 될 것이고, 논리적 "1"로서 입력/출력 단자(50)에 전송된다.
셀(32)에 정보 비트의 값을 기록하기 위하여, 셀(32)은 초기에는 논리적 "1"에 대응하는 소거된 상태, 즉 완전히 "온" 상태로 가정한다. 입력/출력 단자(50)는 입력 래치/버퍼(52)의 입력 단자에 연결된다. 입력 래치/버퍼(52)의 출력 단자는 프로그램 전압 스위치(56)의 인에이블/디스에이블 단자(54)에 연결된다. 프로그램 전압 스위치(56)는 단자(38)에 연결된 신호 라인(58)의 비트-라인 프로그램 전압을 제공한다. 프로그램 전압 스위치(56)의 다른 출력은 신호 라인(62)의 워드 라인 프로그램 전압으로서, EANVM 셀(32)의 제어 게이트 단자(34)에 연결된다. 논리적 "0"이 입력 래치/버퍼(52)의 출력으로부터 프로그램 전압 스위치(56)의 단자(54)에 나타나고 프로그램 전압 스위치(56)가 프로그램 펄스 발생기(66)로부터의 신호 라인상의 프로그램 펄스 및 PGM/Write(Program/Write) 신호에 의해 동작되면, 프로그램 전압 스위치(56)는 프로그램 전압(Vpp)(통상적으로 12V)을 단자(68)로부터 신호 라인(62)을 통해 EANVM 셀(32)의 제어 게이트 단자(34)로 제공한다. 또한, 프로그램 전압 스위치(56)는 EANVM 셀(32)의 드레인을 Vpp보다 낮은 전압(통상적으로 8 내지 9V)에 바이어스한다. 상기 조건에서, 전자는 플로팅 열전자 주입(hot electron injection)으로 알려진 현상에 의해 게이트로 주입된다. 이 프로그래밍 절차는 EANVM 셀의 전압 임계치를 올리고, 이로 인해 셀의 소스-드레인 임피던스가 증가한다. 이것은 FET 메모리 셀(32)이 효과적으로 턴 오프("0" 상태에 대응함)될 때까지 계속된다. 입력 래치/버퍼(52)의 출력으로부터 단자(54)에 "1"이 나타나고 PGM/Write 신호가 인에이블되면, 신호 라인(58)은 낮게되고 프로그래밍이 금지되어 "1", 즉 소거된 상태가 유지된다.
도 3은 메모리 셀이 완전히 소거된 "1" 상태에서 완전히 프로그램된 "0" 상태로 프로그램될 때, 워드 라인 및 비트 라인 프로그래밍 전압의 제어 하에 EANVM 셀(32)의 전압 임계치의 변화를 나타내는 타이밍 도이다. 단순화하기 위하여, PGM/Write 신호에 의해 제어되는 워드 라인 및 비트 라인 프로그래밍 전압이 단일 펄스로 도시된다. PGM/Write 펄스의 존속 기간 동안, 비트 및 워드 라인 프로그램 전압은 각각 비트 라인 단자(38)를 통해 메모리 셀(32)의 드레인 및 메모리 셀(32)의 제어 게이트 단자(34)를 통해 제어 게이트로 공급된다. 플로팅 게이트로 전자가 주입될 때, 메모리 셀의 전압 임계치가 증가하기 시작한다. 전압 임계치가 수평 점선으로 표시되는 특정 임계치 이상으로 증가하면, 메모리 셀(32)은 "0" 상태로 프로그램된다.
플로팅 게이트에 전자를 위치시키기 위해서 열전자 주입법 대신에 포울러-노르다임(Fowler-Nordheim) 터널링이 사용될 수 있다. 본 명세서에 기재된 다-비트 EANVM 장치는 여하한 메모리 셀 프로그래밍 기술과 함께 기능한다. 여하한 프로그램 유형을 위한 종래의 프로그래밍 알고리즘 및 회로는 가능한 한 많은 마진을 가능한 한 짧은 시간에 단일-비트 셀에 프로그램하도록 설계되었다. 단일-비트 메모리 셀에 대하여, 마진은 프로그램된 셀이 자신의 저장된 값을 시간이 경과하더라도 유지하는 것을 보장하는 데 필요한 추가의 전압 임계치로 정의된다.
도 4는 메모리 판독 동작 중에 시간의 함수로서 단자(38)에서의 비트 라인 전압을 나타낸 도면이다. 이 예에서, 시간(t1) 이전에 비트 라인은 Vpull-up 조건으로 충전된다. 비트 라인은 시간(t1) 이전에 임의의 다른 전압에서 시작될 수도 있음을 유의하라. 시간(t1)에서, EANVM 셀(32)이 선택되고, 셀(32)이 소거된 상태, 즉 "1" 상태이면, 셀(32)은 접지로 저 임피던스 경로를 제공한다. 그 결과, 비트 라인은 도 2의 단자(36)에서 제공되는 접지 준위 근처로 풀다운된다. EANVM 셀(32)이 "0" 상태, 즉 완전히 프로그램된 상태이면, 비트 라인 전압은 시간(t1) 이후에도 Vpull-up상태로 유지된다. 비트-라인 단자(38)의 전압 및 단자(43)의 기준 전압(Ref)은 센스 증폭기(42)에서 비교되고, 센스 증폭기의 버퍼된 출력은 입력/출력 단자(50)를 구동한다. 기준 전압이 비트 라인 전압보다 클 경우, 입력/출력 단자(50)의 출력은 논리적 "1"이다. 기준 전압이 비트 라인 전압보다 작을 경우, 입력/출력 단자(50)의 출력은 논리적 "0"이다.
2. 다-비트 EANVM 시스템용 메모리 어레이
도5는 본 발명에 따르는 셀당 다-비트 EANVM 시스템(100)의 블록도로서, 상기 시스템은 M x N의 EANVM 셀 어레이를 포함한다. 셀은 플로팅 게이트 FET 셀(102)로서 도시되고, 도 1에 관련하여 기술한 것과 동일한 구성을 갖는다. 시스템의 일반적 배치는 종래의 셀당 단일-비트 메모리 장치에 이용된 것과 유사한데, 세부적으로는 셀당 다-비트 구현에 관련하여 매우 많은 차이가 있음이 명백해질 것이다.
도 5의 각 셀(102)은 배열의 로우 및 컬럼에 속하고, 접지 기준 전위에 접속된 소스와 대응하는 컬럼 비트 라인(106)에 접속된 드레인을 구비한다. 컬럼 비트 라인은 집합적으로 블록(105)으로 표시된 대응하는 풀업 장치에 연결된다. 셀의 로우의 모든 제어 게이트는 대응하는 로우 선택 라인, 즉 워드 라인(104)에 연결된다. 로우는 로우 선택 회로(108)에 의해, 컬럼은 컬럼 선택 회로(110)에 의해 일반적 방식으로 선택된다. 로우 및 컬럼 어드레스 신호는 대응하는 어드레스 버스(103A, 103B)로 공급된다. 센스 증폭기(112)가 어레이의 각 컬럼에 배치된다. 디코드/인코드 회로(114) 및 n-비트 입력/출력 래치/버퍼(116)도 배치된다(셀당 2-비트 시스템에서는 n=2). PGM/Write 신호는 입력 단자(118)에 공급되어 모드 제어 회로(120) 및 타이밍 회로(122)를 시동시킨다.
본 셀당 다-비트 시스템(100)의 셀당 단일-비트 시스템에 비한 중요한 이점은 메모리 집적도가 n(n은 개개의 다-비트 메모리 셀에 저장되는 비트의 수)배만큼 증가한다는 것이다.
3. 다-비트 메모리 셀용 기본 판독 모드/회로
도 6은 다-비트 플로팅 게이트 메모리 셀(102)의 상태를 판독하기 위한 이진 시스템(150)을 도시한 도면이다. 이 예에서, 셀당 비트의 수(n)는 2라도 가정하면, 메모리 셀의 (0,0), (0,1), (1,0), (1,1)의 가능한 4개 상태 중에서 하나가 틀림없이 검출되어야 한다. 프로그램된 상태를 검출하기 위하여 4-레벨 센스 증폭기(152)를 배치한다. 상기 증폭기는 3개의 센스 증폭기(154, 156, 158)를 포함하는데, 각 센스 증폭기는 메모리 셀(102)의 출력 단자(138)에 연결된 부(negative)입력 단자를 구비한다. 센스 증폭기(154)는 자신의 정(positive)입력 단자에 연결된 기준 전압(Ref3)을 갖고, 센스 증폭기(156)는 자신의 정입력 단자에 연결된 기준 전압(Ref2)을 갖고, 센스 증폭기(156)는 자신의 정입력 단자에 연결된 기준 전압(Ref1)을 갖는다. 상기 기준 전압은 셀(102)의 4개의 상태를 구분하고 Vpull-up > Ref3 > Ref2 > Ref1의 관계를 충족하도록 설정된다(상기 기준 전압을 생성하는 양호한 기술은 후술함). 3개의 센스 증폭기의 각각의 출력 신호(S3, S2, S1)는 인코드 논리 회로(160)를 구동하는데, 상기 회로는 감지된 신호(S3, S2, S1)를 적절한 2-비트 데이터 형식으로 인코드한다. 비트 0이 입력/출력 단자(162)에서 제공되고, 비트 1이 입력/출력 단자(164)에서 제공된다. 인코드 논리 회로(160)의 진리표는 다음과 같다.
S3 S2 S1 I/O 1 I/O 0 상태
L L L 0 0 (0,0)
H L L 1 0 (1,0)
H H L 0 1 (0,1)
H H H 1 1 (1,1)
다-비트 메모리 셀(102)의 판독 동작 중에, 센스 증폭기(154, 156, 158)의 각각의 출력 신호(S3, S2, S1)의 레벨은 판독 동작 중에 메모리 셀이 설정되는 도전율 값으로 결정된다(후술함). 완전히 소거되면, EANVM 셀(102)은 자신의 최저 임계 전압 상태, 즉 최고 도전율 상태로 된다. 결과적으로, 모든 기준 전압은 단자(138)의 비트 라인 전압보다 높게되어 (1,1) 상태를 나타낸다. 완전히 프로그램되면, EANVM 셀(102)은 최고 임계 전압 상태, 즉 최저 도전율 상태로 된다. 결과적으로, 모든 기준 전압은 단자(138)의 비트 라인 전압보다 낮게되어 (0,0) 상태를 나타낸다. 중간 임계 상태는 논리 회로(160)에 대한 표1의 진리표에 도시된 바와 같다.
도 7은 메모리 셀(102)의 판독 사이클 중에 단자(138)에서의 비트 라인 전압을 시간의 함수로서 나타낸다. 설명의 목적으로, 메모리 셀의 4개의 가능한 프로그램된 상태에 대응하는 각각의 4개의 가능한 전압 신호가 도시된다. 판독 사이클 중에, EANVM 셀의 실제 프로그램된 상태에 대응하는 단 하나의 신호가 발생한다. 예를 들어, EANVM 셀(102)이 (1,0) 상태로 프로그램됐다고 가정한다. 시간(t1) 전에, EANVM 셀(102)이 아직 선택되거나 시동되지 않았으므로, 비트 라인(106)은 Vpull-up으로 풀업된다. 시간(t1)에서 EANVM 셀이 표준 메모리 어드레스 디코딩 기술에 의하여 선택된다. EANVM 셀은 플로팅 게이트를 충전함으로써 특정 도전율 레벨로 프로그램되었기 때문에, 비트 라인은 셀이 특정 도전율 레벨에서 싱크(sink)할 수 있는 전류량에 대응하는 특정 전압 레벨로 풀다운된다. 시간(t2)에서 상기 점에 도달하면, 비트 라인 전압은 기준 전압(Ref3)과 기준 전압(Ref2) 사이의 전압 레벨 (Vref3)에서 안정화된다. EANVM 셀(102)이 선택 해제되면, 비트 라인 전압은 자신의 풀업된 상태로 복귀한다. 이와 유사하게, 비트-라인 전압은 (0,1) 상태에 대해 Vref2가 되고, (1,1) 상태에 대해 0 V가 된다.
4. 다-비트 EANVM 셀용 프로그램 및 판독 회로
도 8은 메모리 셀(102)을 프로그램하고 판독하는 데 이용되는 회로의 블록도이다. 비록 설명의 목적으로 셀당 2-비트 이진 시스템을 도시하였으나, 본 발명의 원리는 EANVM 셀이 둘 이상의 상태를 갖는 어떠한 시스템에도 유사하게 적용될 수 있다는 것은 자명하다. 예를 들어, 이진 시스템이 아닌 경우, 메모리 상태는 비-이진수 체계의 3 이상의 복수의 상태가 될 수 있다.
시스템(200)은 비트 라인 출력 단자(138)를 구비한 메모리 셀(102)를 포함한다. 동작의 판독 모드를 위하여, 기준 전압(Ref1, Ref2, Ref3)을 공급받는 4-레벨 센스 증폭기(152)와 인코더(160)가 배치된다. 판독 데이터는 비트 0에서 입력/출력 단자(162), 비트 1에서 입력/출력 단자(164)로 공급된다.
동작의 기록 모드를 위하여, 확인 기준 선택 회로(222)가 아날로그 프로그래밍 전압 기준 레벨 신호(X)를 아날로그 비교기(202)의 한 입력 단자에 공급한다. 프로그래밍 기준 전압은 비트 라인(106)상의 비트 라인 전압이 가능한 한 빨리 목표 메모리 상태에 대응하는 프로그래밍 기준 전압 수준에 도달하도록 선택되고, EANVM 셀(102)은 목표 메모리 상태에 대응하는 올바른 임계치로 설정된다. 프로그래밍 기준 전압(Vref1, Vref2, Vref3, Vref4)은 Vref4 > Ref3 > Vref3 > Ref2 > Vref2 > Ref1 > Vref1의 관계가 되도록 설정된다. 임의의 중간 메모리 상태의 정상 판독 동작 중에, 비트 라인 전압은 메모리 내용의 판독 정확성을 보장하기 위하여 중간 상태를 구분하는 판독 기준 전압들 사이의 실질적인 중간이 될 것이다.
확인 기준 선택 회로(222)는 2-비트 입력 래치/버퍼 회로(224)로부터의 두개의 출력 비트에 의해 제어되는데, 상기 래치/버퍼 회로는 입력/출력 단자(162, 164)로부터의 2진 입력 비트를 수신한다. 아날로그 비교기(202)의 Y 신호 입력 단자는 다-레벨 메모리 셀(102)의 비트 라인 출력 단자(138)에 연결된다. 아날로그 비교기로부터의 출력 신호는 프로그램 전압 스위치(220)를 위한 인에이블/디스에이블 신호로서 신호 라인(204)에 공급된다.
프로그램 전압 스위치(220)로부터의 출력 신호 라인(206)은 EANVM 셀(102)의 제어 게이트로 워드 라인 프로그램 전압을 제공한다. 다른 출력 신호 라인(106)은 EANVM 셀(102)의 비트 라인 단자(138)로 비트 라인 프로그래밍 전압을 제공한다.
프로그램/확인 타이밍 회로(208)가 PGM/Write 단자(214)로부터 신호 라인(212)에 공급되는 PGM/Write 신호에 의해 인에이블된 후, 타이밍 회로(208)는 일련의 프로그램/확인 타이밍 펄스를 신호 라인(210)을 통해 프로그램 전압 스위치(220)로 공급한다. 펄스 폭은 프로그램밍 처리를 제어하도록 설정되어 EANVM 셀(102)의 전압 임계치가 EANVM 셀의 플로팅 게이트로의 전하 주입의 제어함으로써 점증적으로 변경된다. 각 프로그래밍 사이클은 전압 임계치를 변경시키고, 그 결과로서 메모리 셀(102)의 도전율이 변한다. 신호 라인(210)이 "고"로 되어 나타나듯이 각 내부 프로그램 사이클이 완료된 후, 프로그램 전압 스위치(220)에 의해 공급된 프로그램 전압이 제거되고, 확인 사이클이 개시된다. 그러면, 메모리 셀(102)의 전압 임계치는 비교기(202)를 이용하여 단자(138)의 비트 라인 전압과 확인 기준 선택 회로(222)로부터의 선택된 프로그래밍 기준 전압을 비교함으로써 결정된다. 비트 라인 전압이 확인 기준 선택 회로(222)에 의해 공급되는 프로그램 기준 전압의 레벨에 도달하면, 비교기로부터의 라인(204)상의 출력 신호는 프로그램 전압 스위치(220)를 디스에이블시키고, 프로그래밍 사이클을 종료한다.
본 발명의 본 실시예에서, 판독 동작 중에, 현재 메몰 셀의 아날로그 내용을 메모리 셀(102)에 프로그램될 아날로그 정보와 비교하는 것이 아날로그 비교기(202)에 의해 수행된다. 확인 기준 선택 회로(222)의 아날로그 출력 전압(X)은 2-비트 입력 래치/버퍼(224)의 출력을 디코딩함으로써 결정된다. 아날로그 비교기(202)로의 입력 신호(Y)는 비트 라인 단자(138)로부터 직접 얻어진다. 4-레벨 센스/인코드 회로(152, 160) 및 확인 기준 선택 회로(222)는 도시된 바와 같이 완전히 독립적일 수 있다는 것을 유의하라. 대안으로서, 상기 양 회로는 공통 회로 소자를 교대로 공유하며 함께 결합될 수도 있다. 이것은 4-레벨 센스/인코드 회로(152, 160)가 동작의 판독 모드에 사용되는 반면에 확인 기준 선택 회로(222)가 동작의 기록/확인 모드에만 사용되기 때문에 가능하다.
5. 다-비트 EANVM 셀용 기본 기록 모드
기록 모드에서, 이진 셀당 다-비트 EANVM 시스템은 2n의 고유하고 상이한 임계 레벨(n은 셀당 비트수)을 제공하도록 메모리 셀을 전기적으로 프로그램할 수 있여야만 한다. 셀당 2-비트 구현에서, 설이 소거된 (1,1) 상태에서 시작하는 것으로 가정하면, 3개의 소거되지 않은 상태에 대응하는 3개의 상이한 임계치로 프로그램할 필요만 있다. 그러한 제1 임계치는, 판독 모드에서, 비트 라인 전압이 Ref2와 Ref3 사이로 떨어지도록 결정된다. 제2 임계치는, 판독 모드에서, 비트 라인 전압이 Ref2와 Ref3 사이로 떨어지도록 결정된다. 제3 임계치는, 판독 모드에서, 비트 라인 전압이 Ref3보다 크도록 결정된다.
도9는 플로팅 게이트가 소거된 (1,1) 임계 상태에서 3개의 가능한 상태로 충전(단순화를 위하여 충전이 연속적인 것처럼 도시됨)될 때, 4-레벨, 즉 2-비트 EANVM 셀의 전압 임계치의 변화를 도시한 것이다. 도 9의 전압(Vt1, Vt2, Vt3)은 판독 기준 레벨(Ref1, Ref2, Ref3)에 각각 대응하는 임계치이다. 플롯[(0,1), (1,0), (0,0)]은 각 상태(3개의 비소거 상태)에 대한 프로그래밍 임계치에 대응한다. 단 2개의 상태만 있던 종래의 단일-비트 메모리 셀에서는, 설계 목적은 도 3에 도시된 것처럼 셀의 프로그램된 전압 임계치가 가능한 한 높게되는 것을 보장하도록 플로팅 게이트에 충분한 전하를 공급하는 것이다. 셀당 단일-비트 시스템에서는 상위 임계치가 없기 때문에, 셀을 오버프로그래밍하더라도 메모리 셀에 저장될 데이터가 틀리지 않게 된다.
도 9에서 알 수 있듯이, 셀당 다-비트 시스템에서는, 메모리 셀은 전압 임계치가 특정 전압 임계 범위에 들 수 있는 점까지 충전되어야 한다. 예를 들어, 셀이 (1,0) 상태로 프로그램되면, 올바른 임계 범위는 임계 레벨(Vt2)보다 높고 임계 레벨(Vt3)보다 낮은 것으로 정의된다. 본 다-레벨 프로그래밍을 달성하기 위하여, 종래의 EANVM 회로를 도 8에 도시된 배열로 변경하였다. 예를 들어, 도 8의 비교기는 도시된 것처럼 아날로그인 것이 좋다. 그러나, 디지털 비교기가 사용될 수도 있다.
도 10은 플로팅 게이트가 (0,0) 상태로부터 소거된 때(단순화를 위하여 소거가 연속적인 것처럼 도시됨), 4-레벨, 즉 2-비트 EANVM 셀의 전압 임계치를 도시한 도면이다. EANVM 프로그래밍 동작 절차는 메모리 셀이 프로그램되기 전에 소거되도록 할 것이다. 상기 소거는 바이트, 블록 또는 칩 수준으로 수행될 수 있고 전기적, UV 또는 기타 수단으로 수행될 수 있다. 이러한 유형의 시스템에서, 셀은 프로그래밍 사이클을 개시하기 전에 (1,1) 상태로 완전히 소거된다. 시스템이 개별적 메모리 셀을 소거할 능력을 갖고 있으면, 프로그래밍 동작의 개시 저에 셀의 모든 그룹을 소거할 필요가 없다. 그러면, 플롯[(1,0), (0,1), (1,1)]으로 표시되는 전압 임계치 중의 적절한 하나로 셀을 프로그램할 필요가 있는 개별 메모리 셀 단위로 점차로 소거하는 것이 가능하다.
도 11은 전압 임계치 타이밍 도로서, 도 8에 도시된 시스템이 2-비트 EANVM 셀(102)을 소거된 (1,1) 상태로부터 (1,0) 상태로 고정 폭의 타이밍 펄스를 생성하는 타이밍 회로(208)를 이용하여 프로그램하는 방법을 나타낸다. 신호 라인(212)상의 PGM/Write 신호 저논리 레벨 상태가 타이밍 회로(208)를 인에이블시킨다. 시간(t1)에서 인에이블된 다음, 타이밍 회로(208)는 내부 고정 폭의 저-레벨 내부 PGM 타이밍 펄스를 신호 라인(210)을 통해 프로그램 전압 스위치(220)로 공급한다. 상기 펄스는 도 12를 기준하여 설명할 후속의 초기 확인 사이클의 출력이다. 내부 PGM 펄스의 저-상태의 기간 동안, 라인(106, 206)의 비트 라인 및 워드 라인 프로그램 전압 출력은 도 11에 도시된 그들 각각의 프로그래밍 전압 레벨로 상승된다. 상기 프로그래밍 처리 동안, 메모리 셀(102)의 플로팅 게이트로 전하가 추가된다. 타이밍 회로(208)로부터의 내부 PGM 타이밍 펄스는 고-레벨로 전환되고, 프로그래밍 전압이 제거되어 확인 사이클이 개시된다. 예를 들어, 확인 기준 전압(Vref3)이 비트 라인 전압과 비교된다. 내부적으로 제어되는 프로그램/확인 사이클은 단자(138)의 비트 라인 전압이 Vref3에 도달할 때까지 반복된다. 이 시점(t2)에서, EANVM 셀(102)은 (1,0) 상태로 프로그램되었음이 확인되고, 프로그래밍은 신호 라인(204)을 통해 프로그램 전압 스위치(220)로 디스에이블 신호를 공급하는 비교기(222)에 의해 중단된다.
도 12는 2-비트 EANVM 셀(102)이 완전히 소거된, 즉 완전히 "온" 상태 (1,1)에서 부분적으로 "오프" 상태 (1,0)로 고정 폭의 프로그램 펄스를 이용해서 프로그램된 때, EANVM 셀(102)의 비트 라인 전압을 도시한 도면이다. 외부에서 공급되는 PGM/Write 펄스가 시간(t1)에 공급되면, 프로그램/확인 타이밍 회로(208)는 메모리 셀(102)의 현 상태를 결정하기 위하여 우선 확인 사이클을 개시한다. 이것은, 비록 시간(t1) 전에, 비트 라인 전압이 임의의 전압으로 프리-셋되었더라도, 비트 라인 전압이, 본 예에서는 Vpull-up에서, 접지 상태로 풀되는 것에 의해 나타난다. 셀이 소거된 상태로 결정되면, 처음 프로그램 사이클이 개시된다. 이것은 비트 라인 전압이 Vprogram으로 풀업되는 것에 의해 표시된다. 제1 고정폭 프로그래밍 펄스가 종료되면, 확인 사이클이 개시된다. 이것은 비트 라인 전압이 접지 전위와 Ref1 사이의 중간 점으로 풀다운되는 것으로 표현된다. 각 후속 확인 사이클 중에, 비트 라인 전압은 점증적으로 증가하는 것이 관찰된다. 상기 프로그램/확인 사이클은 비트 라인 전압이 선택된 프로그래밍 기준 전압[본 경우에는 시간(t2)에서의 메모리 상태가 (1,0)인 것을 나타내는 Vref3임]에 도달할 때까지 계속된다.
도 13은 2-비트 EANVM 셀(102)이 가변폭 프로그래밍 펄스를 생성하는 타이밍 회로(208)를 이용하여 소거된 (1,1) 상태로부터 (1,0) 상태로 프로그램됨을 나타낸다. 본 실행을 위하여 내부 PGM 펄스는 도 11 및 도 12의 고정폭 실행보다 긴 저-상태로 시작한다. 저-상태 펄스 폭은 메모리 셀이 목표 전압 임계치에 도달할수록 점차 커진다. 상기 방법은 고정폭 방법보다 더욱 정확한 제어를 요구한다. 그러나, 프로그래밍 시간은 평균적으로 현격하게 감소한다.
도 14는 가변 길이 프로그램 펄스를 이용하여 완전한 "온" 상태(1,1)로부터 부분적 "오프"상태(1,0)로 프로그램될 때, 셀(102)의 비트 라인 전압을 도시한 도면이다. 외부로부터 공급된 PGM/Write 펄스가 시간(t1)에서 활성화 상태의 저-레벨로 될 때, 프로그램/확인 타이밍 회로(208)는 처음 확인 사이클을 개시하여 메모리 셀(102)의 현 상태를 결정한다. 이것은 비록 시간(t1) 전에 비트 라인 전압이 임의의 전위로 프리셋되었더라도, 비트 라인 전압이, 본 예에서는 Vpull-up로부터,접지 상태(소거된 상태에 대응함)로 풀되는 것으로 나타난다. 셀이 소거된 상태로 결정되면, 처음 프로그램 사이클이 개시된다. 이것은 비트 라인 전압이 Vprogram으로 풀업되는 것으로 나타난다. 제1 가변 길이 프로그래밍 펄스가 종료되면, 또 다른 확인 사이클이 개시된다. 이것은 비트 라인 전압이 Ref1과 Ref2 사이의 중간 점에 위치하는 것으로 나타난다. 각각의 후속 확인 사이클 중에, 비트 라인 전압이 점증하는 것이 관찰된다. 상기 프로그램/확인 사이클은 비트 라인 전압이 시간(t2)에서 메모리 상태가 (1,0)임을 나타내는 선택된 프로그래밍 기준 전압에 도달할 때까지 계속된다.
전술한 바대로, 셀당 다-비트 EANVM에 대한 프로그래밍 처리는 프로그램/확인 사이클을 이용하여 점증적으로 셀을 프로그램한다. 상기 사이클의 시간은 타이밍 회로(208)에 의하여 결정된다. 시스템의 핵심 요소는 메모리 셀(102)의 정확한 프로그래밍을 제공하는 프로그램밍 체계를 제공하는 것이다. 이것은 타이밍 회로(208)의 타이밍 펄스의 펄스 폭을 사용되는 EANVM 셀의 프로그램 시간과 일치시킴으로써 달성된다. 도 11 및 도 13에 도시된 바대로, 요구되는 전압 임계치는 임계 전압 범위로 강하한다. 프로그램 펄스가 너무 길면, 메모리 셀(102)의 플로팅 게이트에 너무 많은 전하가 부가된다. 이것은 목표 전압 임계치의 오버슈트를 초래하여 메모리 셀에 부정확한 데이터가 저장되게 한다.
프로그래밍 펄스 폭은 셀(102)의 (N-1)번째 프로그래밍 펄스 후에, 전압 임계치가 목표 저압 임계치 바로 밑에 위치하면, (N)번째, 즉 최종의 프로그래밍 펄스가 메모리 셀에 대한 오버프로그램된 상태를 초래하는 오버슈트를 야기하지 않도록 설정된다.
6. 프로그래밍과 메모리 상태 구분을 위한 기준 전압 설정예.
도 8의 프로그램 및 판독 회로는 비트 라인 비교기로 공급되는 선택적 프로그래밍 기준 전압 신호를 이용하여 다-비트 메모리 셀의 프로그래밍을 제어한다. 프로그래밍은 셀을 독출함이 없이 이루어진다. 이것으로 말미암아 프로그래밍 처리 중에 셀의 메모리 상태를 반복적으로 독출할 필요가 있던 종래의 시스템에 비해 프로그래밍 시간을 현저하게 감소시킬 수 있다.
이하에서, 본 발명에 따른 기준 전압 생성의 양호한 실시예를 설명한다. 원칙적으로, 도 8의 시스템은 프로그래밍 및 판독 기준 신호가 설정되는 방식으로 제한되지는 않는다. 그러나, 본 명세서의 본 부분에서 설명하는 실시예는 시스템의 신뢰도를 강화하는 메모리 상태 구분 및 프로그래밍 제어의 새로운 개념을 구현한 것이다.
메모리 상태 구분의 실시예는 프로그래밍 기준 신호 또는 프로그래밍 기준 신호와 실질적으로 대응하도록 설정된 신호를 이용하여 판독 기준 신호를 생성하는 새로운 개념에 기초한다. 판단 기준 신호는 프로그래밍 기준 신호에 효율적으로 의존한다. 상기 의존성으로 인하여, 시스템 설계는 두 세트의 신호가 프로그램 마지닝에 대한 미리 결정된 관계를 밀접하게 확인하는 것을 보장한다. 예를 들어, 실시예에서 나타나듯이, 두 개의 인접한 메모리 상태의 프로그래밍 기준 전압은 끼워드는(intervening) 판독 기준 전압을 생성하는 전압 구획(voltage division)에 종속된다. 그 결과, 두 프로그래밍 기준 전압은 판독 기준 전압에서 동일하게 떨어져 있다.
프로그래밍 제어에 관한 실시예는 특히 프로그래밍 기준 전압 생성을 설명한다. 이 실시예는 온도, 시스템 전압 또는 단순한 시간의 경과 등과 같은 동작 특성에 영향을 줄 조건의 변화로 인한 메모리 셀의 동작 특성(따라서 비트 라인 신호도 포함함)의 변화를 실질적으로 추종하는 기준 셀을 채택한다. 바람직하게는 메모리 셀의 구성과 동일한 구성(또는 적어도 대부분은 동일한 구성)을 갖는 상기 기준 셀의 이용은 프로그래밍 기준 전압과 메모리 셀의 동작 특성 사이의 안정한 관계를 보장한다.
프로그램 전압 생성을 위한 기준 셀이 판독 기준 전압도 생성하는데 이용될 때, 판독 기준 전압도 또한 메모리 셀의 동작 특성의 변화를 면밀하게 추종할 것이다. 이것은 장기간에 걸쳐 메모리 셀에 저장된 데이터가 정확하게 판독됨을 보장한다. 상기 목적으로 프로그래밍 기준 셀을 이용하는 것의 대안은 분리된 기준 셀의 그룹을 이용하여 프로그래밍 기준 전압과 실질적으로 동일한 전압을 생성하는 것이다. 분리된 셀 그룹으로부터의 전압을 이용하여 판독 기준 전압을 생성하는 것은 판독 기준 전압에 대한 유사한 추종 효과를 제공한다.
도 15는 판독 기준 전압(Ref1, Ref2, Ref3)을 생성하는 회로의 단순화한 도면이다. 도시된 형태에서, 판독 기준 전압이 회로의 대응하는 컬럼(1210, 1211, 1212)에 의해 생성되는데, 각 컬럼은 대응하는 판독 기준 신호를 생성하기 위해 전압 분압기에 연결된 한 쌍의 기준 셀을 포함한다. 컬럼(1210)은 전압(Ref1)을 생성하는 제1 쌍의 기준 셀(1202, 1204)을 포함한다. 컬럼(1211)은 전압(Ref2)을 생성하는 제2 쌍의 기준 셀(1205, 1206)을 포함한다. 컬럼(1212)은 전압(Ref3)을 생성하는 제3 쌍의 기준 셀(1207, 1208)을 포함한다. 도 15에 비트 라인 컬럼(1209)도 도시되어 있다. 비트 라인 컬럼은 주 메모리 셀 어레이의 일부를 구성하고 메모리 셀(1202)을 포함한다.
판독 전압이 주 어레이 내의 메모리의 동작 특성에 영향을 미치는 조건의 변화에 따르는 메모리 셀 비트 라인 신호의 변화를 정확하게 추종하기 위하여 기준 전압 발생 회로의 기준 셀(1203-1208)은, 양호한 실시예에서, 주 어레이 내의 그들의 연관된 메모리 셀[예컨대, 셀(1202)]과 동일한 유형 및 구성을 가질 수 있다. 따라서, 도 15의 모든 셀(1202-1208)은 전술한 플로팅 게이트 FET 구성을 갖고, 모두 동일한 구성을 갖는다고 가정한다. 기준 셀, 실제로 기준 컬럼은 주 어레이의 컬럼의 제조에 적용된 것과 동일한 방법으로 동일한 시간에 상기 어레이를 구비하는 집적 회로의 일부로서 양호하게 제조될 수 있다. 대안으로서, 기준 컬럼은 주 메모리 셀 어레이의 제조 방법과 동일한 방법으로 제조되지만 다른 시간에 및/또는 별도의 집적회로의 일부로서 제조될 수 있다.
도 15의 각 기준 셀(1203-1208)은 공통 워드(로우 선택) 라인(1243)을 메모리 셀(1202)과 공유한다. 또한, 각 기준 셀은 자신의 비트 라인으로, 예컨대 NMOS 또는 PMOS 트랜지스터일 수 있는 연관된 선택 트랜지스터(FET)를 통해 컬럼 풀업 전압(Vpull-up) 및 연관된 컬럼 출력 단자에 결합된다. 선택 트랜지스터(1201)는 각각의 선택 라인(1214')을 통해 제어되고, 선택 트랜지스터(1213)은 각각의 선택 라인(1215')을 통해 제어된다. 각 기준 셀 쌍의 비트 라인 도시된 바대로 함께 연결되어 각각의 전압 분압 구성을 형성한다. 메모리 셀(1202)은 각각의 선택 라인(1214, 1215)에 의해 제어되는 한 쌍의 선택 트랜지스터(1201, 1213)를 통해 컬럼 풀업 전압 및 연관된 컬럼 비트 라인 출력에 결합된다.
기준 셀(1203-1208)은 공장에서 프로그램 기준 전압(Vref1-Vref4)에 대응하는 전압 임계치로 미리 프로그램된다. 구체적으로, 기준 셀(1203, 1204)은 각각 전압 임계치(V1, V2)로 프로그램되어 상기 셀의 각각의 비트 라인에 프로그래밍 기준 전압(Vref1, Vref2)과 동일한 전압을 생성한다. 기준 셀(1205, 1206)은 각각 전압 임계치(V2, V3)로 프로그램되어 프로그래밍 기준 전압(Vref2, Vref3)과 동일한 전압을 생성한다. 기준 셀(1207, 1208)은 각각 전압 임계치(V3, V4)로 프로그램되어 프로그래밍 기준 전압(Vref3, Vref4)과 동일한 전압을 생성한다. 기준 셀의 프로그래밍은 임의의 적절한 방법으로 수행될 수 있다. 예를 들어, 메모리 장치는 셀 충전을 위한 표준 기준 전압의 외부 공급용 전용 핀이 설치될 수 있다. 다음 대안으로서, 메모리 장치는 요구되는 프로그래밍 기준 전압에 대응하는 비트 라인 전압의 제공을 위하여 임플란트 도시지(implant dosage)를 갖는 ROM 셀의 온-보드(on-board) 세트에 편입될 수 있다. ROM 비트 라인 전압은 초기에 EANVM 기준 셀을 프로그램하는 프로그래밍 기준 전압으로서 이용될 수 있다. EANVM 기준 셀은 프로그램 확인용 비교기(202)(도 8에 도시됨)에 선택적으로 결합되어 신호(Y)를 공급하고, ROM 비트 라인 전압은 신호(X)로서 비교기에 선택적으로 공급되어 전술한 프로그램 동작에 의해 EANVM 기준 셀을 프로그램할 수 있다. 적은 폭의 프로그래밍 펄스를 이용하여, 기준 셀은 양호한 정밀도로 프로그램될 수 있다. 필요하다면, ROM 셀은 EANVM 기준 셀을 재프로그램(미리 결정된 표준 조건에서 수행함)하여 기준 셀의 전압 임계치를 설계치로 복원할 수 있다.
연이은 프로그래밍 기준 전압(Vref1-Vref4)을 동일한 간격으로 설정하고 이에 따라 기준 셀의 전압 임계치를 프로그래밍함으로써, 도 15의 기준 신호 발생 회로는 도 16에 도시된 바대로 프로그래밍 기준 전압 및 판독 기준 전압 사이의 관계를 확립한다. 비록 좋은 설계 관행은 메모리 시스템에 걸쳐 일관되게 지정하는 것이지만, 특정 메모리 상태를 프로그래밍 기준 전압(Vref1-Vref4)으로 지정하는 것은 중요한 일이 아니라는 것을 유의하라. 시스템이 채택한 에러 교정에서, 2진 시퀀스로부터 메모리 상태를 지정하는 것은 에러 검출 및 교정 알고리즘의 최적화를 돕기에 유리할 수 있다. 메모리 상태를 비-이진수 시퀀스로 프로그래밍 기준 전압에 지정하는 것으로 가정하고 설명한다. 구체적으로, 메모리 상태 (1,1)는 제1(최저) 프로그램밍 기준 전압(Vref1)에 지정되고, 메모리 상태 (0,1)는 제2 프로그램밍 기준 전압(Vref2)에 지정되고, 메모리 상태 (1,0)는 제3 프로그램밍 기준 전압(Vref3)에 지정되고, 메모리 상태 (0,0)는 제4(최고) 프로그램밍 기준 전압(Vref4)에 지정된다.
도 16에 도시된 것처럼, 각 판독 기준 전압은 메모리 상태용 프로그래밍 기준 전압이 판독 기준 전압에 대하여 동일한 마진을 갖고 판독 기준 전압의 바로 위 및 바로 밑이 되도록 된다. 더 구체적으로, 판독 기준 전압은 다음과 같이 정의된다.
Ref1 = (Vref1 + Vref2)/2
Ref2 = (Vref2 + Vref3)/2
Ref3 = (Vref3 + Vref4)/2
전술한 관계로 인하여, 각 판독 기준 전압은 항상 프로그래밍 기준 레벨들의 사이에서 인접한 프로그래밍 기준 레벨에 대한 최적의 마진을 갖게 된다. 더욱이, 기준 셀의 동작 특성이 메모리 셀의 동작 특성에 영향을 주는 조건의 변화에 따른 메모리 셀의 동작 특성의 변화를 추종하므로, 도 16에 도시된 관계가 상기 변화에 걸쳐 유지된다. 이것은 장기간에 걸쳐 메모리 셀에 저장된 데이터가, 데이터 저장 시에 비하여 데이터 판독 시에 온도, 시스템 전압 등이 변화였더라도, 정확하게 판독될 수 있음을 보장한다. 도 16에 도시된 곡선은 셀이 프로그래밍 기준 전압(Vref1)으로 프로그램되었다고 가정할 때, 판독 중의 메모리 셀의 비트 라인 전압을 나타낸 것이다.
실제적인 적용에서, 기준 전압 컬럼(1210, 1211, 1212)의 출력에 나타나는 전압이 설계치에서 약간 벗어날 수 있다. 예컨대, 집적 회로의 소형화를 극대화하기 위하여 일반적으로 나타나는 회로 소자의 물리적 배치의 비대칭성으로 인하여 편차가 발생할 수 있다. 상기 비대칭성은 예컨대, 주어진 쌍의 개별 기준 셀에 관한 상이한 라인 길이 및 커패시턴스 효과로 인하여 발생할 수 있다. 상기 편차는 표준 컴퓨터 시뮬레이션 기술을 이용하여 회로를 컴퓨터 시뮬레이션하여 사전에 결정할 수 있다. 그러면, 기준 셀의 분압된 출력을 설계치로 풀하도록 판독 기준 라인 상에 적절한 신호 풀링(pulling) 장치를 부가하여 상기 편차를 보정할 수 있다. 그러한 장치는 유사한 이유로 주 어레이의 메모리 셀 비트 라인상에 설치될 수 있다.
도 17은 전술한 판독 기준 신호 발생 회로를 도시한다. 상기 회로는 전술한 신호 풀링 장치를 제외하고는 도 15의 회로와 동일하다. 이들 장치는 도시된 바와 같이 FET(1220-1223)으로 구성될 수 있고, 또는 상기 목적에 부합하는 임의의 다른 적절한 유형의 장치(예컨대, 커패시터와 저항의 조합 등)로 구성될 수 있다. 신호 풀링 장치는 판독 기준 신호(및 메모리 비트 라인 신호)가 메모리 셀 판독용 다-레벨 센스 증폭기로 피드(feed)되는 점에 최대한 근접하도록 양호하게 연결될 수 있다. 상기 배치는 센스 증폭기에 공급되는 전압치의 설계치에 대한 정확도를 최적화 시킨다. 물론, 이것은 고정밀도의 프로그램 마지닝 및 메모리 판독의 견지에서 바람직하다.
도 18은 판독 기준 신호(Ref1, Ref2, Ref3) 생성용 회로(1200'')의 다른 실시예를 도시한 단순화도이다. 이 회로는 도 17의 회로 설계에 기초하지만, 각 기준 컬럼의 더 높은 값의 기준 셀 및 신호 풀러(puller)가, 도시된 대로, 대응하는 단일 풀업 장치(1321, 1322, 1323)로 대체되어 전압 분압 구성을 제공한다. 도 18의 개별 판독 기준 라인상의 풀업 장치는 그들 각각의 설정된 신호-풀링 능력을 가지므로, 판독 기준 전압이 도 16에 도시된 프로그램 기준 전압에 대하여 동일한 관계를 갖게된다. 본 실시예는 판독 기준 라인상의 풀업 장치(1321, 1322, 1323)가 동작 조건의 변화에 따라 메모리 셀(1202)을 기준 셀이 추종하는 것보다 덜 추종하기 때문에, 도 17의 구성보다는 메모리 셀의 추종의 견지에서는 덜 양호함을 유의하라.
도 19는 도 15의 기준 신호 발생 회로가 메모리 어레이에 어떻게 적용될 수 있는지를 나타내는 더욱 일반화된 도면이다. 도 19에서, 편의를 위하여 선택 라인(1214) 및 선택 트랜지스터(1201)가 컬럼 풀업 장치의 일반화된 네트워크로 대체된다(컬럼 풀업 장치로 명시됨).
도 19에 도시된 바대로, 어레이 내의 메모리 셀의 각 로우는 기준 셀(1203-1208)의 대응하는 세트에 배치되고, 상기 셀은 전술한 전압 분압 구성에 연결된다. 기준 셀의 각 세트(로우)는 개별적으로 선택되어 주 어레이의 대응하는 로우의 메모리 셀의 판독을 위하여 기준 컬럼 비트 라인상에 신호를 공급한다. 어레이의 모든 메모리 셀에 대해 기준 셀의 단일 세트를 이용하는 것(이 경우에 어레이의 어떤 로우의 워드 라인도 기준 셀에 의해 공유될 필요는 없음)이 본 발명의 원리에 부합되는 것이지만, 어레이의 각 로우에 대한 기준 셀의 전용 세트를 이용하는 것이 정확도를 위하여 바람직하다. 더욱 구체적으로, 전용 기준 셀은 전체 메모리 회로 내의 메모리 셀의 대응하는 로우의 대칭성에 비하여 기준 셀의 각 세트의 배치에 있어서 더 양호한 대칭성을 갖게 한다. 예를 들어, 도 20의 메모리 어레이의 로우 M에 대한 기준 셀은 자신의 비트 라인 단자와 기준 컬럼 출력 사이에 연결된 동일한 수와 동일한 유형의 소자를 갖는데, 이것은 각 대응하는 메모리 셀(1202)이 자신의 비트 라인 단자와 컬럼 비트 라인 출력 사이에서 행하는 것과 같다. 또한, 기준 셀의 비트 라인 단자로부터 기준 컬럼 출력으로의 라인 길이는 각 대응하는 메모리 셀의 비트 라인 단자로부터 메모리 셀의 연관된 컬럼 비트 라인 출력까지의 라인 길이와 근사하거나 동일하다. 신호 풀링 장치는 비트 및 판독 기준 라인에 도 17에 도시된 것과 유사한 방식으로 부가된다. 이 경우에, 각 장치의 신호 풀링 용량은 컴퓨터 시뮬레이션 중에 적절한 계산에 의해 결정되어 시스템의 각 컬럼 내의 상이한 셀들에 의해 공급되는 신호 레벨의 최고의 전체적 정확도를 제공한다.
도 20은 프로그래밍 기준(Vref1-Vref4)을 생성하는 회로(1500)(점선 윗 부분) 및 프로그램 확인용의 선택된 신호(X)를 출력하는 연관된 확인 기준 선택 회로(222)(점선 아랫부분)를 도시한 단순화도이다. 도 20에 도시된 바대로, 메모리 어레이의 각 로우는 메모리 셀과 동일한 구성을 갖는 기준 셀(1503-1506)과 결합된다. 기준 셀은 메모리 어레이처럼 동일한 집적 회로의 일부일 필요는 없으나, 전술한 이유 때문에, 동일한 집적 회로의 일부로서 어레이와 동시에 그리고 동일한 공정을 거쳐 제조되는 것이 좋다. 도 20에 도시된 구성으로의 연결에 대해 전술한 것과 같은 이유로, 어레이의 각 로우에 대한 프로그래밍 기준 셀의 전용 세트를 이용하는 것이 좋다. 프로그래밍 기준 신호(Vref1-Vref4)를 생성하는 기준 셀은 대응하는 컬럼(1511-1514) 내에 배치되고, 상기 기준 셀의 비트 라인 단자는 대응하는 비트 라인 및 컬럼 풀업 장치의 네트워크(컬럼 풀업 장치로 명명됨)에 공통으로 연결된다. 기준 셀의 각 세트(로우)는 개별적으로 선택되어, 연관된 워드 라인(1543)을 통해, 주 메모리 어레이의 대응하는 로우의 메모리 셀의 프로그래밍 확인을 위한 대응하는 컬럼 비트 라인상의 신호를 공급한다.
컬럼(1511)의 각 기준 셀(1503)은 전압 임계치(V1)가 컬럼 비트 라인상의 전압(Vref1)을 생성하도록 공장에서 제조된다(예컨대, 도 15와 관련하여 전술한 것과 같음). 컬럼(1513)의 각 기준 셀은 전압 임계치(V3)가 컬럼 비트 라인상의 전압(Vref3)을 생성하도록 미리 프로그램된다. 컬럼(1514)의 각 기준 셀은 전압 임계치(V4)가 컬럼 비트 라인상의 전압(Vref4)을 생성하도록 미리 프로그램된다. 배치의 비대칭성 또는 이와 유사한 영향에 기인하여 컬럼 비트 라인 전압의 편차를 보정할 필요가 있으면, 전술한 것처럼 신호 풀링 장치가 컬럼 비트 라인상에 부가될 수 있다.
컬럼(1511-1514)의 비트 라인은 확인 기준 선택 회로(222)의 대응하는 선택 트랜지스터(예컨대, FET)(271-274)에 결합된다. NMOS 또는 PMOS일 수 있는 선택 트랜지스터는, 예컨대 도 20에 도시된 논리 회로(LC)와 같은 단순한 논리 회로에 의해 제어될 수 있다. 도 20의 회로(LC)는 표2의 진리표에 따라 동작한다. 신호(I/O 0) 및 신호(I/O 1)는 입력 래치/버퍼(224)(도 8에 도시됨)로부터의 입력으로서 공급된다.
I/O 0 I/O 1 Vref1 선택 Vref2 선택 Vref3 선택 Vref4 선택
0 0 L L L H
1 0 L L H L
0 1 L H L L
1 1 H L L L
도 21a 내지 도 21d는 4개의 메모리 상태의 각각에 대한 프로그래밍 후에, 도 20의 선택된 메모리 셀의 비트 라인 전압 레벨을 나타내는 판독 타이밍도이다. 각 도면에서, 시간(t0)에, 비트 라인 전압은 자신의 미리 충전된 값(Vpull-up)이 되는데, 상기 값은 전압(Vref4)과 거의 근사하다. 시간(t1)에서, 전압 레벨은 두개의 인접한 선으로 나타나는 범위로 강하하는데, 상기 두개의 선은 프로그램된 상태에 대한 Vref 레벨을 중심으로 위치한다. 두개의 선은 메모리 셀의 판독 중에 프로그래밍 전압 기준 레벨에 대한 비트 라인 전압 레벨의 약간 범위의 허용을 나타낸다. 도 21a는 메모리 셀이 프로그래밍 기준 레벨(Vref1)에 대응하는 전압 임계치(V1)를 프로그램할 때의 비트 라인 전압을 도시한 것이다. 도 21b는 메모리 셀이 프로그래밍 기준 레벨(Vref2)에 대응하는 전압 임계치(V2)를 프로그램할 때의 비트 라인 전압을 도시한 것이다. 도 21c는 메모리 셀이 프로그래밍 기준 레벨(Vref3)에 대응하는 전압 임계치(V3)를 프로그램할 때의 비트 라인 전압을 도시한 것이다. 도 21d는 메모리 셀이 프로그래밍 기준 레벨(Vref4)에 대응하는 전압 임계치(V4)를 프로그램할 때의 비트 라인 전압을 도시한 것이다.
판독 기준 및 프로그래밍 기준 발생 회로가 별도의 회로로 위에 설명되고 도시되었지만, 상기 회로는 도 22에 도시된 것처럼 결합되어 소자를 공유할 수도 있다. 이것은 프로그래밍 기준 신호 및 판독 기준 신호가 동시에 사용될 필요가 없기 때문에 가능한 것이다. 더욱 구체적으로, 프로그래밍 기준 신호는 메모리 셀 프로그래밍 동작 중에만 필요하며, 판독 기준 신호는 메모리 셀 판독 동작 중에만 필요하다.
도 22에 도시된 회로는 도 19의 회로의 변형이다. 도 22의 회로에서, 비트 라인 기준 셀(1203)이 연결되어 프로그래밍 기준 전압(Vref1)을 공급하고, 비트 라인 기준 셀(1204)이 연결되어 프로그래밍 기준 전압(Vref2)을 공급하고, 비트 라인 기준 셀(1207)이 연결되어 프로그래밍 기준 전압(Vref3)을 공급하고, 비트 라인 기준 셀(1208)이 연결되어 프로그래밍 기준 전압(Vref4)을 공급한다. 선택 트랜지스터(271-274)는 도 20에 도시된 선택 트랜지스터에 대응한다.
도 23은 도 22의 회로의 변형을 도시하는데, 상기 변형 회로는 EANVM 셀(1203-1208)이 ROM 셀(2203-2208)로 각각 대치된 것이다. ROM 셀을 기준 셀로서 이용하는 것은, 비록 기준 신호의 추종 효과가 주 어레이 메모리의 EANVM 셀에 비하여 다소 감소하지만, EANVM 기준 셀의 초기 프로그래밍 요구가 필요 없기 때문에 유리한 점이 있다. 추종 효과를 극대화하기 위하여, ROM 셀 및 EANVM 셀의 대응하는 부분이 동일한 공정 단계에 의해 제조될 수 있다. 예를 들어, EANVM 셀의 소스, 드레인, 채널 영역 및 제어 게이트는 상기 방식으로 제조될 수 있고, EANVM 플로팅 게이트 및 ROM 임계치 임플란트를 설치하는데는 별도의 처리 단계가 이용될 수 있다.
전술한 바와 같이, 본 명세서에서 설명되어진 실시예들은 단지 예시에 불과한 것으로서, 다양한 변경 및 변형이 본 발명의 범주 내에서 이루어질 수 있다. 예컨대, 비록 본 발명이 메모리 셀 및 기준 셀로부터의 전압 신호를 이용하는 전압-기반 메모리 시스템의 관점에서 설명되었지만, 본 발명의 원리는 전압 레벨보다는 전류 레벨이 이용되는 전류-기반 메모리 시스템에도 적용될 수 있다.
본 발명은 다-비트 EANVM 셀을 프로그래밍 동작 중에 셀의 메모리 상태를 독출함이 없이 프로그램할 수 있으며, 이와 동시에 종래의 마지닝 기술과 연관된 복잡성 없이 효율적인 프로그램 마지닝을 제공한다. 또한, 본 발명은 프로그램 가능 다-레벨 메모리 장치를 제공한다.
더욱이, 본 발명은 프로그램 가능 다-레벨 메모리 장치를 제공하는데, 상기 장치는 둘 이상의 메모리 상태를 갖는 EANVM 셀, 셀 프로그래밍을 위한 프로그래밍 회로 및 전술한 기준 신호 발생 회로를 포함한다.
본 발명의 또 다른 특징은 전술한 원리에 기초하여 다-레벨 EANVM 셀의 메모리 상태를 구분하는 방법을 제공한다.
도 1은 비휘발성 플로팅 게이트 메모리 셀의 일반적 개략도.
도 2는 종래의 단일-비트 메모리 시스템의 블록도.
도 3은 종래의 셀당 단일-비트 EANVM 시스템의 전압 임계치를 도시한 것으로서 소거된 "1" 상태로부터 프로그램된 "0" 상태로 프로그램되는 경우의 타이밍도.
도 4는 종래의 셀당 단일-비트 EANVM 시스템의 판독 동작 중의 비트 라인 전압을 도시한 것으로서 프로그램된 상태 및 소거된 상태 모두에 대한 전압 신호를 나타내는 타이밍도.
도 5는 셀당 다-비트 EANVM 시스템에 구현된 M x n 메모리 어레이의 블록도.
도 6은 다-비트 EANVM 셀의 판독용 회로의 블록도.
도 7은 (0,0), (1,0), (0,1) 및 (1,1)의 4개의 가능한 상태 중의 하나로 프로그램되는 셀당 2-비트 EANVM에 대한 판독 사이클 중의 시간의 함수로서의 비트 라인 전압을 나타낸 도면.
도 8은 프로그램/확인(verify) 및 판독 회로를 결합한 셀당 다-비트 시스템의 블록도.
도 9는 완전히 소거된 (1,1) 상태로부터 다른 3개의 가능한 상태로 프로그램되는 2-비트 EANVM 셀의 전압 임계치에 대한 타이밍도.
도 10은 완전히 프로그램된 (0,0) 상태로부터 3개의 가능한 상태로 소거되는 2-비트 EANVM 셀의 전압 임계치에 대한 타이밍도.
도 11은 고정 폭의 프로그램 펄스를 이용하는 프로그램/확인 사이클 중에 2-비트 EANVM 셀의 전압 임계치를 나타낸 타이밍도.
도 12는 고정 폭의 프로그램 펄스를 이용하는 프로그램/확인 사이클 중에 2-비트 EANVM 셀의 비트 라인 전압을 나타낸 타이밍도.
도 13은 가변 폭의 프로그램 펄스를 이용하는 프로그램/확인 사이클 중에 2-비트 EANVM 셀의 전압 임계치를 나타낸 타이밍도.
도 14는 고정 폭의 프로그램 펄스를 이용하는 프로그램/확인 사이클 중에 2-비트 EANVM 셀의 비트 라인 전압을 나타낸 타이밍도.
도 15는 본 발명에 따라 셀당 2-비트 EANVM의 메모리 상태를 구분하기 위한 판독 기준 전압을 생성하는 회로의 단순화 도면.
도 16은 도 15에 도시된 회로를 이용하는 메모리 시스템의 판독과 프로그래밍 기준 전압 사이의 관계를 나타낸 도면.
도 17은 도 15에 도시된 회로의 변경을 나타낸 도면.
도 18은 판독 기준 전압을 생성하는 다른 회로를 도시한 도면.
도 19는 도 16에 도시된 회로가 어떻게 셀당 2-비트 EANVM 어레이에 적용될 수 있는지를 나타내는 더욱 일반화된 도면.
도 20은 본 발명에 따라 프로그래밍 기준 전압을 생성하는 회로의 단순화 도면으로서, 상기 회로는 프로그래밍 기준 전압으로부터 선택하기 위한 확인 기준 선택 회로(verify reference select circuit)와 결합된 것이 나타난 도면.
도 21a 내지 도 21d는 4개의 가능한 메모리 상태의 각각에 대한 프로그래밍 기준 신호에 따라 프로그램된 2-비트 EANVM 셀의 독출 중의 비트 라인 전압의 타이밍도.
도 22는 본 발명에 따르는 판독 및 프로그래밍 기준 전압 모두를 생성하는 결합된 회로를 도시한 단순화 도면.
도 23은 도 22와 유사하지만 기준 셀이 ROM 셀의 형태인 도면.

Claims (13)

  1. 비휘발성 반도체 메모리 장치에 있어서,
    각 셀이 적어도 2 비트의 데이터에 대응하는 임계치 전압--상기 임계치 전압은 프로그래밍 상태와는 상이한 소거 상태를 나타내는 임계치 레벨로부터 서로 다른 프로그래밍 상태를 나타내는 적어도 3개의 임계치 레벨 사이에 쉬프트가능함--을 가지는 다수의 메모리 셀과,
    제1 프로그램 기준 파라미터와 제1 판독 기준 파라미터--상기 제1 프로그램 기준 파라미터는 메모리 셀 임계치 전압이 상기 3개의 임계치 레벨 중 제1 임계치 레벨로 쉬프트되는지 여부를 확인하기 위해서 이용되고, 상기 제1 판독 기준 파라미터는 상기 제1 프로그램 기준 파라미터에 기초하여 생성되는 것으로서 메모리 셀 임계치 전압이 상기 제1 임계치 레벨에 가까운지 또는 상기 소거 상태를 나타내는 임계치 레벨에 가까운지 여부를 검출하기 위해서 이용됨--를 생성하는 제1 파라미터 생성 회로와,
    제2 프로그램 기준 파라미터와 제2 판독 기준 파라미터--상기 제2 프로그램 기준 파라미터는 메모리 셀 임계치 전압이 상기 3개의 임계치 레벨 중 제2 임계치 레벨로 쉬프트되는지 여부를 확인하기 위해서 이용되고, 상기 제2 판독 기준 파라미터는 상기 제2 프로그램 기준 파라미터에 기초하여 생성되는 것으로서 메모리 셀 임계치 전압이 상기 제2 임계치 레벨에 가까운지 또는 상기 제1 임계치 레벨에 가까운지를 검출하기 위해서 이용됨--를 생성하는 제2 파라미터 생성 회로와,
    제3 프로그램 기준 파라미터와 제3 판독 기준 파라미터--상기 제3 프로그램 기준 파라미터는 메모리 셀 임계치 전압이 상기 3개의 임계치 레벨 중 제3 임계치 레벨로 쉬프트되는지 여부를 확인하기 위해서 이용되고, 상기 제3 판독 기준 파라미터는 상기 제3 프로그램 기준 파라미터에 기초하여 생성되는 것으로서 메모리 셀 임계치 전압이 상기 제3 임계치 레벨에 가까운지 또는 상기 제2 임계치 레벨에 가까운지 여부를 검출하기 위해서 이용됨--를 생성하는 제3 파라미터 생성 회로를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 파라미터 생성 회로, 상기 제2 파라미터 생성 회로 및 상기 제3 파라미터 생성 회로 각각은,
    대응하는 프로그램 기준 파라미터를 생성하는 제1 소자와,
    대응하는 판독 기준 파라미터를 생성하기 위하여 상기 제1 소자와 협동하는 제2 소자를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 제2항에 있어서,
    판독 동작시, 상기 복수의 메모리 셀로부터 선택된 하나의 메모리 셀의 데이터에 대응하는 파라미터, 상기 제1 판독 기준 파라미터, 상기 제2 판독 기준 파라미터 및 상기 제3 판독 기준 파라미터가 공급되는 비교 회로를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 다수의 메모리 셀 각각은 부유 게이트를 갖는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 제1 파라미터 생성 회로, 상기 제2 파라미터 생성 회로 및 상기 제3 파라미터 생성 회로 각각은,
    대응하는 판독 기준 파라미터를 생성하기 위하여 상기 제1 및 제2 소자와 협동하는 제3 소자를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 파라미터 생성 회로, 상기 제2 파라미터 생성 회로 및 상기 제3 파라미터 생성 회로 각각은,
    대응하는 판독 기준 파라미터를 생성하기 위하여 상기 제1 및 제2 소자와 협동하는 제4 소자를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 및 제4 소자 각각은 기준 셀인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  8. 각 셀이 적어도 2비트의 데이터를 나타내는 임계치 전압--상기 임계치 전압은 소거 상태를 나타내는 임계치 레벨로부터 서로 다른 프로그래밍 상태를 나타내는 적어도 3개의 임계치 레벨 사이에 쉬프트가능함--을 가지는 복수의 메모리 셀과,
    메모리 셀 임계치 전압이 상기 3개의 임계치 레벨 중 제1 임계치 레벨로 쉬프트되는지 여부를 확인하기 위해서 이용되는 제1 프로그램 기준 파라미터 및 메모리 셀 임계치 전압이 상기 제1 임계치 레벨에 가까운지 또는 상기 소거 상태를 나타내는 임계치 레벨에 가까운지 여부를 검출하기 위해서 이용되는 제1 판독 기준 파라미터-상기 제1 프로그램 기준 파라미터와 상기 제1 판독 기준 파라미터 중 하나는 다른 하나로부터 시프트되고 상기 다른 하나에 의존적임--를 생성하는 제1 파라미터 생성 회로와,
    메모리 셀 임계치 전압이 상기 3개의 임계치 레벨 중 제2 임계치 레벨로 쉬프트되는지를 확인하기 위해서 이용되는 제2 프로그램 기준 파라미터 및 메모리 셀 임계치 전압이 상기 제2 임계치 레벨에 가까운지 또는 상기 제1 임계치 레벨에 가까운지 여부를 검출하기 위해서 이용되는 제2 판독 기준 파라미터--상기 제2 프로그램 기준 파라미터와 상기 제2 판독 기준 파라미터 중 하나는 다른 하나로부터 시프트되고 상기 다른 하나에 의존적임--를 생성하는 제2 파라미터 생성 회로와,
    메모리 셀 임계치 전압이 상기 3개의 임계치 레벨 중 제3 임계치 레벨로 쉬프트되는지를 확인하기 위해서 이용되는 제3 프로그램 기준 파라미터, 및 메모리 셀 임계치 전압이 상기 제3 임계치 레벨에 가까운지 또는 상기 제2 임계치 레벨에 가까운지 여부를 검출하기 위해서 이용되는 제3 판독 기준 파라미터--상기 제3 프로그램 기준 파라미터와 상기 제3 판독 기준 파라미터 중 하나는 다른 하나로부터 시프트되고 상기 다른 하나에 의존적임--를 생성하는 제3 파라미터 생성 회로를 포함하고,
    상기 제1 판독 기준 파라미터는 상기 소거 상태를 나타내는 임계치 레벨을 표현하는 레벨과 상기 제1 프로그램 기준 파라미터 사이에 위치하는 것이고,
    상기 제2 판독 기준 파라미터는 상기 제1 프로그램 기준 파라미터와 상기 제2 프로그램 기준 파라미터 사이에 위치하는 것이고,
    상기 제3 판독 기준 파라미터는 상기 제2 프로그램 기준 파라미터와 상기 제3 프로그램 기준 파라미터 사이에 위치하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 다수의 메모리 셀 각각은 부유 게이트를 갖는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  10. 제8항에 있어서,
    각 한쪽 기준 파라미터로부터 대응하는 다른 쪽 기준 파라미터로의 각 쉬프트 량은 상기 한쪽 기준 파라미터에 의존적인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  11. 제8항에 있어서,
    상기 제1, 제2, 제3 파라미터 생성 회로 각각은 대응하는 한쪽 기준 파라미터와 대응하는 다른 쪽 기준 파라미터가 다르도록 하는 소자를 갖는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제1, 제2, 제3 파라미터 생성 회로 각각은 상기 다수의 메모리 셀 각각과 실질적으로 동일한 구조를 갖는 기준 셀을 더 포함하고,
    대응하는 기준 셀과 대응하는 소자는 협동하여 대응하는 판독 기준 파라미터와 대응하는 프로그램 기준 파라미터 사이에 소정의 차이를 제공하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  13. 제8항에 있어서,
    각각의 판독 기준 파라미터는 대응하는 프로그램 기준 파라미터에 의존적인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
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