KR970008497A - 반도체 메모리 장치, 마이크로콘트롤러 및 반도체 메모리 장치의 제조 방법 - Google Patents
반도체 메모리 장치, 마이크로콘트롤러 및 반도체 메모리 장치의 제조 방법 Download PDFInfo
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- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
Abstract
퓨즈 소자를 융해하기 전에 중복 셀의 테스트를 가능하게 하는 테스트의 효율화를 도모한 불휘발성의 기억 수단 및 퓨즈소자를 구비한 반도체 메모리 장치 및 그 제조 방법 및 1칩 마이크로콘트롤러를 제공한다.
반도체 기판(20)상의 절연막에 형성된 소정의 깊이와 패턴을 갖는 기억 수단으로부터 독출된 데이타를 저장하는 제1레지스터(21)와 외부로부터의 데이타를 저장하는 제2레지스터(22)와, 제1레지스터 및 제2레지스터의 각 출력을 소정의 모드신호에 기초하여 선택적으로 출력시키는 선택 회로(25)를 구비하고, 테스트 모드 이외의 제1모드에서는 제1레지스터 데이타 어드레스의 구제 정보에 기초하여 불량 비트를 중복 셀로 치환하며, 테스트 모드인 제2모드에서는 제2레지스터의 데이타의 어드레스의 구제 정보에 기초하여 불량 비트를 중복 셀로 치환하여 테스트를 행한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시 형태의 반도체 메모리 장치의 회로도.
Claims (6)
- 복수의 워드 라인에 배열된 복수의 메모리 셀로 이루어지는 메모리 셀 어레이와, 상기 워드 라인내에 불량비트가 접속되어 있는 워드 라인의 상기 불량 비트를 중복 셀로 치환하여 구제하는 수단과, 어드레스의 구제 정보 및 중복 셀의 치환 허가 정보를 기억하는 불휘발성의 기억 수단과, 상기 기억 수단으로부터 데이타를 독출하고, 그 데이타를저장하는 제1레지스터와, 외부로부터의 데이타를 저장하는 제2레지스터와, 상기 제1레지스터 및 상기 제2레지스터의 각출력을 소정의 모드 신호에 기초하여 선택적으로 출력시키는 선택 회로를 구비하고, 테스트 모드 이외의 제1모드에서는상기 제1레지스터의 데이타의 어드레스의 구제 정보에 기초하여 상기 불량 비트를 상기 중복 셀로 치환하고, 테스트 모드인 제2모드에서는 상기 제2레지스터의 데이타의 어드레스의 구제 정보에 기초하여 상기 불량 비트를 중복 셀로 치환하여테스트를 행하도록 하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 중복 셀의 데이타의 독출/기록을 외부로부터 행하는 어드레스 영역을 설치하고, 또 별도의 어드레스 영역에 상기 제1레지스터의 독출을 행하는 어드레스 영역과 상기 제2레지스터의 좋은 기록/독출을 행하는 어드레스 영역을 각각 설치한 제3모드를 가지고 있는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항 내지 제2항중 어느 한 항에 있어서, 상기 어드레스의 구제 정보 및 중복 셀의 치환 허가 정보를 기억하는 불휘발성의 기억 수단이 전류 또는 레이저로 융해한 퓨즈 소자로 이루어지는 것을 특징으로 하는 반도체 메모리장치.
- 제1항 내지 제3항중 어느 한 항에 있어서, 반도체 메모리 장치를 탑재하고, 리셋 기간중에 상기 불휘발성의 기어 수단으로부터 데이타를 독출하고, 리셋 해제 신호에 의해서 상기 제1레지스터에 데이타를 저장하여 이 데이타의정보를 기초로 불량 어드레스의 비트를 치환하여 구제하는 것을 특징으로 하는 마이크로콘트롤러.
- 제1항 내지 제4항중 어느 한 항에 있어서, 상기 제1모드에 있어서 모든 비트가 초기 상태화되어 있는지를 체크하는 제1공정과(1), 모든 비트가 초기 상태화되어 있으면 기록에 대한 체크를 행하는 제2공정과(2), 상기 제2공정에 기초하여 중복 회로에 의한 구제를 행하지 않은 경우는 기록이 OK인 것을 신뢰성 시험을 위해 일단 테스터로부터 분리하여 고온 방치 시험을 행하는 제3공정과(3), 기록한 데이타가 제3공정후에 소거되는지의 여부를 테스터로 모든 비트 독출을 행하여 체크하는 제4공정과(4), 상기 제1공정에 기초하여 상기 중복 회로에 의한 구제를 행하는 경우는 모든 비트가초기화되어 있지 않은 것에 대해서 규정의 로우(워드 라인) 치환 수로 구제가능한지의 여부 판정을 행하는 제5공정과(5),상기 제2공정에 기초하여 모든 비트내 일부의 비트를 기록할 수 없는 것에 관하여 상기 중복 회로에 의해 규정의 로우(워드 라인) 치환 수로 구제 가능한지의 여부 판정을 행하는 제6공정과(6), 상기 제6공정에 기초하여 중복 회로에 의해 구제가능한 것에 대해서는 상기 제3모드에 있어서 중복 셀의 초기화(소거) 및 기록의 체크를 행하고, 상기 제2레지스터에 구제 어드레스 및 치환 허가 정보의 기록을 행하는 제7공정과(7), 상기 제2모드에 있어서 상기 제2레지스터에 저장된 구제어드레스에 기초하여 로우 치환된 상태에서의 모든 비트의 독출 체크를 행하는 제8공정과(8), 상기 제8공정에 기초하여치환 어드레스 및 치환 허가 정보에 기초하여 중복 회로의 퓨즈 소자의 컷을 행하는 제9공정(9)을 구비하며, 상기 제9공정후에 중복 회로에 의한 구제를 행하지 않은 경우와 같이 상기 제3 및 제4공정을 거쳐서 데이타의 체크를 행하는 것을특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제5항에 있어서, 상기 제7공정에서 치환되는 중복 셀에 기록하는 데이타는 상기 제2공정에 있어서 상기 치환해야 할 로우(워드 라인) 셀에 기록하는 데이타와 동일한 데이타로 한 것을 특징으로 하는 반도체 메모리 장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP95-201535 | 1995-07-15 | ||
| JP7201535A JPH0935493A (ja) | 1995-07-15 | 1995-07-15 | 半導体メモリ装置、マイクロコントローラ及び半導体メモリ装置の製造方法 |
| JP07-203907 | 1995-07-18 | ||
| JP20390795A JP3778594B2 (ja) | 1995-07-18 | 1995-07-18 | ドレッシング方法 |
| JP95-190566 | 1995-07-26 | ||
| JP19056695A JP3297974B2 (ja) | 1995-07-26 | 1995-07-26 | ペロブスカイト型酸化物薄膜のプラズマエッチング方法および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
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| KR100210528B1 KR100210528B1 (ko) | 1999-07-15 |
Family
ID=66246048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960028581A KR100210528B1 (ko) | 1995-07-15 | 1996-07-15 | 반도체 메모리 장치, 마이크로콘트롤러 및 반도체 메모리 장치의 제조 방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR100210528B1 (ko) |
-
1996
- 1996-07-15 KR KR1019960028581A patent/KR100210528B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100210528B1 (ko) | 1999-07-15 |
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