KR970030747A - 반도체 패키지의 제조방법 및 그 구조 - Google Patents

반도체 패키지의 제조방법 및 그 구조 Download PDF

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Abstract

본 발명은 반도체 패키지의 제조방법 및 그 구조에 관한 것으로, 반도체 패키지의 크기를 반도체 칩의 크기와 비슷한 크기로 형성하여 경박단소화한 반도체 패키지를 제조함으로서, 적은 패키지의 크기로 고집적화 및 고성능화할 수 있도록 된 것으로, 구리(Cu)로 된 캐리어(20)에 다수의 구멍(21)을 형성하는 단계와, 상기 캐리어(20)의 구멍(21)을 매꿔지도록 상·하부면에 폴리이미드(Polyimide)를 적층하는 단계와, 상기 폴리이미드(PI)가 매꿔진 구멍(21)에 다시 재 구멍(21)을 형성하는 단계와, 상기 단계를 거쳐 완성된 캐리어(20)에 반도체 칩(10)을 부착하는 단계와, 상기 캐리어(20)의 구멍(21)에 솔더볼(30)을 위치시켜 퍼니스(Furnace)에서 리플로우(Reflow)하여 칩패드(11)와 부착하는 단계와, 상기 반도체(10)의 외부로 돌출된 캐리어(20)를 절단하는 단계로 이루어진 반도체 패키지의 제조방법이다.

Description

반도체 패키지의 제조방법 및 그 구조
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 본 발명에 따른 반도체 패키지의 구조를 보인 단면도.
제 2도는 본 발명에 따른 반도체 패키지의 실시예의 구조를 보인 단면도.

Claims (9)

  1. 구리(Cu)로 된 캐리어(20)에 다수의 구멍(21)을 형성하는 단계와, 상기 캐리어(20)의 구멍(21)을 매꿔지도록 상·하부면에 폴리이미드(Polyimide)를 적층하는 단계와, 상기 폴리이미드(PI)가 매꿔진 구멍(21)에 다시 재 구멍(21)을 형성하는 단계와, 상기 단계를 거쳐 완성된 캐리어(20)에 반도체 칩(10)을 부착하는 단계와, 상기 캐리어(20)의 구멍(21)에 솔더볼(30)을 위치시켜 퍼니스(Furnace) 에서 리플로우(Reflow)하여 칩패드(11)와 부착하는 단계와, 상기 반도체(10)의 외부로 돌출된 캐리어(20)를 절단하는 단계로 이루어진 것을 특징으로 하는 반도체 패키지의 제조방법.
  2. 제 1항에 있어서, 상기 캐리어(20)에 형성된 구멍(21)은 반도체 칩(10)의 칩패드(11)와 대응하는 위치에 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  3. 제 1항에 있어서, 상기 폴리이미드(PI)는 접착성이 양호한 것을 특징으로 하는 반도체 패키지의 제조방법.
  4. 제 1항에 있어서, 상기 캐리어(20)에 폴리이미드(PI)를 적층하는 단계 후에 그 위에 다시 폴리이미드(PI)층을 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  5. 제 1항 또는 제 4항에 있어서, 상기 캐리어(20)위에 적층된 폴리이미드(PI)는 높은 Tg(High Tg)이고, 그 위에 적층된 폴리이미드(PI)는 낮은 Tg(Low Tg)인 것을 특징으로 하는 반도체 패키지의 제조방법.
  6. 제 1항에 있어서, 상기 반도체 칩(10)의 외부로 돌출된 캐리어(20)를 절단하는 단계전에 컴파운드(40)로 반도체 칩(10)의 외부를 얇은 두께로 몰딩하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  7. 제 1항에 있어서, 상기 캐리어(20)는 높은 Tg폴리이미드(PI)층 위에 낮은 Tg폴리이미드(PI)층이 적층된 상태로 두층의 폴리이미드(PI)로만 형성된 것을 특징으로 하는 반도체 패키지의 제조방법.
  8. 반도체 칩(10)의 저면에 다수의 구멍(21)이 형성된 캐리어(20)가 부착되고, 상기 캐리어(20)의 구멍(21)을 통해 솔더볼(30)이 칩패드(11)와 직접 부착된 것을 특징으로 하는 반도체 패키지의 구조.
  9. 제 7항에 있어서, 상기 캐리어(20)에는 적어도 한층 이상의 폴리이미드(PI)가 적층된 것을 특징으로 하는 반도체 패키지의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Publication number Priority date Publication date Assignee Title
KR100475338B1 (ko) * 1997-10-10 2005-05-24 삼성전자주식회사 와이어본더를이용한칩스케일패키지및제조방법
KR101126944B1 (ko) * 2008-04-22 2012-03-20 가부시키가이샤 히타치세이사쿠쇼 반도체 장치

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100388288B1 (ko) * 1999-08-24 2003-06-19 앰코 테크놀로지 코리아 주식회사 반도체패키지의 제조 방법
KR100824542B1 (ko) * 2007-03-09 2008-04-23 에스티에스반도체통신 주식회사 배선용 봉지층을 이용한 웨이퍼 레벨 패키지 제조방법
JP2009266258A (ja) 2008-04-22 2009-11-12 Hitachi Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100475338B1 (ko) * 1997-10-10 2005-05-24 삼성전자주식회사 와이어본더를이용한칩스케일패키지및제조방법
KR101126944B1 (ko) * 2008-04-22 2012-03-20 가부시키가이샤 히타치세이사쿠쇼 반도체 장치

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