KR0180280B1

KR0180280B1 - 반도체 패키지의 제조방법 및 그 구조

Info

Publication number: KR0180280B1
Application number: KR1019950044553A
Authority: KR
Inventors: 신원선
Original assignee: 황인길; 아남산업주식회사
Priority date: 1995-11-29
Filing date: 1995-11-29
Publication date: 1999-03-20
Also published as: KR970030747A

Abstract

본 발명은 반도체 패키지의 제조방법 및 그 구조에 관한 것으로, 반도체 패키지의 크기를 반도체 칩의 크기와 비슷한 크기로 형성하여 경박단소화한 반도체 패키지를 제조함으로서, 적은 패키지의 크기로 고집적화 및 고성능화 할수 있도록 된 것으로, 구리(Cu)로 된 캐리어(20)에 다수의 구멍(21)을 형성하는 단계와, 상기 캐리어(20)의 구멍(21)을 매꿔지도록 상·하부면에 폴리이미드(Polyimide)를 적층하는 단계와, 상기 폴리이미드(PI)가 매꿔진 구멍(21)에 다시 재 구멍(21)을 형성하는 단계와,상기 단계를 거쳐 완성된 캐리어(20)에 반도체 칩(10)을 부착하는 단계와, 상기 캐리어(20)의 구멍(21)에 솔더볼(30)을 위치시켜 퍼니스(Furnace)에서 리플로우(Reflow)하여 칩패드(11)와 부착하는 단계와, 상기 반도체 칩(10)의 외부로 돌출된 캐리어(20)를 절단하는 단계로 이루어 진 반도체 패키지의 제조방법이다.

Description

반도체 패키지의 제조방법 및 그 구조

제1도는 본 발명에 따른 반도체 패키지의 구조를 보인 단면도.

제2도는 본 발명에 따른 반도체 패키지의 실시예의 구조를 보인 단면도.

제3도는 본 발명에 따른 반도체 패키지의 다른 실시예의 구조를 보인 단면도.

제4도는 본 발명에 사용되는 캐리어의 제조공정을 도시한 단면도.

제5도는 본 발명에 사용되는 캐리어의 일실시예를 나타낸 제조공정도.

제6도는 본 발명의 캐리어에 대한 다른 실시예를 나타낸 제조공정도.

제7도는 본 발명의 실시예에 의한 구조를 나타낸 단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : 반도체 칩 11 : 칩패드

20 : 캐리어 21 : 구멍

30 : 솔더볼 PI : 포리이미드(Polyimide)

본 발명은 반도체 패키지의 제조방법 및 그 구조에 관한 것으로, 더욱 상세하게는 반도체 패키지의 크기를 반도체 칩의 크기와 비슷한 크기로 형성하여 경박단소화한 반도체 패키지를 제조함으로서, 적은 패키지의 크기로 고집적화 및 고성능화 할수 있도록 된 반도체 패키지의 제조방법 및 그 구조에 관한 것이다.

최근에 전자제품, 통신기기, 컴퓨터등 모든 반도체 관련 제품들은 소형화 되어 가고 있는 바, 이와같이 전자제품들이 소형화 되기 위해서는 먼저 반도체 패키지의 크기를 작게 형성하면서 그 성능을 고기능화 되어야 한다.

그러나, 이와같이 반도체 패키지의 크기를 작게 형성하기에는 종래의 반도체 패키지 제조방법 및 구조로는 그 한계가 있었으므로 새로운 형태의 반도체 패키지의 제조방법과 구조를 요구하게 되었다.

이와같이 새로운 형태의 반도체 패키지를 CSP(Chip Scale Package ; 칩 스케일 패키지)라 하는데, 이는 반도체 패키지의 크기를 반도체 칩의 크기와 비슷한 크기로 반도체 패키지를 형성함은 물론, 그 기능은 다 기능화 함으로서 전자제품에 탑재시 그 탑재되는 면적을 최소화 하여 제품의 소형화를 가져올수 있도록 되는 것이다.

따라서, 본 발명의 목적은 반도체 패키지를 CSP(Chip Scale Package)의 구조를 갖는 것으로, 반도체 칩에 형성된 칩패드에 직접 신호인출단자를 부착시킬수 있는 구조로 반도체 패키지를 성형함으로서 그 성능은 향상시키고, 반도체 패키지를 경박단소화 함은 물론, 고기능을 갖는 반도체 패키지의 제조방법 및 그 구조를 제공함에 있다.

이러한 본 발명의 목적을 달성하기 위해서는 구리(Cu)로 된 캐리어에 다수의 구멍을 형성하는 단계와, 상기 캐리어의 구멍을 매꿔지도록 상·하하부면에 폴리이미드(Polyimide)를 적층하는 단계와, 상기 폴리이미드(PI)가 매꿔진 구멍에 다시 재 구멍을 형성하는 단계와, 상기 단계를 거쳐 완성된 캐리어에 반도체 칩을 부착하는 단계와, 상기 캐리어의 구멍에 솔더볼을 위치시켜 퍼니스(Furnace)에서 리플로우(Reflow)하여 칩패드와 부착하는 단계와, 상기 반도체 칩의 외부로 돌출된 캐리어를 절단하는 단계로 이루어진 것을 특징으로 하는 반도체 패키지의 제조방법에 의해 가능하다.

즉, 반도체 칩에 형성된 칩패드에 직접 솔더볼을 부착 시킴으로서 패키지의 크기를 작게하고, 고기능을 갖는 반도체 패키지이다.

이하, 본 발명을 첨부된 도면을 참조하며 상세히 설명하면 다음과 같다.

제1도 내지 제2도는 본 발명에 따른 반도체 패키지의 구조를 나타내고 있는 단면도로서, 반도체 칩(10)의 저면에는 칩패드(11)가 형성되어 있고, 상기 반도체 칩(10)의 저면에 칩패드(11)와 대응되는 구멍(21)이 형성된 캐리어(20)를 접착시키며, 상기 구멍(21)에 솔더볼(30)을 위치시켜 퍼니스(Furnace)에서 리플로우(Reflow) 시킴으로서 칩패드(11)에 솔더볼(30)이 직접 부착되어 범프(Bump)를 형성하여 반도체 패키지를 완성한다.

이러한 반도체 패키지는 칩패드(11)에 직접 솔더볼(30)을 부착하여 반도체 패키지를 완성하므으로 패키지의 크기를 반도체 칩(10)의 크기와 거의 비슷한 크기로 형성할수 있음은 물론, 패키지의 고집적화 및 고성능화 되어 패키지를 CSP(Chip Scale Package)화 할수 있는 것이다.

상기의 반도체 패키지에서 사용되는 캐리어(20)의 제조공정을 첨부도면 제4도를 참조하여 상세히 설명하면, 구리(Cu)로 된 캐리어(20)에 다수의 구멍(21)을 칩패드(11)와 대응하는 위치에 형성하는 단계와, 상기 캐리어(20)의 구멍(21)을 매꿔지도록 상·하부면에 폴리이미드(Polyimide)를 적층하는 단계와, 상기 폴리이미드(PI)가 매꿔진 구멍(21)에 다시 재 구멍(21)을 형성하는 단계로 이루어 진다.

이와같이 형성된 캐리어(20)의 상부에는 첨부도면 제5도의 실시예와 같이 낮은 온도에서 녹을 수 있는 폴리이미드(PI)를 한층 더 적층 시킬수 있는 것으로, 이때의 제조공정은 구리(Cu)로 된 캐리어(20)에 다수의 구멍(21)을 칩패드(11)와 대응하는 위치에 형성하는 단계와, 상기 캐리어(20)의 구멍(21)을 매꿔지도록 상·하부면에 폴리이미드(Polyimide)를 적층하는 단계와, 상기 폴리이미드(PI)가 적층된 상부에 낮은 온도에서 녹는 폴리이미드(PI)를 한층 더 적층하는 단계와, 상기 폴리이미드(PI)가 매꿔진 구멍(21)에 다시 재 구멍(21)을 형성하는 단계로 이루어 질수 있다.

이때, 두층으로 적층되는 폴리이미드(PI)층은 높은 Tg 폴리이미드(High Tg Polyimide)층과 낮은 Tg 폴리이미드(Low Tg Polyimide)층으로 구분되는데, 구리(Cu) 바로 위에 적층된 층이 높은Tg이고, 그 위에 적층된 층이 낮은Tg이다.

여기서, 상기 Tg는 상전이온도를 나타내고 있는 것으로, 높은Tg는 높은 온도에서 녹고, 낮은Tg는 낮은 온도에서 녹는 것이다. 상기 캐리어(20)를 반도체 칩(10)의 저면에 위치시켜 고온에서 부착시키게 되면, 최상층의 낮은 Tg는 녹게 되고, 그 하층의 높은Tg는 녹지 않은 상태로 있게 되어, 상기 높은Tg 폴리이미드(PI)에 의해 반도체 칩(10)과 캐리어(20) 사이의 물리적인 구조를 갖도록 한 것이며, 상기에서 사용되는 폴리이미드(PI)는 접착성이 강한 것을 사용한다.

또한, 제6도 내지 제7도는 반도체 칩(10)의 저면에 부착되는 캐리어(20)를 높은Tg 폴리이미드(PI)와 낮은Tg 폴리이미드(PI)의 두층으로 형성한 것으로, 이와같이 두층의 폴리이미드(PI)로 된 캐리어(20)를 반도체 칩(10)의 저면에 부착하여 패키지를 형성할수 있다.

이와같이 반도체 칩(10)의 저면에 캐리어(20)를 부착시킨 후에는, 솔더볼(30)을 칩패드(11)와 직접 부착시켜 범프(Bump)를 형성함으로서 패키지의 성능을 향상 시키고, 패키지의 크기도 반도체 칩(10)의 크기와 비슷한 크기로 형성할 수 있어 CSP(Chip Scale Package : 칩 스케일 패키지)를 완성할 수 있는 것이다.

이와같은 반도체 패키지는 제3도에서와 같이 필요에 따라 외부를 컴파운드(40)로 몰딩할 수 있는 것으로, 이때에는 몰딩되는 컴파운드(40)의 두께를 최대한 얇게 형성한다.

이상의 설명에서 알수 있듯이 본 발명의 반도체 패키지에 의하면, 반도체 칩에 형성된 칩패드에 직접 솔더볼을 부탁시킴으로서 패키지의 성능을 향상 시킴은 물론, 반도체 패키지의 크기를 반도체 칩의 크기와 비슷한 크기로 형성함으로서 경박단소화 할수 있는 등의 장점이 있다.

Claims

구리(Cu)로 된 캐리어(20)에 다수의 구멍(21)을 형성하는 단계와, 상기 캐리어(20)의 구멍(21)을 매꿔지도록 상·하부면에 폴리이미드(Polyimide)를 적층하는 단계와, 상기 폴리이미드(PI)가 매꿔진 구멍(21)에 다시 재구멍(21)을 형성하는 단계와, 상기 단계를 거쳐 완성된 캐리어(20)에 반도체 칩(10)을 부착하는 단계와, 상기 캐리어(20)의 구멍(21)에 솔더볼(30)을 위치시켜 퍼니스(Furnace)에서 리플로우(Reflow)하여 칩패드(11)와 부착하는 단계와, 상기 반도체 칩(10)의 외부로 돌출된 캐리어(20)를 절단하는 단계로 이루어진 것을 특징으로 하는 반도체 패키지의 제조방법.
제1항에 있어서, 상기 캐리어(20)에 형성된 구멍(21)은 반도체 칩(10)의 칩패드(11)와 대응하는 위치에 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
제1항에 있어서, 상기 폴리이미드(PI)는 접착성이 양호한 것을 특징으로 하는 반도체 패키지의 제조방법.
제1항에 있어서, 상기 캐리어(20)에 폴리이미드(PI)를 적층하는 단계 후에 그 위에 다시 폴리이미드(PI)층을 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
제1항 또는 제4항에 있어서, 상기 캐리어(20) 위에 적층된 폴리이미드(PI)는 적층된 높은 Tg(high Tg)이고, 그 위에 적층된 폴리이미드(PI)는 낮은 Tg (Low Tg)인 것을 특징으로 하는 반도체 패키지의 제조방법.
제1항에 있어서, 상기 반도체 칩(10)의 외부로 돌출된 캐리어(20)를 절단하는 단계전에 컴파운드(40)로 반도체 칩(10)의 외부를 얇은 두께로 몰딩하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
제1항에 있어서, 상기 캐리어(20)는 높은Tg 폴리이미드(PI)층 위에 낮은Tg 폴리이미드(PI)층이 적층된 상태로 두층의 폴리이미드(PI)로만 형성된 것을 특징으로 하는 반도체 패키지의 제조방법.
반도체 칩(10)의 저면에 다수의 구멍(21)이 형성된 캐리어(20)가 부착되고, 상기 캐리어(20)의 구멍(21)을 통해 솔더볼(30)이 칩패드(11)와 직접 부착된 것을 특징으로 하는 반도체패키지 구조.
제7항에 있어서, 상기 캐리어(20)에는 적어도 한층 이상의 폴리이미드(PI)가 적층된 것을 특징으로 하는 반도체 패키지 구조.