KR0123848B1

KR0123848B1 - 다이나믹 램

Info

Publication number: KR0123848B1
Application number: KR1019940006632A
Authority: KR
Inventors: 김종식
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1994-03-31
Filing date: 1994-03-31
Publication date: 1997-11-25

Abstract

본 발명은 다이나믹 램(DRAM)에 관한 것으로, 특히 초고집적 다이나믹 램의 칩 면적을 감소시키기 위하여 비트라인(BL1,2…)을 순차적으로 행방향으로 배열하되 각각의 비트라인(BL1,2…) 사이에 비트라인바(/BL)를 배열하고, 열 방향으로 워드라인(WL1…n)을 순차적으로 배열하고 비트라인(BL1,2…)과 워드라인(WL1…n)이 만나는 지점에 셀을 배열하고 비트라인바와 워드라인이 만나는 지점에는 셀을 배열하지 않은 기술이다.

Description

다이나믹 램

제1도는 종래기술에 의해 다이나믹 램의 셀어래이를 도시한 도면.

제2도는 본 발명의 제1실시예에 의해 다이나믹 램의 셀어래이를 도시한 도면.

제3도는 본 발명의 제1실시예에 의해 다이나믹 램의 셀어래이에 샌싱 앰프를 접속한 도면.

제4도는 본 발명의 제1실시예에 의해 제조된 다이나믹 램의 셀어래이를 웨이퍼에 배치한 레이 아웃도.

제5도는 본 발명의 제2실시예에 의해 다이나믹 램의 셀어래이를 도시한 도면.

제6도는 본 발명의 제3실시예에 의해 다이나믹 램의 셀어래이를 도시한 도면.

본 발명은 다이나믹 램(Dynamic RAM)에 관한 것으로, 특히 집적도를 향상시키기 위하여 셀어래이를 감소시켜 칩면적을 감소시킨 다이나믹 램에 관한 것이다.

다이나믹 램(이하, 디램이라함)의 고집적화를 위해서는 디램의 칩 사이즈를 줄여야한다. 단위 기억셀의 면적은 디램 칩 면적의 많은 부분을 차지하고 있으며 셀 면적을 줄이는 것은 칩 면적을 줄이는 효율적인 방법이다. 그러나, 셀면적을 줄이면 제조공정상 어려움이 있다. 오픈 비트 라인(open bit line) 구조는 폴디드 비트라인(folded bit line) 구조에 비하여 셀면적을 줄이는 장점이 있으나, 비트라인 노이즈(noise) 문제가 있다.

제1도는 종래 기술에 의해 제조된 폴디드 비트라인 구조의 셀어래이를 도시한 것으로서, 비트라인(BL)과 비트라인바(/BL)가 행방향으로 반복적으로 배열되고, 열 방향으로 워드라인(W/L)을 배열하고 행과 열이 만나는 지점에 셀(점으로 도시)을 배열하되 두개의 셀을 하나의 단위로 하면서 각각의 단위는 상호 이격되도록 배열한다.

그러나, 종래에는 각각의 비트라인에 각각의 비트라인바를 이웃하게 배치함으로 인하여 칩면적이 증대되는 문제가 있다.

따라서, 본 발명은 글로벌 비트라인(global bit line)을 이용하여 셀 레이아웃을 오픈 비트라인 구조와 같은 모양으로 레이 아웃하고, 센싱(sensing)은 글로발 비트라인(BL)을 비트라인바로 바꾸어 폴디드 비트라인과 같은 방법으로 동작하는 디램을 제공하는데 그 목적이 있다.

본 발명에 의하면, 비트라인(BL1,2…)을 순차적으로 행방향으로 배열하되 예정된 비트라인과 그 다음의 비트라인 사이에 비트라인바(/BL)를 배열하고, 열방향으로 워드라인(WL1…n)을 순차적으로 배열하고, 비트라인(BL1,2…)과 워드라인(WL1…n)이 만나는 지점에 셀을 배열하고 비트라인바와 워드라인이 만나는 지점에는 셀을 배열하지 않은 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제2도는 본 발명의 제1실시예에 의해 제조된 셀어래이를 도시한 것으로 비트라인(BL1,2…)을 순차적으로 행방향으로 배열하되 하나의 비트라인바(/BL)가 2개의 비트라인을 공유할 수 있도록 배열하고, 열 방향으로 워드라인(WL1…n)을 순차적으로 배열하고 비트라인(BL1,2…)과 워드라인(WL1…n)이 만나는 지점에 셀(점으로 도시)을 배열하고 비트라인바와 워드라인이 만나는 지점에는 셀을 배열하지 않은 것을 도시한다. 그로인하여 2개의 비트라인이 하나의 비트라인바를 공유하게 되어 셀이 차지하는 면적을 많이 줄일 수 있다. 여기서, 비트라인은 오픈 비트 라인과 같이 셀이 배열되어 있고 비트라인바에는 셀이 배열되지 않는다.

제3도는 본 발명의 제1실시예에 의해 제조된 셀어래이에 센싱 앰프(S/A)를 접속시킨 것으로 각각의 비트라인(BL1,2,3,4…)은 이웃하는 비트라인바(/BL)와 함께 센싱앰프(S/A)에 접속된다. 즉, 2개의 비트라인에 하나의 비트라인바를 접속시켜 제1도보다 비트라인바의 갯수를 절반으로 줄일 수 있다.

제4도는 본 발명의 제1실시예에 의해 제조된 셀어래이를 웨이퍼 상에 배열한 레이아웃으로 비트라인(BL1,2)이 위치하는 부분에 액티브영역(10)과 비트라인 콘택(20)과 저장전극 콘택(도시안됨)이 배치되고, 비트라인바(/BL)가 위치하는 부분에는 액티브영역(10)은 위치하나, 비트라인 콘택이나 저장전극 콘택은 배치하지 않는다.

본 발명의 제1실시예에 의해 제조되는 셀면적은 12F²이다(여기서 F는 최소패턴크기이다.). 이는 폴디드 비트라인 구조의 셀의 면적 8F²보다 크다. 셀의 면적을 줄이기 위해서는 글로발 비트라인을 공유하는 비트라인의 갯수를 증가하면 된다.

제5도는 본 발명의 제2실시예에 의하여 제조된 셀어래이를 도시한 것으로 비트라인(BL1,2,3,4…)을 순차적으로 행방향으로 배열하되, 하나의 비트라인바에 4개의 비트라인이 공유되도록 비트라인바(/BL)를 배열하고, 열 방향으로 워드라인(WL1…n)을 순차적으로 배열하고 비트라인(BL1,2…)과 워드라인(WL1…n)이 만나는 지점에 셀(점으로 도시)을 배열하고 비트라인바와 워드라인이 만나는 지점에는 셀을 배열하지 않은 것을 도시한다. 그로 인하여 4개의 비트라인이 하나의 비트라인바를 공유하게 되어 셀이 차지하는 면적을 많이 줄일 수 있다.

제6도는 본 발명의 제3실시예에 의하여 제조된 셀어래이를 도시한 것으로 비트라인(BL1,2,3,4,5,6…)을 순차적으로 행방향으로 배열하되, 하나의 비트라인바에 6개의 비트라인이 공유되도록 비트라인(BL3,4) 사이에 비트라인바(/BL)를 배열하고, 열 방향으로 워드라인(WL1…n)을 순차적으로 배열하고 비트라인(BL1,2…)과 워드라인(WL1…n)이 만나는 지점에 셀(점으로 도시)을 배열하고 비트라인바와 워드라인이 만나는 지점에는 셀을 배열하지 않은 것을 도시한다. 그로인하여 6개의 비트라인이 하나의 비트라인바를 공유하게 되어 셀이 차지하는 면적을 많이 줄일 수 있다.

하나의 비트라인바가 4개의 비트라인을 공유하게 할 경우 셀의 면적은 9F²이며, 하나의 비트라인바가 6개의 비트라인을 공유하게 할 경우 셀의 면적은 7F²이다.

상기한 본 발명에 의하면 글로발 비트라인을 이용하여 셀 레이아웃을 오픈 비트라인 구조와 같은 모양으로 레이아웃하고, 센싱은 글로발 비트라인(BL)을 비트라인바로 해서 폴디드 비트라인과 같은 구조와 같이 동작하게 하므로써, 디램의 칩면적을 줄일 수 있다.

Claims

다이나믹 램에 있어서, 비트라인(BL1,2…)을 순차적으로 행방향으로 배열하되 예정된 비트라인과 그 다음에 있는 비트라인 사이에 비트라인바(/BL)를 배열하고, 열 방향으로 워드라인(WL1…n)을 순차적으로 배열하고, 비트라인(BL1,2…)과 워드라인(WL1…n)이 만나는 지점에 셀을 배열하고 비트라인바와 워드라인이 만나는 지점에는 셀을 배열하지 않은 것을 특징으로 하는 다이나믹 램.
제1항에 있어서, 상기 하나의 비트라인바가 2개의 비트라인에 공유할 수 있도록 구비시킨 것을 특징으로 하는 다이나믹 램.
제1항에 있어서, 상기 하나의 비트라인바가 4개의 비트라인에 공유할 수 있도록 구비시킨 것을 특징으로 하는 다이나믹 램.
제1항에 있어서, 상기 하나의 비트라인바가 6개의 비트라인에 공유할 수 있도록 구비시킨 것을 특징으로 하는 다이나믹 램.