JP2001184253A5 - - Google Patents

Description

【特許請求の範囲】
【請求項１】
マトリクス状に配設された複数のメモリセルを有するメモリモジュールと、所定の処理を行い、前記メモリモジュールにアクセスを行うプロセッサモジュールとを一の半導体基板上に設けたプロセッサシステムにおいて、
前記メモリモジュールは、
複数のメモリブロックと、
ロウデコーダと、
を有し、
前記複数のメモリブロックは、
第１のカラムデコーダと、
第２のカラムデコーダと、
前記第１のカラムデコーダによって選択されるビット線に接続された複数の第１のメモリセルと、前記第２のカラムデコーダによって選択されるビット線に接続された複数の第２のメモリセルとがカラム方向で混在しているメモリと、
を有し、
前記メモリモジュールは、前記複数のメモリブロックをカラム方向に配設し、
前記ロウデコーダは、前記第１のメモリセルおよび前記第２のメモリセルが接続されたワード線を駆動し、
前記プロセッサモジュールは、前記複数のメモリブロックにそれぞれ対向して設けられた複数のプロセッサを有する
プロセッサシステム。
【請求項２】
前記メモリモジュールの前記メモリブロックは、
前記第１のメモリセルと前記第２のメモリセルとをカラム方向で交互に配設している
請求項１に記載のプロセッサシステム。
【請求項３】
前記第１のメモリセルと前記第２のメモリセルとはワード線を共用している
請求項１に記載のプロセッサシステム。
【請求項４】
前記メモリブロックと当該メモリブロックに対応するプロセッサとの間に配設され、当該プロセッサによる前記第１のメモリセルに対してのアクセス時のデータ転送に用いられる第１の配線と、当該プロセッサによる前記第２のメモリセルに対してのアクセス時のデータ転送に用いられる第２の配線とをさらに有する
請求項１に記載のプロセッサシステム。
【請求項５】
前記複数のプロセッサは、隣接するプロセッサ相互間でデータの入出力を行う 請求項１に記載のプロセッサシステム。
【請求項６】
前記プロセッサは、対応するメモリブロックの前記第１のメモリセルから読み出したデータを用いて所定の演算を行い、当該演算によって得たデータを前記第２のメモリセルに書き込む
請求項１に記載のプロセッサシステム。
【請求項７】
前記プロセッサは、前記第１のメモリセルからのデータの読み出しと、前記第２のメモリセルへのデータの書き込みをバースト方式で行う
請求項６に記載のプロセッサシステム。
【請求項８】
マトリクス状に配設された複数のメモリセルを有する記憶回路であって、
第１のカラムデコーダと、
第２のカラムデコーダと、
前記第１のカラムデコーダによって選択されるビット線に接続された複数の第１のメモリセルと、前記第２のカラムデコーダによって選択されるビット線に接続された複数の第２のメモリセルとがカラム方向で混在している記憶領域と、
を有する記憶回路。
【請求項９】
前記第１のメモリセルと前記第２のメモリセルとをカラム方向で交互に配設している
請求項８に記載の記憶回路。
【請求項１０】
マトリクス状に配設された複数のメモリセルを有するメモリモジュールと、所定の処理を行い、前記メモリモジュールにアクセスを行うプロセッサモジュールとを一の半導体基板上に設けたプロセッサシステムにおいて、
前記メモリモジュールは、
複数のメモリブロックと、
ロウデコーダと、
を有し、
前記複数のメモリブロックは、
複数のカラムデコーダと、
前記複数のカラムデコーダによってそれぞれ選択されるビット線に接続された複数のメモリセルがカラム方向で混在しているメモリと、
を有し、
前記メモリモジュールは、前記複数のメモリブロックをカラム方向に配設し、
前記ロウデコーダは、前記メモリセルが接続されたワード線を駆動し、
前記プロセッサモジュールは、前記複数のメモリブロックにそれぞれ対向して設けられた複数のプロセッサ
を有する
プロセッサシステム。
【請求項１１】
マトリクス状に配設された複数のメモリセルを有する記憶回路において、
複数のカラムデコーダと、
前記複数のカラムデコーダによってそれぞれ選択されるビット線に接続された複数のメモリセルがカラム方向で混在しているメモリと、
を有する記憶回路。

【００１０】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明の第１の観点のプロセッサシステムは、マトリクス状に配設された複数のメモリセルを有するメモリモジュールと、所定の処理を行い、前記メモリモジュールにアクセスを行うプロセッサモジュールとを一の半導体基板上に設けたプロセッサシステムにおいて、前記メモリモジュールは、複数のメモリブロックと、ロウデコーダと、を有し、前記複数のメモリブロックは、第１のカラムデコーダと、第２のカラムデコーダと、前記第１のカラムデコーダによって選択されるビット線に接続された複数の第１のメモリセルと、前記第２のカラムデコーダによって選択されるビット線に接続された複数の第２のメモリセルとがカラム方向で混在しているメモリと、を有し、前記メモリモジュールは、前記複数のメモリブロックをカラム方向に配設し、前記ロウデコーダは、前記第１のメモリセルおよび前記第２のメモリセルが接続されたワード線を駆動し、前記プロセッサモジュールは、前記複数のメモリブロックにそれぞれ対向して設けられた複数のプロセッサを有する。

また、本発明の第１の観点の記憶回路は、マトリクス状に配設された複数のメモリセルを有する記憶回路であって、第１のカラムデコーダと、第２のカラムデコーダと、前記第１のカラムデコーダによって選択されるビット線に接続された複数の第１のメモリセルと、前記第２のカラムデコーダによって選択されるビット線に接続された複数の第２のメモリセルとがカラム方向で混在している記憶領域と、を有する。

また、本発明の第２の観点のプロセッサシステムは、マトリクス状に配設された複数のメモリセルを有するメモリモジュールと、所定の処理を行い、前記メモリモジュールにアクセスを行うプロセッサモジュールとを一の半導体基板上に設けたプロセッサシステムにおいて、前記メモリモジュールは、複数のメモリブロックと、ロウデコーダと、を有し、前記複数のメモリブロックは、複数のカラムデコーダと、前記複数のカラムデコーダによってそれぞれ選択されるビット線に接続された複数のメモリセルがカラム方向で混在しているメモリと、を有し、前記メモリモジュールは、前記複数のメモリブロックをカラム方向に配設し、前記ロウデコーダは、前記メモリセルが接続されたワード線を駆動し、前記プロセッサモジュールは、前記複数のメモリブロックにそれぞれ対向して設けられた複数のプロセッサを有する。

さらに、本発明の記憶回路は、マトリクス状に配設された複数のメモリセルを有する記憶回路であって、複数のカラムデコーダと、前記複数のカラムデコーダによってそれぞれ選択されるビット線に接続された複数のメモリセルがカラム方向で混在しているメモリと、を有する。