KR20030095203A - 용장구성을 구비한 기억장치 - Google Patents

용장구성을 구비한 기억장치 Download PDF

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KR20030095203A
KR20030095203A KR10-2003-0008770A KR20030008770A KR20030095203A KR 20030095203 A KR20030095203 A KR 20030095203A KR 20030008770 A KR20030008770 A KR 20030008770A KR 20030095203 A KR20030095203 A KR 20030095203A
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Abstract

행렬형으로 배치된 복수의 정규 메모리셀(MC)에 대하여, 더미 메모리셀(DMC)은, 정규 메모리셀(MC)과 메모리셀 열을 공유하고, 또한, 더미 메모리셀 행을 형성하도록 배치된다. 정규 메모리셀(MC) 및 더미 메모리셀(DMC)에 불량이 생긴 경우에는, 용장칼럼(11C)에 의한 메모리셀 열 단위에서의 치환구제가 행해진다. 용장칼럼(11C)은, 정규 메모리셀(MC)을 구제하는 스페어 메모리셀(SMC)뿐만 아니라, 더미 메모리셀(DMC)을 구제하는 스페어 메모리셀(SDMC)도 포함한다.

Description

용장구성을 구비한 기억장치{THIN FILM MAGNETIC MEMORY DEVICE HAVING REDUNDANT CONFIGURATION}
본 발명은, 박막자성체 기억장치에 관한 것으로, 보다 특정적으로는 용장구성을 구비한 박막자성체 기억장치에 관한 것이다.
저소비 전력으로 불휘발적인 데이터의 기억이 가능한 기억장치로서, MRAM(Magnetic Random Access Memory) 디바이스가 주목되어 있다. MRAM 디바이스는, 반도체 집적회로에 형성된 복수의 박막자성체를 사용하여 불휘발적인 데이터 기억을 행하고, 박막자성체의 각각에 대하여 랜덤 액세스가 가능한 기억장치이다
특히, 최근으로서는 자기터널접합(MTJ : Magnetic Tunnel Junction)을 이용한 박막자성체를 메모리셀로서 사용함으로써, MRAM 디바이스의 성능이 비약적으로 진보하는 것이 발표되어 있다. 자기터널접합을 갖는 메모리셀을 구비한 MRAM 디바이스에 대해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell, ISSCC Digest of Technical Papers, TA7.2, Feb. 2000., "Non-volatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000., 및 "A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2000. 등의 기술문헌에 개시되어 있다.
도 17은, 자기터널접합부를 갖는 메모리셀(이하, 간단히「MTJ 메모리셀」이)라고도 칭함)의 구성을 나타내는 개략도이다.
도 17을 참조하면, MTJ 메모리셀은, 기억데이터 레벨에 따라 전기저항이 변화하는 터널자기 저항소자(TMR)와, 데이터 판독시에 터널자기 저항소자(TMR)를 통과하는 센스전류(Is)의 경로를 형성하기 위한 액세스소자(ATR)를 구비한다. 액세스소자(ATR)는, 대표적으로는 전계효과형 트랜지스터로 형성되므로, 이하에서는, 액세스소자(ATR)를 액세스 트랜지스터(ATR)라고도 칭한다. 액세스 트랜지스터(ATR)는, 터널자기 저항소자(TMR)와 고정전압(접지전압(Vss))과의 사이에 결합된다.
MTJ 메모리셀에 대하여, 데이터 기록을 지시하기 위한 라이트 워드선(WWL)과, 데이터 판독을 실행하기 위한 리드 워드선(RWL)과, 데이터 판독 및 데이터 기록에 있어서, 기억데이터의 데이터 레벨에 대응한 전기신호를 전달하기 위한 데이터선인 비트선(BL)이 배치된다.
도 18은, MTJ 메모리셀로부터의 데이터 판독동작을 설명하는 개념도이다.
도 18을 참조하면, 터널자기 저항소자(TMR)는, 고정된 일정한 자화방향을 갖는 강자성체층(이하, 간단히「고정자화층」이라고도 칭함)(FL)과, 외부로부터의 인가자계에 따른 방향으로 자화되는 강자성체층(이하, 간단히「자유자화층」이라고도 칭함)(VL)을 갖는다. 고정자화층(FL) 및 자유자화층(VL)의 사이에는, 절연체막으로 형성되는 터널배리어(터널막)(TB)가 설치된다. 자유자화층(VL)은, 기록되는 기억데이터의 레벨에 따라, 고정자화층(FL)과 동일방향 또는 고정자화층(FL)과 반대방향으로 자화된다. 고정자화층(FL), 터널배리어(TB) 및 자유자화층(VL)에 의해, 자기터널접합이 형성된다.
데이터 판독시에 있어서는, 리드 워드선(RWL)의 활성화에 따라 액세스 트랜지스터(ATR)가 턴온한다. 이것에 의해, 비트선(BL)∼터널자기 저항소자(TMR)∼액세스 트랜지스터(ATR)∼접지전압(Vss)의 전류경로에, 센스전류(Is)를 흐르게 할 수있다.
터널자기 저항소자(TMR)의 전기저항은, 고정자화층(FL) 및 자유자화층(VL)의 각각의 자화방향의 서로 대향관계에 따라 변화한다. 구체적으로는, 고정자화층(FL)의 자화방향과, 자유자화층(VL)의 자화방향이 동일(평행)한 경우에는, 양쪽의 자화방향이 반대(반평행)방향인 경우에 비해 터널자기 저항소자(TMR)는 작아진다.
따라서, 자유자화층(VL)을 기억데이터에 따른 방향으로 자화하면, 센스전류(Is)에 의해 터널자기 저항소자(TMR)에서 생기는 전압변화는, 기억데이터 레벨에 따라 다르다. 따라서, 예를 들면 비트선(BL)을 일정전압으로 프리차지한 후에, 터널자기 저항소자(TMR)로 센스전류(Is)를 흐르게 하면 비트선(BL)의 전압을 검지함으로써, MTJ 메모리셀의 기억데이터를 판독할 수 있다.
도 19는, MTJ 메모리셀에 대한 데이터 기록동작을 설명하는 개념도이다.
도 19를 참조하면, 데이터 기록시에 있어서는, 리드 워드선(RWL)이 비활성화되고, 액세스 트랜지스터(ATR)는 턴오프된다. 이 상태에서, 자유자화층(VL)을 기록데이터에 따른 방향으로 자화하기 위한 데이터 기록전류가, 라이트 워드선(WWL) 및 비트선(BL)에 각각 흐르게 된다. 자유자화층(VL)의 자화방향은, 라이트 워드선(WWL) 및 비트선(BL)을 각각 흐르는 데이터 기록전류에 의해 결정된다.
도 20은, MTJ 메모리셀에 대한 데이터 기록시에서의 데이터 기록전류와 터널자기 저항소자의 자기방향과의 관계를 설명하는 개념도이다.
도 20을 참조하여, 횡축 H(EA)는, 터널자기 저항소자(TMR) 내의 자유자화층(VL)에서 자화용이축(EA : Easy Axis) 방향으로 인가되는 자계를 나타낸다. 한편, 세로축 H(HA)는, 자유자화층(VL)에서 자화곤란축(HA : Hard Axis) 방향으로 작용하는 자계를 나타낸다. 자계 H(EA) 및 H(HA)는, 비트선(BL) 및 라이트 워드선(WWL)을 각각 흐르는 전류에 의해 생기는 2개의 자계의 한쪽씩에 각각 대응한다.
MTJ 메모리셀에서는, 고정자화층(FL)의 고정된 자화방향은, 자유자화층(VL)의 자화용이축에 따라 있고, 자유자화층(VL)은, 기억데이터의 레벨("1" 및 "0")에 따라, 자화용이축 방향을 따라, 고정자화층(FL)과 평행(동일) 혹은 반평행(반대)방향으로 자화된다. 이하, 본 명세서에 있어서는, 자유자화층(VL)의 2종류의 자화방향에 각각 대응하는 터널자기 저항소자(TMR)의 전기저항을 R1 및 R0(단, R1>R0)으로 각각 나타내기로 한다. MTJ 메모리셀은, 이와 같은 자유자화층(VL)의 2종류의 자화방향과 대응시켜, 1비트의 데이터("1" 및 "0")를 기억할 수 있다.
자유자화층(VL)의 자화방향은, 인가되는 자계 H(EA) 및 H(HA)의 합이, 도면에서 표시되는 아스테로이드 특성선의 외측의 영역에 도달하는 경우에서만 새롭게 재기록할 수 있다. 즉, 인가된 데이터 기록자계가 아스테로이드 특성선의 내측의 영역에 해당하는 강도인 경우에는, 자유자화층(VL)의 자화방향은 변화하지 않는다.
아스테로이드 특성선에 표시되는 바와 같이, 자유자화층(VL)에 대하여 자화곤란축방향의 자계를 인가함으로써, 자화용이축으로 따른 자화방향을 변화시키는 데 필요한 자화임계치를 하강시킬 수 있다.
도 20의 예와 같이 데이터 기록시의 동작점을 설계한 경우에는, 데이터 기록대상인 MTJ 메모리셀에 있어서, 자화용이축 방향의 데이터 기록자계는, 그 강도가HWR이 되도록 설계된다. 즉, 이 데이터 기록자계 HWR이 얻어지도록 비트선(BL) 또는 라이트 워드선(WWL)을 흐르는 데이터 기록전류의 값이 설계된다. 일반적으로, 데이터 기록자계 HWR은, 자화방향이 전환에 필요한 스위칭자계 HSW와, 마진분 △H와의 합으로 표시된다. 즉, HWR= HSW+△H로 표시된다.
MTJ 메모리셀의 기억데이터, 즉 터널자기 저항소자(TMR)의 자화방향을 재기록하기 위해서는, 라이트 워드선(WWL)과 비트선(BL)과의 양쪽에 소정레벨 이상의 데이터 기록전류를 흐르게 할 필요가 있다. 이것에 의해, 터널자기 저항소자(TMR) 중의 자유자화층(VL)은, 자화용이축(EA)에 따른 데이터 기록자계의 방향에 따라, 고정자화층(FL)과 평행 또는, 반대(반평행)방향으로 자화된다. 터널자기 저항소자(TMR)에 일단 기록된 자화방향, 즉 MTJ 메모리셀의 기억데이터는, 새로운 데이터 기록이 실행되는 동안에 불휘발적으로 유지된다.
이와 같이 터널자기 저항소자(TMR)는, 인가되는 데이터 기록자계에 의해 재기록 가능한 자화방향에 따라 그 전기저항이 변화하므로, 터널자기 저항소자(TMR) 중 자유자화층(VL)의 2종류의 자화방향과, 기억데이터의 레벨("1" 및 "0")과 각각 대응하여 설치함으로써, 불휘발적인 데이터 기억을 실행할 수 있다.
이와 같이, MRAM 디바이스에 있어서는, 기억데이터 레벨의 차이에 대응한 터널자기 저항소자(TMR)에서의 접합저항차인 전기저항차 △R2(Rmax-Rmin)를 이용하여데이터 판독이 실행된다. 즉, 선택 메모리셀의 통과전류, 즉 센스전류(Is)의 검지에 근거하여 데이터 판독이 실행된다.
일반적으로는, 데이터 기억을 실행하기 위한 정규의 MTJ 메모리셀과는 별도로, 해당 선택 메모리셀의 비교대상이 되는 더미 메모리셀이 설치된다. 이것들의 더미 메모리셀은, MTJ 메모리셀의 기억데이터 레벨에 따른 2종류의 전기저항 Rmax 및 Rmin의 중간레벨의 전기저항을 갖도록 제작할 필요가 있다. 이와 같은 전기저항을 실현하기 위해서는, 더미 메모리셀에 대하여 특별한 설계 및 제작을 행할 필요가 있다. 더미 메모리셀의 전기저항이 설계값대로 완성되지 않았던 경우에는, 데이터 판독마진이 손상되어 버린다.
또한, 일반적으로 메모리 디바이스에서는, 제조효율을 향상시키기 위해, 어드레스 신호에 따라 어드레스 선택되는 복수의 정규 메모리셀을 구비한 후에, 결함이 생긴 정규 메모리셀을 구제하기 위한 용장구성이 구비되어 있다. 이와 같은 용장구성에서는, 여분으로 설치된 스페어 메모리셀에 의해, 구분마다 결함 메모리셀이 치환구제된다.
MRAM 디바이스에서의 용장구성에서는, 충분한 데이터 판독마진을 확보하기 위해서는, 정규의 MTJ 메모리셀뿐만 아니라 전술한 더미 메모리셀에 대해서도, 치환구제 가능한 구성으로 해 놓을 필요가 있다. 즉, 더미 메모리셀의 치환도 고려해 넣고, 스페어 메모리셀의 배치를 효율적으로 할 필요가 있다.
본 발명은, 이와 같은 문제점을 해결하기 위해서 주어진 것으로서, 본 발명의 목적은, 데이터 기억을 실행하는 정규의 MTJ 메모리셀 및 데이터 판독시에 정규의 MTJ 메모리셀의 비교대상으로서 설치되는 더미 메모리셀의 양쪽을 효율적으로 치환구제 가능한 용장구성을 구비한 박막자성체 기억장치를 제공하는 것이다.
도 1은 본 발명의 실시예에 따른 MRAM 디바이스의 전체구성을 나타내는 개략 블록도이다.
도 2는 실시예 1에 따른 메모리 어레이의 구성을 설명하는 회로도이다.
도 3은 도 1에 표시된 용장제어회로(105)의 구성을 나타내는 블록도이다.
도 4는 MRAM 디바이스에서의 치환구제를 설명하기 위한 데이터 판독동작 및 데이터 기록동작시의 동작 파형도이다.
도 5는 실시예 1의 변형예 1에 따른 메모리 어레이의 구성을 나타내는 회로도이다.
도 6은 실시예 1의 변형예 2에 따른 메모리 어레이 구성을 나타내는 회로도이다.
도 7은 실시예 1의 변형예 3에 따른 메모리 어레이 구성을 나타내는 회로도이다.
도 8은 실시예 2에 따른 메모리 어레이 구성 및 해당 메모리 어레이로부터의 데이터 판독구성을 나타내는 회로도이다.
도 9는 실시예 2에 따른 용장제어회로의 구성을 나타내는 회로도이다.
도 10은 실시예 2의 변형예 1에 따른 메모리 어레이 구성 및 해당 메모리 어레이로부터의 데이터 판독구성을 나타내는 회로도이다.
도 11은 실시예 2의 변형예 2에 따른 메모리 어레이 구성 및 해당 메모리 어레이로부터의 데이터 판독구성을 나타내는 회로도이다.
도 12는 실시예 3에 따른 메모리 어레이 구성을 나타내는 회로도이다.
도 13은 실시예 4에 따른 메모리 어레이 구성을 나타내는 회로도이다.
도 14는 실시예 5에 따른 메모리 어레이 구성 및 해당 메모리 어레이로부터의 데이터 판독 및 데이터 기록구성을 나타내는 회로도이다.
도 15는 도 14에 표시되는 용장제어회로의 구성을 나타내는 블록도이다.
도 16은 실시예 6에 따른 더미 메모리셀의 테스트 회로를 나타내는 회로도이다.
도 17은 MTJ 메모리셀의 구성을 나타내는 개략도이다.
도 18은 MTJ 메모리셀로부터의 데이터 판독동작을 설명하는 개념도이다.
도 19는 MTJ 메모리셀에 대한 데이터 기록동작을 설명하는 개념도이다.
도 20은 MTJ 메모리셀에 대한 데이터 기록시에서의 데이터 기록전류와 터널자기 저항소자의 자기방향과의 관계를 설명하는 개념도이다.
(발명의 개요)
본 발명의 목적은, 데이터 기억을 실행하는 정규의 MTJ 메모리셀 및 데이터 기록시에 정규의 MTJ 메모리셀의 비교대상으로서 설치되는 더미 메모리셀의 양쪽을 효율적으로 치환구제 가능한 용장구성을 구비한 박막자성체 기억장치를 제공하는 것이다.
본 발명은 요약하면, 박막자성체 기억장치에 있어서, 복수의 메모리셀과, 복수의 더미 메모리셀과, 데이터 기록회로와, 용장유닛을 구비한다. 복수의 메모리셀은, 행 및 열에 걸쳐 행렬형으로 배치되고, 각각이 자기적으로 기록된 데이터에 따른 전기저항을 갖는다. 복수의 더미 메모리셀은, 각각이 소정의 전기저항을 가지며, 복수의 메모리셀과의 사이에서 행 및 열의 한쪽을 공유하여, 행 및 열의 다른쪽을 형성하도록 배치된다. 데이터 기록회로는, 복수의 메모리셀 중 선택된 1개와 복수의 더미 메모리셀 중 1개와의 전기저항차에 근거하여 데이터 판독을 행한다. 용장유닛은, 복수의 메모리셀 및 복수의 더미 메모리셀 중 불량 메모리셀을, 행 및 열의 한쪽을 단위로 치환한다. 용장유닛은, 행 및 열의 한쪽에 따라 배치되는, 복수의 제1 스페어 메모리셀 및 적어도 1개의 제2 스페어 메모리셀을 포함한다. 복수의 제1 스페어 메모리셀은, 복수의 메모리셀 중 불량 메모리셀을 치환하기 위해,복수의 메모리셀과의 사이에서 행 및 열의 다른쪽을 공유하도록 배치되고, 제2 스페어 메모리셀은 복수의 더미 메모리셀 중 불량 메모리셀을 치환하기 위해, 복수의 더미 메모리셀의 사이에서 행 및 열의 다른쪽을 공유하도록 배치된다.
따라서, 본 발명의 주된 이점은, 더미 메모리셀의 배치방향과, 제1 및 제2 스페어 메모리셀의 배치방향이 다르게 되어 있으므로, 제1 및 제2 스페어 메모리셀의 양쪽을 포함하는 용장유닛에 의해, 정규의 메모리셀뿐만 아니라 더미 메모리셀에 대해서도, 메모리셀 열 단위로 불량을 치환구제할 수 있는 점에 있다. 즉, 제1 및 제2 스페어 메모리셀의 배치면적을 삭감하여, 메모리 어레이의 소면적화를 도모할 수 있다.
본 발명의 또 다른 국면에 의하면, 박막자성체 기억장치에 있어서, 복수의 메모리셀과, 복수의 더미 메모리셀과, 저항조정부와, 데이터 판독회로와, 용장유닛을 구비한다. 복수의 메모리셀은, 행 및 열에 걸쳐 행렬형으로 배치되고, 각각이 전기적으로 기록된 데이터에 따른 전기저항을 갖는다. 복수의 더미 메모리셀은, 각각의 각 메모리셀과 동일한 전기저항 특성을 가지며, 소정레벨의 데이터가 미리 기록된다. 각 복수의 더미 메모리셀은, 행 및 열의 한쪽을 복수의 메모리셀과의 사이에서 공유하여, 행 및 열의 다른쪽을 형성하도록 배치된다. 저항조정부는, 1개씩의 메모리셀 및 더미 메모리셀의 적어도 한쪽에 대하여, 소정의 전기저항을 전기적으로 결합한다. 데이터 판독회로는, 복수의 메모리셀 중 선택된 1개 및 저항조정부의 합성저항과, 복수의 더미 메모리셀 중 1개 및 저항조정부의 합성저항과의 차이에 근거하여 데이터 판독을 행한다. 용장유닛은, 복수의 메모리셀 및 복수의 더미 메모리셀 중 불량 메모리셀을, 행 및 열의 다른쪽을 단위로 치환한다. 용장유닛은, 행 및 열의 다른쪽에 따라 배치된 복수의 스페어 메모리셀을 포함하고, 각 스페어 메모리셀은, 각 메모리셀과 동일한 전기적 저항특성을 갖는다.
이와 같은 박막자성체 기억장치는, 메모리셀과 동일한 구성의 더미 메모리셀이 배치된 메모리 어레이 구성에 있어서, 스페어 메모리셀에 의해 구성되는 단일한 용장유닛을 사용하여, 불량 메모리셀 및 메모리셀 및 더미 메모리셀 중 어느 것도, 행 단위 또는 열 단위로 치환구제할 수 있다. 또한, 더미 메모리셀이 메모리셀과 동일한 구성 및 형상을 가지므로, 더미 메모리셀을 제작하기 위해 특별한 설계나 제조공정을 필요로 하지 않기 때문에, 제조의 복잡화에 의한 칩 면적의 증대 및 메모리 어레이의 가공마진의 저하 등이라 했던 문제를 초래하지 않는다.
본 발명의 또 다른 국면에 의하면, m비트(m : 2 이상의 정수)의 데이터를 병렬로 입출력 가능한 박막자성체 기억장치에 있어서, 복수의 블록과, m개의 데이터 단자와, 시프트 용장회로(shift redundancy circuit)를 구비한다. 복수의 블록의 각각은, 행 및 열에 걸쳐 행렬형으로 배치된 복수의 메모리셀과, 열을 복수의 메모리셀과 공유하여 더미 메모리셀을 형성하도록 배치된 복수의 더미 메모리셀을 포함하고, 각 메모리셀은, 자기적으로 기록된 데이터에 따른 전기저항을 가지며, 각 복수의 더미 메모리셀은, 소정의 전기저항을 갖는다. 각 블록은, 또한, 복수의 메모리셀 및 복수의 더미 메모리셀에 의해 구성된 (m+1)개의 메모리셀 열과, (m+1)개의 메모리셀 열에 각각 대응하여 설치되고, 각각이 상보의 제1 및 제2 데이터선으로 구성되는 (m+1)개의 데이터선쌍을 더 포함한다. 각 제1 및 제2 데이터선은, 대응하는 블록으로부터의 데이터 기록시에 있어서, 대응하는 메모리셀 열에 속하는 메모리셀의 1개 및 더미 메모리셀 중 1개의 한쪽씩과 각각 접속된다. m개의 데이터 단자는, 선택된 블록 중 메모리셀 및 더미 메모리셀의 적어도 한쪽에 불량이 존재하는 경우에, 선택된 블록에서, 불량이 접속된 데이터선쌍을 제외하고 m개의 데이터선쌍을 사용하여, m개의 데이터 단자로 받게 된 데이터를 판독 및 기록하기 위해 설치된다.
이와 같은 박막자성체 기억장치는, 복수비트의 데이터를 병렬로 기록·판독 가능한 블록마다, 여분으로 설치된 메모리셀 열을 사용한 시프트 리던던시(shift redundancy)를 실행하여, 메모리셀 및 더미 메모리셀의 양쪽에 대하여, 메모리셀 열 단위로 불량을 치환구제할 수 있다. 따라서, 다수의 비트를 병렬로 입출력하는 메모리 어레이 구성에 있어서, 용장구성을 효율화할 수 있다.
본 발명의 또 다른 하나의 국면에 의하면, 박막자성체 기억장치에 있어서, 복수의 메모리셀과, 복수의 더미 메모리셀과, 제1 및 제2 데이터선과, 데이터 판독회로와, 더미 기준전위 발생부를 구비한다.
복수의 메모리셀은, 각각이 자기적으로 기록된 데이터에 따른 전기저항을 갖는다. 복수의 더미 메모리셀은, 각각이 소정의 전기저항을 갖는다. 제1 및 제2 데이터선은, 소정의 데이터 판독전류의 공급을 받아, 통상의 데이터 판독시에 복수의 메모리셀 중 1개 및 복수의 더미 메모리셀 중 1개의 한쪽씩과 각각 접속된다. 데이터 판독회로는, 제1 및 제2 데이터선의 전압차에 근거하여 데이터 판독을 행한다. 테스트시에, 제1 및 제2 데이터선 한쪽의 데이터선은, 복수의 더미 메모리셀 중 1개와 접속된다. 더미 기준전위 발생부는, 테스트시에, 제1 및 제2 데이터선의 다른쪽의 데이터선에 대하여, 복수의 메모리셀 중 1개 대신에 접속된다. 더미 기준전위 발생부는, 소정의 전기저항이 접속된 상태에서의 한쪽의 데이터선의 전위와는 다른 전위를 다른쪽의 데이터선으로 인가한다.
이와 같은 박막자성체 기억장치는, 통상 동작시에 사용되는 데이터 판독회로를 공용하여, 테스트시에 더미 메모리셀의 불량을 검지할 수 있다.
[바람직한 실시예의 설명]
이하에서, 본 발명의 실시예에 대하여 도면을 참조하여 상세히 설명한다.
(실시예 1)
도 1을 참조하면, MRAM 디바이스 1은, 외부로부터의 제어신호(CMD) 및 어드레스 신호(ADD)에 따라 랜덤 액세스를 실행하고, 기록데이터(DIN)의 입력 및 판독데이터(DOUT)의 출력을 실행한다. MRAM 디바이스(1)에서의 데이터 판독동작 및 데이터 기록동작은, 예를 들면, 외부로부터의 클록신호(CLK)로 동기한 타이밍으로 실행된다. 혹은, 외부에서 클록신호(CLK)를 받지 않고, 내부에서 동작타이밍을 정해도 된다.
MRAM 디바이스(1)는, 어드레스 신호(ADD)의 입력을 받는 어드레스 단자(2)와, 제어신호(CMD) 및 클록신호(CLK)의 입력을 받는 제어신호단자(3)와, 프로그램동작시에 활성화되는 프로그램 신호(PRG)의 입력을 받는 신호단자(4a)와, 제어신호(CMD) 및 클록신호(CLK)에 응답하여 MRAM 디바이스(1)의 전체동작을 제어하기 위한 컨트롤 회로(5)와, 행렬형으로 배치된 복수의 MTJ 메모리셀을 갖는 메모리 어레이(10)를 구비한다.
메모리 어레이(10)의 구성에 대해서는, 후에 어느 정도 상세히 설명하겠지만, 메모리 어레이(10)에는, 어드레스 신호(ADD)에 의해 어드레스를 선택 가능한, 행렬형으로 배치된 복수의 정규의 MTJ 메모리셀(이하, 간단히, 「정규 메모리셀」이라고도 칭함)과, 액세스 대상으로서 어드레스 선택된 정규 메모리셀(이하「선택 메모리셀」이라고도 칭함)과의 데이터 판독시에서의 비교대상으로서 설치된 복수의 더미 메모리셀과, 불량이 생긴 정규 메모리셀 또는 더미 메모리셀(이하, 공통으로「불량 메모리셀」이라고도 칭함)을 소정의 용장구제 구분을 단위로서 치환구제하기 위한 용장회로(도시하지 않음)가 더 배치된다. 일반적으로, 용장구제 구분은, 행 단위, 열 단위, 혹은 데이터 I/O선 단위로 설정된다. 이들 경우에 있어서, 각 용장회로는, 용장로우, 용장칼럼 혹은 스페어 I/O선에 대응하는 용장블록에 각각 해당한다.
더미 메모리셀은, 행 및 열의 한쪽을 정규 메모리셀 열과 공유하도록·배치된다, . 이하에 있어서는, 정규 메모리셀만으로 구성된 행 및 정규 메모리셀 및 더미 메모리셀에 의해 공유된 행의 양쪽을, 총괄적으로「메모리셀 행」이라 칭하는 것으로 한다. 마찬가지로, 정규 메모리셀만으로 구성된 열 및 정규 메모리셀 및 더미 메모리셀에 의해 공유된 열 중 어느 하나에 대해서도 총괄적으로, 「메모리셀 행」이라 칭하는 것으로 한다.
메모리셀 행에 각각 대응하여 복수의 라이트 워드선 및 리드 워드선, RWL이배치된다. 또한, 메모리셀 열에 각각 대응하여, 비트선쌍을 구성하는 상보의 비트선 BL 및 /BL이 배치된다.
MRAM 디바이스(1)는, 또한, 행디코더(20)와, 열디코더(25)와, 워드선 드라이버(30)와, 판독/기록제어회로(50, 60)를 구비한다.
행디코더(20)는, 어드레스 신호(ADD)에 의해 표시되는 로우 어드레스(RA)에 따라, 메모리 어레이(10)에서의 행선택을 실행한다. 열디코더(25)는, 어드레스 신호(ADD)에 의해 표시되는 칼럼 어드레스(CA)에 따라, 메모리 어레이(10)에서의 열선택을 실행한다. 워드선 드라이버(30)는, 행디코더(20)의 행선택결과에 근거하여, 리드 워드선(RWL) 또는 라이트 워드선(WWL)을 선택적으로 활성화한다. 로우 어드레스(RA) 및 칼럼 어드레스(CA)에 의해, 데이터 판독 또는 데이터 기록대상으로 선택된 메모리셀(이하, 「선택 메모리셀」이라고도 칭함)이 표시된다.
라이트 워드선(WWL)은, 워드선 드라이버(30)가 배치되는 것과 메모리 어레이(10)를 사이에 끼워 반대측의 영역(40)에서, 접지전압(Vss)과 결합된다. 판독/기록제어회로(50, 60)는, 데이터 판독 및 데이터 기록시에 있어서, 선택 메모리셀에 대응하는 메모리셀 열(이하, 「선택열」이라고도 칭함)의 비트선 BL 및 /BL에 대하여 데이터 기록전류 및 센스전류(데이터 판독전류)를 흐르게 하기 위해, 메모리 어레이(10)에 인접하는 영역에 배치되는 회로군을 총칭한 것이다.
MRAM 디바이스(1)는, 또한, 프로그램 회로(100)와, 용장제어회로(105)를 구비한다. 프로그램 회로(100)는, 불량 메모리셀을 특정하기 위한 불량 어드레스를 프로그램 정보로서 불휘발적으로 유지한다. 해당 불량 어드레스는, 예를 들면, 불량 메모리셀이 존재하는 메모리셀 행(이하, 「불량로우」라고도 칭함)을 나타내는 로우 어드레스, 또는 불량 메모리셀이 존재하는 메모리셀 열(이하, 「불량칼럼」이라고도 칭함)을 나타내는 칼럼 어드레스에 해당한다.
이들 불량 어드레스는, 어드레스 신호(ADD)에 근거하는 액세스가 요구되는 데이터 기록시 및 데이터 판독시에 있어서, 컨트롤 회로(5)로부터의 지시에 근거하여 판독되고, 용장제어회로(105)로 전달된다. 용장제어회로(105)는, 프로그램 회로(100)로부터 전달된 불량 어드레스와, 어드레스 단자에 입력된 어드레스 신호(ADD)와의 일치 비교를 행한다. 또, 프로그램 회로(100) 및 용장제어회로(105)의 기능을 행디코더(20) 또는 열디코더(25)에 내포하는 구성으로 하는 것도 할 수 있다.
이하, 실시예 1에서는, 용장칼럼에 의해 메모리셀 열을 치환단위로 한 용장구제가 행하여지는 구성에 대하여 설명한다.
도 2는, 메모리 어레이에서의 정규 메모리셀, 더미 메모리셀 및 스페어 메모리셀의 배치를 상세히 설명하는 회로도이다.
도 2를 참조하여, 메모리 어레이(10)는, 행렬형으로 배치된 복수의 메모리셀(MC)과, 복수의 더미 메모리셀(DMC)과, 용장칼럼(11C)을 포함한다. 각 정규 메모리셀(MC)의 구성은, 도 17에서 설명한 것과 동일하며, 그 전기저항은, 자기적으로 기록된 데이터에 따라, Rmax 및 Rmin 중 어느 하나로 설정되어 있다.
복수의 더미 메모리셀(DMC)은, 정규 메모리셀(MC)과 메모리셀 열을 공유하여, 2개의 더미 메모리셀 행을 형성하도록 행방향에 따라 배치된다. 각 더미 메모리셀(DMC)은, 더미저항소자(TMRd) 및 더미 액세스 트랜지스터(ATRd)를 갖는다. 선택시, 즉 더미 액세스 트랜지스터(ATRd)의 턴온시에서의 각 더미 메모리셀(DMC)은, 소정의 전기저항을 갖는다. 구체적으로는, 선택시에서의 더미 메모리셀의 전기저항은, 정규 메모리셀의 2종류의 전기저항 Rmax 및 Rmin의 중간레벨, 바람직하게는, Rmin+△R/2로 설정된다.
예를 들면, 더미저항소자(TMRd)를, 정규 메모리셀(MC) 내의 터널자기 저항소자(TMR)와 동일한 설계로 하고, 또한 전기저항 Rmin에 대응하는 기억데이터를 미리 기록한 후에, 더미 액세스 트랜지스터(ATRd)의 트랜지스터 사이즈를 액세스 트랜지스터(ATR)와 다르거나, 더미저항소자(TMRd)의 전기저항을 특정값으로 설계함으로써, 이와 같은 특성의 더미 메모리셀(DMC)이 실현된다. 더미 메모리셀(DMC)에 대해서는, 그 전기저항을 소정값으로 유지될 필요가 있으므로, 통상 동작시의 데이터 기록은 실행되지 않는다.
용장칼럼(11C)은, 열방향에 따라 배치된 스페어 메모리셀(SMC) 및 스페어 메모리셀(SDMC)을 갖는다. 스페어 메모리셀(SMC)은, 각각이 정규 메모리셀(MC)과 동일한 구성 및 특성을 가지며, 정규 메모리셀(MC)과 메모리셀 행을 공유하도록 배치된다. 스페어 메모리셀(SDMC)은, 각각이 더미 메모리셀(DMC)과 동일한 구성 및 특성을 가지며, 더미 메모리셀(DMC)과 더미 메모리셀 행을 공유하도록 배치된다.
메모리 어레이(10)에서는, 정규 메모리셀(MC) 및 스페어 메모리셀(SMC)에서 공유되는 복수의 메모리셀 행에 각각 대응하여 리드 워드선(RWL) 및 라이트 워드선(WWL)이 배치되고, 더미 메모리셀(DMC) 및 스페어 메모리셀(SDMC)에 의해 공유되는 2개의 더미 메모리셀 행에 각각 대응하여, 더미리드 워드선 DRWL0 및 DRWL1이 설치된다. 따라서, 동일한 메모리셀 행에 속하는 정규 메모리셀(MC) 및 스페어 메모리셀(SMC)은, 공통의 리드 워드선(RWL)(데이터 판독시) 및 라이트 워드선(WWL)(데이터 기록시)에 의해 선택되며, 동일한 더미 메모리셀 행에 속하는 더미 메모리셀(DMC) 및 스페어 메모리셀(SDMC)은, 데이터 판독시에, 공통의 더미 리드 워드선 DRWL0 또는 DRWL1에 의해 선택된다.
또한, 정규 메모리셀(MC) 및 더미 메모리셀(DMC)에 의해 공유되는 m개(m : 자연수)의 메모리셀 열의 각각에 대응하여, 상보의 비트선 BL 및 /BL이 배치되고, 용장칼럼(11C)에 대응하여, 상보의 스페어 비트선 SBL 및 /SBL이 설치된다.
이하에서는, 라이트 워드선, 리드 워드선 및 비트선의 각각을 총괄적으로 표현하는 경우에는, 부호 WWL, RWL 및 BL(/BL)을 각각 사용하여 표현하는 것으로 하고, 특정한 라이트 워드선, 리드 워드선 및 비트선을 나타내는 경우에는, 이들 부호에 첨자를 부착하여, WWL1, RWL1 및 BL1(/BL1)과 같이 표기하는 것으로 한다. 또한, 신호 및 신호선의 고전압상태(전원전압(Vcc1, Vcc2)) 및 저전압상태(접지전압(Vss))의 각각을, 간단히「H레벨」및「L레벨」이라고도 칭한다.
정규 메모리셀(MC)은, 1행마다 비트선 BL 및 /BL 중 어느 한쪽과 접속된다. 예를 들면, 제1번째의 메모리셀 열에 속하는 정규 메모리셀에 대하여 설명하면, 제1행번째의 정규 메모리셀은, 비트선 BL1과 결합되고, 제2행번째의 정규 메모리셀은 비트선 /BL1과 결합되며, 이하 동일하게, 정규 메모리셀 및 스페어 메모리셀의각각은, 홀수행에서 한쪽의 비트선 BL1∼BLm과 접속되고, 짝수행에서, 다른쪽의 비트선 /BL1∼/BLm과 접속된다.
더미 메모리셀(DMC)은, 더미리드 워드선(DRWL0, DRWL1) 중 어느 한쪽과 대응하도록, 2행×m열에 배치된다. 더미리드 워드선 DRWL0에 의해 선택되는 더미 메모리셀은, 비트선 BL1∼BLm과 각각 결합된다. 한편, 더미리드 워드선 DRWL1에 의해 선택되는 나머지의 더미 메모리셀은, 비트선 /BL1∼/BLm과 각각 결합된다.
정규 메모리셀(MC)과 동일하게, 스페어 메모리셀(SMC)은, 홀수행에서 스페어 비트선(SBL)과 접속되고, 짝수행에서, 스페어 비트선 /SBL과 접속된다. 마찬가지로, 더미리드 워드선 DRWL0 및 DRWL1에 의해 각각 선택되는 스페어 메모리셀(SDMC)은, 스페어 비트선 SBL 및 /SBL과 각각 접속된다.
도 2에서는, 제1번째 및 제 m번째의 메모리셀 열 및 제1번째 및 제2번째의 메모리셀 행에 대응하는 리드 워드선(RWL1, RWL2), 라이트 워드선(WWL1, WWL2),비트선(BL1, /BL1, BLm, /BL)이 대표적으로 표시되지만, 그 밖의 메모리셀 및 메모리셀 열에서도, 동일한 구성이 설치되어 있다.
데이터 판독시에 있어서, 워드선 드라이버(30)는, 행선택결과에 근거하여, 각 리드 워드선(RWL) 및 더미리드 워드선(DRWL0, DRWL1)을 선택적으로 H레벨(전원전압 Vcc1)에 활성화한다. 구체적으로는, 홀수행이 선택되어, 선택행의 정규 메모리셀 및 스페어 메모리셀이 비트선 BL1∼BLm 및 스페어 비트선 SBL과 접속되는 경우에는, 더미리드 워드선 DRWL1이 더욱 활성화되어, 더미 메모리셀 DMC군 및 스페어 메모리셀 SDMC가, 비트선(/BL1∼/BLm) 및 스페어 비트선(/SBL1∼/SBLk)과 접속된다. 반대로, 짝수행이 선택되는 경우에는, 선택행의 리드 워드선에 덧붙여, 더미리드 워드선 DRWL0이 활성화된다.
워드선 드라이버(30)는, 데이터 기록시에 있어서, 선택행의 라이트 워드선(WWL)의 일단을, 전원전압 Vcc2와 결합한다. 이것에 의해, 선택행의 라이트 워드선(WWL)상에, 워드선 드라이버 30에서 영역 40으로 향하는 방향으로, 행방향의 데이터 기록전류 Ip를 흐르게 할 수 있다. 한편, 비선택행의 라이트 워드선은, 워드선 드라이버(30)에 의해, 접지전압 Vss와 결합된다.
메모리셀 열에 각각 대응하여, 열선택을 실행하기 위한 칼럼선택선(CSL1∼CSLm)이 설치된다. 또한, 용장칼럼(11C)에 대응하여, 스페어 칼럼선택선(SCSL)이 배치된다. 열디코더(25)는, 칼럼 어드레스(CA)의 디코드결과, 즉 열선택결과에 근거하여, 데이터 기록 및 데이터 판독시의 각각에 있어서, 칼럼선택선(CSL1∼CSLm) 및 스페어 칼럼선택선(SCSL)의 1개를 선택적으로 활성화(H레벨로)한다. 또한, 열선택의 상세한 설명에 대해서는, 나중에 상세히 설명한다.
또한, 메모리 어레이(10)의 주변부에서, 상보의 데이터 버스 DB 및 /DP가 배치된다. 또한, 도 1에 나타낸 판독/기록제어회로(50)는, 데이터 기록회로(51W)와, 데이터 판독회로(51R)와, 메모리셀 열에 각각 대응하여 설치되는 칼럼선택 게이트(CSG1∼CSGm)와, 용장칼럼(11C)에 대응하여 설치되는 스페어 칼럼선택 게이트(SCSG)를 포함한다. 이하에서는, 칼럼선택선(CSL1∼CSLm) 및 칼럼선택 게이트(CSG1∼CSGm)를 각각 총칭하여, 간단히, 칼럼선택선 CSL 및 칼럼선택 게이트 CSG라고도 칭한다.
각 칼럼선택 게이트 CSG는, 데이터 버스 DB와 대응하는 비트선 BL과의 사이에 전기적으로 결합되는 트랜지스터 스위치와, 데이터 버스 /DB와 대응하는 비트선 /BL과의 사이에 전기적으로 결합되는 트랜지스터 스위치를 갖는다. 이들 트랜지스터 스위치는, 대응하는 칼럼선택선 CSL의 전압에 따라 온·오프한다. 즉, 대응하는 칼럼선택선 CSL이 선택상태(H레벨)로 활성화된 경우에는, 각 칼럼선택 게이트 CSG는, 데이터 버스 DB 및 /DB를, 대응하는 비트선 BL 및 /BL의 각각과 전기적으로 결합한다.
스페어 칼럼선택 게이트 SCSG도, 칼럼선택 게이트 CSG와 동일한 구성을 가지며, 스페어 칼럼선택선 SCSL이 선택상태(H레벨)로 활성화된 경우에, 스페어 비트선 SBL 및 /SBL을, 데이터 버스 DB 및 /DB의 각각과 전기적으로 결합한다.
다음에, MRAM 디바이스(1)에서의 열선택동작을 설명한다. 열선택동작에는 불량칼럼을 치환구제하기 위한 용장제어가 포함된다.
도 3은, 도 1에 표시된 용장제어회로(105)의 구성을 나타내는 블록도이다. 도 3에서는, 일예로서, 불량 어드레스 FAD는, 정규 메모리셀(MC) 및 더미 메모리셀(DMC)의 적어도 한쪽에 불량 메모리셀이 존재하는 불량칼럼을 나타내는 (i+1)비트(i:자연수)로 구성되는 것으로 한다. 또, 불량 어드레스 FAD에 대하여, 그 중의 1비트를 특정할 때는 불량 어드레스 비트 FAD<0>과 같이 표기하는 것으로 한다. 또한, 복수비트를 정리하여 나타낼 때에는, 불량 어드레스 비트 FAD<0:i>와 같이 표기하는 것으로 한다. 이 경우, FAD<0:i>는, FAD<0>∼FAD<i>를 총괄적으로 나타내고 있다. 본 명세서에서, 동일한 표기는, 칼럼 어드레스(CA), 로우어드레스(RA) 등의 복수비트로 구성되는 다른 신호에도 적용된다.
도 3을 참조하면, 어드레스 단자(2)에는, 불량 어드레스 비트 FAD<0:i>와 대응하는 칼럼 어드레스(CA)가 입력된다. 칼럼 어드레스(CA)는, 칼럼 어드레스 비트 CA<O>∼CA<i>를 포함한다.
용장제어회로(105)는, 칼럼 어드레스 비트 CA<0>∼CA<i>에 각각 대응하여 설치된 일치비교 게이트(107-0∼107-i)와, 논리게이트(108, 109)를 포함한다. 프로그램 회로(100)는, 용장제어회로(105)에 대하여, 불량 어드레스 비트 FAD<0:i>로 구성되는 불량 어드레스 FAD 및 용장칼럼 활성화신호 ACT를 제공한다. 용장칼럼 활성화신호 ACT는, 불량 메모리셀을 치환구제하기 위해 용장칼럼의 사용이 지시되는 경우에, 프로그램 회로(100)에 불휘발적으로 기억된 정보에 따라, H레벨로 설정된다. 한편, 정규 메모리셀 및 더미 메모리셀중에 불량 메모리셀이 존재하지 않은 경우에는, 용장칼럼 활성화신호 ACT는 L레벨로 유지된다.
일치비교 게이트(107-0∼107-i)는, 칼럼 어드레스 CA<0:i>와 불량 어드레스 FAD<0:i>의 사이에서 일치비교를 실행한다. 예를 들면, 일치비교 게이트 107-0은, 칼럼 어드레스 비트 CA<0> 및 불량 어드레스 비트 FAD<0>를 비교하여, 양자가 일치할 경우에 H레벨의 신호를 출력하고, 양자가 불일치한 경우에는 L레벨의 신호를 출력한다. 논리게이트 108은, 일치비교 게이트(107-0∼107-i)의 각각의 출력 사이의 AND 연산결과를 출력한다. 논리게이트 109는, 논리게이트 108의 출력과 프로그램 회로(100)로부터의 용장칼럼 활성화신호 ACT와의 AND 논리연산결과를, 스페어 인에이블 신호(SE)로서 출력한다.
따라서, 논리게이트 108의 출력은, 칼럼 어드레스 비트 CA<0:i>와 불량 어드레스 비트 FAD<0:i>가 완전히 일치한 경우, 즉 칼럼 어드레스(CA)와 불량 어드레스(FAD)가 완전히 일치한 것에 H레벨로 설정된다. 또한, 논리게이트 109로부터 출력하는 스페어 인에이블 신호(SE)는, 해당 용장칼럼의 사용이 지시되며, 또한, 불량 어드레스(FAD) 및 칼럼 어드레스(CA)가 일치한 경우에 H레벨로 설정된다.
도시하지 않지만, 스페어 인에이블 신호(SE)의 반전신호는 노멀 인에이블 신호로서 열디코더(25)로 전달된다. 열디코더(25)는, 노멀 인에이블 신호가 H레벨로 설정된 경우에는, 칼럼 어드레스(CA)에 따라 칼럼선택선(CSL1∼CSLm)의 1개를 H레벨로 활성화하고, 스페어 칼럼선택선(SCSL)은 L레벨로 비활성화한다. 이것에 대하여, 노멀 인에이블 신호가 L레벨로 설정된 경우에는, 열디코더(25)는, 스페어 인에이블 신호(SE)에 대응하여 스페어 칼럼선택선(SCSL)을 H레벨로 활성화함과 동시에, 각 칼럼선택선(CSL1∼CSLm)을 L레벨로 비활성화한다.
다시 도 2를 참조하면, 메모리셀 열에 각각 대응하여, 대응하는 비트선 BL 및 /BL의 타단측끼리의 사이를 단락하기 위한 트랜지스터 스위치(62)와, 트랜지스터 스위치(62)의 온·오프를 제어하는 제어게이트(66)가 배치된다. 도 2에서는, 비트선 BL1, /BL1 및 BLm, /BLm에 각각 대응하는 트랜지스터 스위치 62-1 및 62-m과, 대응하는 제어게이트 66-1 및 66-m이 대표적으로 표시된다. 각 트랜지스터 스위치(62)의 게이트에는, 대응하는 제어게이트(66)의 출력이 입력된다. 각 제어게이트(66)는, 대응하는 메모리셀 열의 칼럼선택선(CSL)의 전압레벨과, 데이터 기록동작시에 H레벨로 활성화되는 제어신호(WE)와의 AND 논리연산결과를 출력한다.
동일한 구성이, 용장칼럼(11C)에 대응하여 설정된다. 즉, 스페어 비트선 SBL 및 /SBL의 타단측의 사이에는, 트랜지스터 스위치 62-s가 설치되고, 트랜지스터 스위치 62-s의 게이트에는, 제어게이트 66-s의 출력이 제공된다. 제어게이트 66-s는, 스페어 칼럼선택선(SCSL) 및 제어신호(WE)의 전압레벨의 AND 논리연산결과를 출력한다.
따라서, 데이터 기록동작시에는, 칼럼 어드레스(CA)에 대응하는 선택열 또는 용장칼럼(11C)에서, 비트선 BL 및 /BL 또는, 스페어 비트선 SBL 및 /SBL의 일단끼리는, 트랜지스터 스위치(62)에 의해 전기적으로 결합된다.
또한, 각 비트선 BL, /BL 및 각 스페어 비트선 SBL, /SBL은, 도시하지 않은 프리차지 스위치에 의해, MRAM 디바이스(1)의 액티브 기간에서, 적어도 데이터 판독 실행전의 소정기간에서, 접지전압 Vss에 프리차지된다. 한편, MRAM 디바이스(1)의 액티브 기간중의 데이터 판독동작시 및 데이터 기록동작시에 있어서는, 해당 프리차지 스위치는 오프되어, 각 비트선 BL, /BL 및 각 스페어 비트선 SBL, /SBL은, 접지전압 Vss(프리차지 전압)로부터 절연된다.
도 4는, MRAM 디바이스에서의 치환구제를 설명하기 위한 데이터 판독동작 및 데이터 기록동작시의 동작 파형도이다.
우선, 데이터 기록시의 동작에 대하여 설명한다. 워드선 드라이버(30)는, 행디코더(20)의 행선택결과에 따라, 선택행에 대응하는 라이트 워드선(WWL)을 활성화하여, 전원전압 Vcc2와 접속한다. 이것에 의해, 선택행의 라이트 워드선(WWL)에는, 워드선 드라이버 30에서 영역 40으로 향하는 방향으로 데이터 기록전류 Ip가 흐른다. 한편, 비선택행에서는, 라이트 워드선(WWL)은 비활성상태(L레벨 : 접지전압 (Vss))로 유지되므로, 데이터 기록전류는 흐르지 않는다.
칼럼 어드레스(CA)가 불량 어드레스(FAD)와 일치하지 않은 경우에는, 선택열의 칼럼선택선(CSL)이 선택상태(H레벨)로 활성화되어, 선택열의 비트선 BL 및 /BL의 일단씩은, 데이터 버스 DB 및 /DB와 각각 결합된다. 또한, 대응하는 트랜지스터 스위치(62)가 턴온하여, 선택열의 비트선 BL 및 /BL의 타단(칼럼선택 게이트(CSG)의 반대측)끼리를 단락한다.
한편, 칼럼 어드레스(CA)가 불량 어드레스(FAD)와 일치한 경우에는, 스페어 칼럼선택선(SCSL)이 선택상태(H레벨)로 활성화되어, 선택열의 비트선 BL 및 /BL 대신에, 대응하는 스페어 비트선 SBL 및 /SBL의 일단씩이, 데이터 버스 DB 및 /DB와 각각 결합된다. 또한, 트랜지스터 스위치 62-s가 턴온하여, 대응하는 스페어 비트선 SBL 및 /SBL의 타단(스페어 칼럼선택 게이트 SQSG의 반대측)끼리를 단락한다.
데이터 기록회로(51W)는, 데이터 버스 DB 및 /DB를, 전원전압 Vcc2(H레벨) 및 접지전압 Vss(L레벨) 중 어느 한쪽씩에 설정한다. 예를 들면, 기록데이터(DIN)의 데이터 레벨이 L레벨인 경우에는, 데이터 버스 DB에 L레벨 데이터를 기록하는 경우에는, 데이터 기록전류 -Iw가 흐른다. 데이터 기록전류 -Iw는, 칼럼선택 게이트(CSG) 또는 스페어 칼럼선택 게이트(SCSG)를 통해, 선택열의 비트선(BL) 또는 대응하는 스페어 비트선(SBL)에 공급된다.
선택열의 비트선(BL) 또는 대응하는 스페어 비트선(SBL)에 흐르는 데이터 기록전류 -Iw는, 턴온한 트랜지스터 스위치(62)에 의해 되돌려진다. 이것에 의해, 다른쪽의 비트선 /BL 또는 스페어 비트선 /SBL에서는, 반대방향의 데이터 기록전류 +Iw가 흐르게 된다. 비트선/BL 또는 스페어 비트선 /SBL을 흐르는 데이터 기록전류 +Iw는, 칼럼선택 게이트(CSG) 또는 스페어 칼럼선택 게이트(SCSG)를 통해 데이터 버스 /DB에 전달된다.
기록데이터(DIN)의 데이터 레벨이 H레벨인 경우에는, 데이터 버스 DB 및 /DB의 전압설정을 대체함으로써, 반대방향의 데이터 기록전류를, 선택열의 비트선 BL, /BL 또는 대응하는 스페어 비트선 SBL, /SBL에 흐르게 할 수 있다.
이것에 의해, 칼럼 어드레스(CA)가 불량 어드레스(FAD)와 일치하지 않은 경우에는, 대응하는 라이트 워드선(WWL) 및 비트선 BL(/BL)의 양쪽에 데이터 기록전류가 흐르게 된 정규 메모리셀(선택 메모리셀)이 액세스 대상이 되어, 해당 선택 메모리셀에의 데이터 기록이 실행된다. 한편, 칼럼 어드레스(CA)가 불량 어드레스(FAD)와 일치한 경우에는, 상기 선택 메모리셀과 동일 메모리셀 행에 속하는 스페어 메모리셀(SMC)이 액세스 대상으로 된다. 즉, 대응하는 라이트 워드선(WWL) 및 스페어 비트선 SBL(/SBL)의 양쪽에 데이터 기록전류를 흐르게 함으로써, 스페어 메모리셀(SMC)로의 데이터 기록이 실행된다.
데이터 기록시에 있어서는, 리드 워드선(RWL) 및 더미리드 워드선(DRWL0, DRWL1)은 비선택상태(L레벨)로 유지된다.
다음에, 데이터 판독동작에 대하여 설명한다.
데이터 판독시에 있어서, 워드선 드라이버(30)는, 행디코더(20)의 행선택결과에 따라, 선택행에 대응하는 리드 워드선(RWL)을 H레벨로 활성화한다. 비선택행에서는, 리드 워드선(RWL)의 전압레벨은 비활성상태(L레벨)로 유지된다. 또한, 이미 설명한 바와 같이, 선택행이 짝수행 및 홀수행의 어느 쪽인지에 따라, 더미리드 워드선(DRWL0, DRWL1)의 한쪽이, 선택행의 리드 워드선(RWL)과 동일한 타이밍으로 H레벨로 활성화된다.
데이터 판독이 시작되고, 선택행의 리드 워드선(RWL)이 H레벨로 활성화되어, 대응하는 액세스 트랜지스터(ATR)가 턴온하면, 선택행에 대응하는 정규 메모리셀(MC) 및 스페어 메모리셀(SMC)은, 액세스 트랜지스터(ATR)를 통해, 비트선 BL, /BL 및 스페어 비트선 SBL, /SBL과, 접지전압 Vss와의 사이에 전기적으로 결합된다.
데이터 판독회로(51R)는, 데이터 버스 DB 및 /DB의 각각을, 전원전압 Vcc1로 풀업하여, 일정한 센스전류(Is)를 공급한다.
또한, 데이터 기록시와 같이, 칼럼 어드레스(CA)에 따라, 선택열의 칼럼선택선(CSL) 또는, 대응하는 스페어 칼럼선택선(SCSL)이 선택적으로 활성화(H레벨)된다.
칼럼 어드레스(CA)가 불량 어드레스(FAD)와 일치하지 않은 경우에는, 선택열의 칼럼선택선(CSL)의 활성화에 응답하여, 선택 메모리셀(정규 메모리셀) 및 선택 메모리셀과 동일 메모리셀 열에 속하는 더미 메모리셀(DMC) 중 1개가 액세스 대상으로서, 선택열의 비트선 BL 및 /BL 중 한쪽씩을 통해, 데이터 버스 DB 및 /DB의 한쪽씩 접속된다. 데이터 판독회로(51R)에서의 센스전류(Is)에 의해, 선택열의 비트선 BL 및 /BL의 한쪽 및 데이터 버스 DB, /DB의 한쪽에는, 터널자기저항소자(TMR)의 전기저항(Rmax, Rmin), 즉 선택 메모리셀 기억데이터의 레벨에 따른 전압변화가 생긴다. 마찬가지로, 선택열의 비트선 BL, /BL의 다른쪽 및 데이터 버스 DB, /DB의 다른쪽에는, 선택 메모리셀과 동일한 메모리셀 열에 속하는 더미 메모리셀(DMC)의 중간적인 전기저항에 따른 전압변화가 생긴다.
예를 들면, 선택 메모리셀의 기억데이터가, 전기저항 Rmax에 대응하는 레벨인 경우에는, 선택 메모리셀과 결합된 비트선 BL 및 /BL의 한쪽에는, 더미 메모리셀(DMC)과 결합된 비트선 BL 및 /BL의 다른쪽에 생기는 전압변화 △Vm보다도 큰 전압변화 △V1(△V1>△Vm)이 생긴다. 마찬가지로, 데이터 버스 DB, /DB에서도, 전압변화 △Vb1 및 △Vbm이 생긴다(△Vbm>△Vb1). 이와 같이 하여 생긴 데이터 버스 DB 및 /DB의 사이의 전압차를 데이터 판독회로(51R)에 의해 검지 증폭하여, 선택 메모리셀의 기억데이터를 판독데이터(DOUT)로서 출력할 수 있다.
한편, 칼럼 어드레스(CA)가 불량 어드레스(FAD)와 일치한 경우에는, 선택열의 칼럼선택선(CSL) 대신에 스페어 칼럼선택선(SCSL)이 활성화된다. 이 결과, 선택 메모리셀(정규 메모리셀) 대신에, 선택 메모리셀과 동일 메모리셀 행에 속하는 스페어 메모리셀(SMC)이 액세스 대상으로서, 스페어 비트선 SBL 및 /SBL의 한쪽을 통해, 데이터 버스 DB 및 /DB의 한쪽과 접속된다.
마찬가지로, 선택열의 더미 메모리셀(DMC) 대신에, 해당 더미 메모리셀과 동일 더미 메모리셀 행에 속하는 스페어 더미 메모리셀(SDMC)이 액세스 대상으로 된다. 해당 스페어 메모리셀(SDMC)은, 해당 더미 메모리셀과 공통의 더미리드 워드선 DRWL0 또는 DRWL1의 활성화에 응답하여 스페어 비트선 SBL 및 /SBL의 다른쪽과 접속되어, 센스전류(Is)를 받는다.
이와 같이, 스페어 메모리셀(SMC) 및 스페어 메모리셀(SDMC)은, 정규 메모리셀(MC) 및 더미 메모리셀(DMC)과의 사이에서, 메모리셀 행 및 더미 메모리셀 행을 각각 공유하고 있으므로, 공통의 리드 워드선(RWL), 라이트 워드선(WWL), 및 더미리드 워드선(DRWL0, DRWL1)을 사용하여, 스페어 메모리셀(SMC) 및 스페어 더미 메모리셀(SDMC)의 행선택도 실행할 수 있다. 즉, 용장칼럼(11C) 중에서, 스페어 메모리셀(SMC) 및 스페어 더미 메모리셀(SDMC)을 선택하기 위한 전용의 구성은 불필요하게 되어 있다.
데이터 판독회로(51R)로부터 센스전류(Is)를 동일하게 공급함으로써, 스페어 비트선 SBL 및 /SBL의 한쪽 및 데이터 버스 DB, /DB의 한쪽에는, 선택 메모리셀에 대응하는 스페어 메모리셀의 기억데이터(전기저항 Rmax, Rmin)에 따른 전압변화가 생긴다. 또한, 스페어 비트선 SBL, /SBL 중 해당하는 다른쪽 및 데이터 버스 DB, /DB의 다른쪽에는, 더미 메모리셀(DMC)이 액세스 대상일 때와 동일한 전압변화(△Vm, △Vbm)가 생긴다.
이와 같이, 칼럼 어드레스(CA)에 의해 불량칼럼이 선택된 경우에서도, 용장칼럼(11C)에 배치된, 스페어 메모리셀(SMC) 및 스페어 메모리셀(SDMC)을 액세스 대상으로서, 데이터 기록 및 데이터 판독을 정상으로 실행할 수 있다. 즉, 용장칼럼(11C)에 의해, 불량 메모리셀을 메모리셀 열 단위로 치환구제할 수 있다.
또한, 도 4에서, 비트선 BL, /BL 및 스페어 비트선 SBL, /SBL의 프리차지전압을 접지전압 Vss로 하고 있으므로, 비선택열에서, 선택행의 리드 워드선(RWL)의활성화에 응답하여 턴온한 액세스 트랜지스터를 통해, 비트선 BL, /BL 및 스페어 비트선 SBL, /SBL로부터 방전전류가 생기지 않는다. 이 결과, 프리차지 동작시의 비트선 및 서브비트선의 충방전에 의한 소비전력을 삭감할 수 있다.
또한, 데이터 기록회로(51W)의 동작전원전압인 Vcc2는, 데이터 판독회로(51R)의 동작전원전압인 Vcc1보다도 높게 설정된다. 데이터 기록시에 있어서, 선택 메모리셀의 터널자기 저항소자(TMR)를 자화하기 위해 필요한, 데이터 기록전류 Ip, ±Iw는, 데이터 판독에 필요한 센스전류(Is)보다도 크기 때문이다. 예를 들면, 전원전압 Vcc2에는, MRAM 디바이스(1) 외부에서 공급되는 외부 전원전압을 그대로 적용하고, 또, 이 외부 전원전압을 도시하지 않은 전압강하회로에 의해 강하시켜, 전원전압 Vcc1을 발생하는 구성이라고 하면, 상기한 이들 전원전압 Vcc1 및 Vcc2를 효율적으로 공급할 수 있다.
이상 설명한 바와 같이, 실시예 1에 따른 구성에서는, 더미 메모리셀(DMC)의 배치방향(행방향)과, 스페어 메모리셀(SMC) 및 스페어 메모리셀(SDMC)의 배치방향(열방향)이 다르므로, 스페어 메모리셀(SMC) 및 스페어 메모리셀(SDMC)의 양쪽을 포함하는 용장칼럼(11C)에 의해, 정규 메모리셀(MC)뿐만 아니라 더미 메모리셀(DMC)에 대해서도, 메모리셀 열 단위로 불량을 치환구제할 수 있다.
바꿔 말하면, 더미 메모리셀 행이 형성되는 메모리 어레이 배치에 있어서, 메모리셀 행 단위로 치환구제하는 구성이라고 하면, 전술한 스페어 메모리셀(SMC) 및 스페어 메모리셀(SDMC)의 각각에 대하여 독립한 용장로우 및 해당 용장로우를 각각 선택하기 위한 독립한 신호배선을 설치할 필요가 생긴다. 특히, 도 2에 나타낸 바와 같이 반환형 비트선 구성을 채용한 경우에는, 더미 메모리셀 행을 치환하기 위한 2개의 용장로우가 필요하게 되어 버리지만, 용장칼럼(11C)에 의해, 정규 메모리셀(MC) 및 더미 메모리셀(DMC)의 양쪽을 치환구제 가능한 구성으로 함으로써, 스페어 메모리셀(SMC) 및 스페어 메모리셀(SDMC)의 배치면적을 삭감하여, 메모리 어레이의 면적화를 도모할 수 있다.
(실시예 1의 변형예 1)
도 5는, 실시예 1의 변형예 1에 따른 메모리 어레이의 구성을 나타내는 회로도이다.
도 5를 참조하면, 실시예 1의 변형예 1에 따른 구성에서는, 도 2에 나타낸 실시예 1에 따른 메모리 어레이 구성과 비교하여, 더미 메모리셀(DMC)이, 각 메모리셀 열마다 1개씩 배치되는 점이 다르다. 각 메모리셀 열에서, 정규 메모리셀(MC)은, 비트선(BL1, BL2,···BLm)에 접속되고, 더미 메모리셀(DMC)이, 또 한쪽의 비트선(/BL1, /BL2,···/BLm)과 고정적으로 접속된다.
또한, 더미리드 워드선 DRWL0 및 DRWL1의 배치가 생략되고, 더미 메모리셀(DMC)의 선택도 칼럼선택선(CSL1∼CSLm)에 의해 실행된다. 즉, 각 더미 메모리셀(DMC)에서, 더미 액세스 트랜지스터(ATRd)의 게이트는, 대응하는 칼럼선택선(CSL)과 접속된다.
용장칼럼(11C)에서도, 정규 메모리셀(MC)을 치환하기 위한 스페어 메모리셀 SMC는 스페어 비트선 SBL과 접속되고, 더미 메모리셀(DMC)을 치환하기 위한 스페어메모리셀 SDMC는 스페어 비트선 /SBL과 접속된다. 스페어 메모리셀 SDMC는, 스페어 칼럼선택선 SCSL에 의해 선택된다.
실시예 1의 변형예 1에 따른 구성에서는, 또한, 데이터 기록을 실행하기 위한, 반전라이트 데이터 버스(/WDB)가 구비됨과 동시에, 트랜지스터 스위치 62-1∼62-m, 62-s 대신에, 트랜지스터 스위치 63-1∼63-m, 63-s가 각각 설치된다. 비트선 BL1∼BLm의 각각은, 트랜지스터 스위치 63-1∼631m을 각각 통해, 반전라이트 데이터 버스(/WDB)와 접속된다. 스페어 비트선(SBL)은, 트랜지스터 스위치 63-s를 통해 반전라이트 데이터 버스(/WDB)와 접속된다.
트랜지스터 스위치 63-1∼631m, 63-s의 온·오프는, 트랜지스터 스위치 62-1∼62-m, 62-R과 동일하게, 제어게이트 66-1∼661m, 66-s에 의해 각각 제어된다. 이하에서는, 트랜지스터 스위치 63-1∼63-m을 총칭하여, 간단히 트랜지스터 스위치 63이라고도 칭한다. 그 밖의 부분의 구성 및 동작은, 실시예 1과 동일하므로, 상세한 설명은 반복하지 않는다.
데이터 기록에 있어서, 선택열이 불량 메모리셀을 포함하지 아닌지에 따라, 선택열의 칼럼선택(CSL) 및 스페어 칼럼선택선(SCSL)의 한쪽이 선택적으로 활성화된다.
이것에 따라, 선택열이 불량 메모리셀을 포함하지 않은 경우에는, 선택열에서, 대응하는 칼럼선택 게이트(CSG) 및 트랜지스터 스위치(63)가 턴온한다. 이 결과, 선택열의 비트선(BL)은, 데이터 버스(DB) 및 반전라이트 데이터 버스(/WDB)의 사이에 전기적으로 결합된다. 이것에 대하여, 선택열이 불량 메모리셀을 포함하는경우에는, 활성화된 스페어 인에이블 신호(SE)에 응답하여, 스페어 칼럼선택선(SCSL)이 활성화되고, 트랜지스터 스위치 63-s 및 스페어 칼럼선택 게이트 SCSG가 턴온하며, 스페어 비트선(SBL)은, 데이터 버스(DB) 및 반전라이트 데이터 버스(/WDB)의 사이에 접속된다.
이 상태로, 데이터 기록회로(51W)는, 도 4에서 설명한 것과 동일하게, 기록데이터(DIN)에 따라, 데이터 버스(DB) 및 반전라이트 데이터 버스(/WDB)를, 전원전압 Vcc2(H레벨) 및 접지전압 Vss(L레벨)의 한쪽씩에 설정한다.
데이터 판독시에 있어서는, 트랜지스터 스위치 63-1∼631m, 63-s의 각각이 턴오프된다. 또한, 선택열이 불량 메모리셀을 포함하지 아닌지에 따라, 선택열의 칼럼선택선(CSL) 및 스페어 칼럼선택선(SCSL)의 한쪽이 선택적으로 활성화된다.
이 결과, 선택열이 불량 메모리셀을 포함하지 않은 경우에는, 선택열의 비트선 BL 및 /BL을 통해, 선택 메모리셀 및 대응하는 더미 메모리셀이, 데이터 버스 DB 및 /DB와 각각 접속된다. 이것에 대하여, 선택열이 불량 메모리셀을 포함하는 경우에는, 스페어 비트선 SBL 및 /SBL을 통해, 선택 메모리셀과 동일 메모리셀 행의 스페어 메모리셀(SMC) 및 스페어 메모리셀(SDMC)이, 데이터 버스 DB 및 /DB와 각각 접속된다.
이 상태로, 데이터 판독회로(51R)는, 도 4에서 설명한 것과 마찬가지로, 데이터 버스 DB 및 /DB로 센스전류(Is)를 공급함과 동시에, 데이터 버스 DB 및 /DB 사이의 전압차에 따라 판독데이터(DOUT)를 생성한다.
따라서, 실시예 1의 변형예 1에 따른 구성에서도, 정규 메모리셀(MC)에 대응하는 메모리셀 열과 동일한 구성을 갖는 용장칼럼(11C)을 사용하여, 정규 메모리셀(MC) 및 더미 메모리셀(DMC)의 양쪽에 대하여 치환구제를 실행할 수 있다.
특히, 실시예 1의 변형예 1에 따른 구성에서는, 더미 메모리셀(DMC) 및 스페어 메모리셀(SDMC)을 열선택결과에 근거하여 선택하고 있으므로, 비선택 메모리셀 열 및 비사용시의 용장칼럼(11C)에서, 더미 메모리셀(DMC) 및 스페어 메모리셀(SDMC)로의 필요 없는 통과전류의 발생을 방지하여, 소비전력의 감소 및 고속동작화를 도모할 수 있다. 또한, 동일한 메모리셀 열에 배치된 각 정규 메모리셀(MC)(또는 스페어 메모리셀(SMC))과 비교하여 상대적으로 액세스 빈도가 높은 더미 메모리셀(DMC)(또는 스페어 메모리셀(SDMC))에 대하여, 불필요한 액세스를 회피하여 동작신뢰성의 향상을 도모할 수 있다.
(실시예 1의 변형예 2)
도 6은, 실시예 1의 변형예 2에 따른 메모리 어레이 구성을 나타내는 회로도이다.
도 6을 참조하면, 실시예 1의 변형예 2에 따른 구성에서는, 도 2에 나타낸 실시예 1에 따른 메모리 어레이 구성과 비교하여, 더미리드 워드선 DRWL0 및 DRWL1대신에, 더미셀 선택게이트 DCG1, /DCG1∼DCGm, /DCGm 및 스페어 더미셀 선택게이트 DCGs, /DCGs가 배치되는 점에서 다르다.
더미셀 선택게이트 DCG1∼DCGm은, 비트선 /BL1∼/BLm에 접속되는 더미 메모리셀(DMC)에 각각 대응하여 설치되고, 스페어 더미셀 선택게이트 DCGs는, 스페어비트선 /SBL에 접속되는 스페어 메모리셀(SDMC)에 대응하여 설치된다. 마찬가지로, 더미셀 선택게이트 /DCG1∼/DCGm은, 비트선 BL1∼BLm에 접속되는 더미 메모리셀(DMC)에 각각 대응하여 설정되며, 스페어 더미셀 선택게이트 /DCGs는, 스페어 비트선 SBL에 접속되는 스페어 메모리셀(SDMC)에 대응하여 설치된다.
이하에서는, 더미셀 선택게이트 DCG1∼DCGm을 총칭하여 간단히 더미셀 선택게이트 DCG라고도 칭하고, 더미셀 선택게이트 /DCG1∼/DCGm을 총칭하여 간단히 더미셀 선택게이트 /DCG라고도 칭한다.
더미셀 선택게이트 DCG의 각각은, 홀수행의 선택시에 H레벨로 설정되는 제어신호(RA0)와, 대응하는 칼럼선택선(CSL)과의 전압레벨의 AND 논리연산결과를, 대응하는 더미 메모리셀(DMC) 중 더미 액세스 트랜지스터(ATRd)의 게이트에 출력한다. 한편, 더미셀 선택게이트 /DCG는, 짝수행의 선택시에 H레벨로 설정되는 제어신호(/RA0)(RA0의 반전신호)와, 대응하는 칼럼선택선(CSL)과의 전압레벨의 AND 논리연산결과를, 대응하는 더미 메모리셀(DMC) 중 더미 액세스 트랜지스터(ATRd)의 게이트에 출력한다. 그 밖의 부분의 구성 및 동작은, 실시예 1과 동일하므로, 상세한 설명은 반복하지 않는다.
이와 같은 구성으로 함으로써, 데이터 판독시에는, 더미 메모리셀(DMC) 및 스페어 메모리셀(SDMC)을 열선택결과에 근거하여 선택한 후에, 선택 메모리셀(또는 대응하는 스페어 메모리셀) 및 더미 메모리셀(DMC)(또는 스페어 더미 메모리셀(SDMC))에 대하여, 용장제어를 반영한 액세스를 실행할 수 있다.
따라서, 실시예 1의 변형예 1에 따른 구성과 마찬가지로, 비선택 메모리셀열 및 비사용시의 용장칼럼(11C)에서의, 더미 메모리셀(DMC) 및 스페어 메모리셀(SDMC)로의 필요 없는 통과전류의 발생을 방지하여, 소비전력감소, 고속동작화 및 더미 메모리셀(DMC) 및 스페어 메모리셀(SDMC))의 동작신뢰성 향상을 도모할 수 있다.
(실시예 1의 변형예 3)
도 7은, 실시예 1의 변형예 3에 따른 메모리 어레이 구성을 나타내는 회로도이다.
도 7을 참조하면, 실시예 1의 변형예 3에 따른 구성에서는, 메모리 어레이(10)는, 2개의 메모리 블록 MBa 및 MBb로 분할된다. 메모리 블록 MBa 및 MBb의 각각은, m개의 정규 메모리셀 열과, 용장칼럼(11C)을 갖는다.
메모리 블록 MBa에서, m개의 정규 메모리셀 열에 각각 대응하여 비트선 BL1∼BLm이 각각 배치되고, 용장칼럼(11C)에 대응하여 스페어 비트선(SBL)이 배치된다. 더미 메모리셀(DMC)은, 메모리셀 열마다 배치되며, 비트선 BL1∼BLm과 각각 접속된다.
용장칼럼(11C)은, 열방향에 따라 배치된, 정규 메모리셀(MC)을 치환구제하기 위한 스페어 메모리셀(SMC) 및 더미 메모리셀(DMC)을 치환구제하기 위한 스페어 메모리셀(SDMC)을 갖는다. 스페어 메모리셀(SMC)은, 정규 메모리셀(MC)과 메모리셀 행을 공유하도록 배치되고, 스페어 메모리셀(SDMC)은, 더미 메모리셀(DMC)과 동일한 더미 메모리셀 행을 형성하도록 배치된다. 용장칼럼(11C)에서, 스페어메모리셀(SMC) 및 스페어 메모리셀(SDMC)은, 스페어 비트선(SBL)과 접속된다.
비트선 BL1∼BLm 및 스페어 비트선 SBL은, 칼럼선택 게이트 CSGa1∼CSGam 및 스페어 칼럼선택 게이트 SCSGa를 각각 통해, 데이터 버스 DB와 접속된다.
정규 메모리셀(MC)과 스페어 메모리셀(SMC)로 공유되는 메모리셀 행에 각각 대응하여, 리드 워드선(RWLa1, RWLa2···) 및 라이트 워드선(WWLa1, WWLa2···)이 배치된다. 한편, 복수의 더미 메모리셀(DMC) 및 스페어 메모리셀(SDMC)을 선택하는 구성으로서, 메모리셀 열에 각각 대응하는 더미 선택게이트 DSG1a∼DSGma 및 용장칼럼(11C)에 대응하는 스페어 더미 선택게이트 DSGsa가 설치된다.
메모리 블록 MBb도 메모리 블록 MBa와 동일한 구성을 갖는다. 즉, 메모리 블록 MBb에서는, m개의 정규 메모리셀 열에 각각 대응하여 비트선 /BL1∼/BLm이 각각 배치되고, 용장칼럼(11C)에 대응하여 스페어 비트선 /SBL이 배치된다. 더미 메모리셀(DMC)은, 메모리셀 열마다 배치되고, 비트선 /BL1∼/BLm과 각각 접속된다. 용장칼럼(11C)에서, 스페어 메모리셀(SMC) 및 스페어 메모리셀(SDMC)은, 스페어 비트선 /SBL과 접속된다. 비트선 /BL1∼/BLm 및 스페어 비트선 /SBL은, 칼럼선택 게이트 CSGb1∼CSGbm 및 스페어 칼럼선택 게이트를 각각 통해, 데이터 버스 /DB와 접속된다.
또한, 메모리 블록 MBb에는, 정규 메모리셀(MC)과 스페어 메모리셀(SMC)로 공유되는 메모리셀 행에 각각 대응하여, 리드 워드선(RWLb1, RWLb 2 ···) 및 라이트 워드선(WWLb1, WWLb2···)이 배치된다. 또한, 복수의 더미 메모리셀(DMC) 및 스페어 메모리셀(SDMC)을 선택하기 위해, 메모리셀 열에 각각 대응하는 더미 선택게이트 DSG1b∼DSGmb 및 용장칼럼(11C)에 대응하는 스페어 더미선택게이트 DSGsb가 설치된다.
칼럼선택선(CSL1∼CSLm) 및 스페어 칼럼선택선(SCSL)은, 메모리 블록 MBa 및 MBb에서 공유되도록, 열방향에 따라 배치된다. 칼럼선택 게이트 CSGa1∼CSGam 및 CSGb1∼CSGbm은, 대응하는 칼럼선택선 CSL1∼CSLm에 응답하여 온·오프하고, 스페어 칼럼선택 게이트 SCSGa, SCSGb는, 스페어 칼럼선택선(SCSL)에 응답하여 온·오프한다.
메모리 블록 MBa 중 더미 선택게이트 DSG1a∼DSGma는, 메모리 블록 MBb의 선택시에 H레벨로 활성화되는 어드레스 비트(RAx)와, 대응하는 칼럼선택선(CSL1∼CSLm)과의 전압레벨의 AND 논리연산결과를, 대응하는 더미 메모리셀(DMC) 중 더미 액세스 트랜지스터(ATRd)의 게이트에 입력한다. 같이, 메모리 블록 MBa 중 스페어 더미선택게이트 DSGsa는, 어드레스 비트(RAx) 및 스페어 칼럼선택선(SCSL)의 전압레벨의 AND 논리연산결과를, 대응하는 스페어 메모리셀(SDMC) 중 더미 액세스 트랜지스터(ATRd)의 게이트에 입력한다.
마찬가지로, 메모리 블록 MBb 중 더미 선택게이트 DSG1b∼DSGmb는, 메모리 블록 MBa의 선택시에 H레벨로 활성화되는 어드레스 비트(/RAx)(RAx의 반전신호)와 대응하는 칼럼선택선(CSL1∼CSLm)과의 전압레벨의 AND 논리연산결과를, 대응하는 더미 메모리셀(DMC) 중의 더미 액세스 트랜지스터(ATRd)의 게이트에 입력한다. 마찬가지로, 메모리 블록 MBb 중 스페어 더미선택게이트 DSGsb는, 어드레스 비트(/RAx) 및 스페어 칼럼선택선(SCSL)의 전압레벨의 AND 논리연산결과를, 대응하는 스페어 메모리셀(SDMC) 중 더미 액세스 트랜지스터(ATRd)의 게이트에 입력한다.
또한, 도 7에서는, 더미 메모리셀(DMC) 및 스페어 메모리셀(SDMC)의 배치를 주로 설명하기 위해, 데이터 판독에 관련되는 회로만을 기재하고 있지만, 데이터 기록 관련회로에 대해서도, 각 메모리 블록에서 도 5와 동일한 구성이 설치되는 것으로 한다.
다음에, 데이터 판독시에서의 동작을 설명한다. 여기서는, 일예로서, 선택 메모리셀이 메모리 블록 MBa에 포함되는 경우에 대하여 설명한다.
데이터 판독시에 있어서, 선택 메모리셀 열이 불량 메모리셀 열을 포함할 때에는, 선택열의 칼럼선택선 CSL의 활성화에 응답하여, 메모리 블록 MBa에서는, 선택열의 비트선 BL을 통해 선택 메모리셀이 데이터 버스 DB와 접속된다. 한편, 메모리 블록 MBb에서는, 선택 메모리셀 열의 비트선 /BL을 통해, 더미 메모리셀(DMC)이 데이터 버스 /DB와 접속된다.
이것에 대하여, 선택 메모리셀 열이 불량 메모리셀 열을 포함하고 있는 경우에는, 해당 선택열에 대응하는 칼럼선택선(CSL) 대신에, 스페어 칼럼선택선(SCSL)이 활성화되므로, 메모리 블록 MBa에서는, 스페어 비트선 SBL을 통해 스페어 메모리셀(SMC)이 데이터 버스 DB와 접속되고, 메모리 블록 MBb에서는, 스페어 비트선 /SBL을 통해, 스페어 메모리셀(SDMC)가 데이터 버스 /DB와 접속된다.
이 상태로, 데이터 버스 DB 및 /DB에 데이터 판독회로(51R)로부터 센스전류를 공급하고, 데이터 버스 DB 및 /DB 사이의 전압차를 검지함으로써, 선택 메모리셀로부터의 데이터 판독을 실행할 수 있다.
또한, 선택 메모리셀이 메모리 블록 MBb에 포함되는 경우에는, 데이터 버스 DB 및 /DB로의 접속관계가 상기와 대체된다. 이와 같이 하여, 메모리 블록에 분할된 메모리 어레이 구성에서도, 정규 메모리셀(MC) 및 더미 메모리셀(DMC)의 양쪽을 각 메모리 블록에 배치된 용장칼럼(11C)에 의해 치환구제하여, 실시예 1 및 그 변형예 1 및 2와 동일한 효과를 향유할 수 있다.
(실시예 2)
실시예 2에서는, 더미 메모리셀이 정규 메모리셀과 동일한 구성 및 특성을 갖도록 설계된 경우에서의, 더미 메모리셀이 효율적인 치환방식에 대하여 설명한다.
도 8은, 실시예 2에 따른 메모리 어레이 구성 및 해당 메모리 어레이로부터의 데이터 판독구성을 나타내는 회로도이다.
도 8을 참조하면, 실시예 2에 따른 구성에서는, 도 2에 나타낸 메모리 어레이 구성과 마찬가지로, 정규 메모리셀(MC) 및 더미 메모리셀(DMC#)이 반환형 비트선구성에 따라 1행마다 교대 배치된다. 즉, 도 8에 나타낸 구성에서는, 도 2에 표시된 정규 메모리셀(MC) 및 더미 메모리셀(DMC)의 배치에서, 더미 메모리셀 DMC 대신에 더미 메모리셀 DMC#이 더미 메모리셀 행을 형성하도록 배치되어 있다. 더미 메모리셀 DMC#은, 정규 메모리셀 MC와 동일한 구성 및 형상을 가지므로, 동일한 메모리 어레이 내에 연속적으로 제작된 MTJ 메모리셀의 일부를 사용하여 구성할 수 있다. 즉, 더미 메모리셀을 제작하기 위해 특별한 설계나 제조공정을 필요로 하지않기 때문에, 구조의 복잡화에 의한 칩 면적의 증대 및 메모리 어레이의 가공마진의 저하 등이라고 했던 문제를 초래하지 않는다. 더미 메모리셀 DMC#은, 소정의 전기저항, 예를 들면 Rmin을 갖는 방향으로 미리 자화된다.
실시예 2에 따른 구성에서는, 정규 메모리셀(MC)과 동일한 특성을 갖는 더미 메모리셀을 참조하여 데이터 판독을 행하기 위해, 데이터 버스 DB 및 /DB와 데이터 판독회로(51R)와의 사이에 저항조정부(200)가 더 설치된다.
저항조정부(200)는, 접속전환회로(210)와, 더미저항(220)을 갖는다. 더미저항(220)은, 센스입력노드 /Nsi에 대하여 직렬로 접속된다. 더미저항(220)의 전기저항은, 실시예 1 및 그 변형예에서의 더미 메모리셀(DMC)의 전기저항과, Rmin과의 차이(바람직하게는 △R/2)에 해당한다. 예를 들면, 더미저항(220)을, 게이트에 가변의 제어전압 Vrd가 주어진 MOS 트랜지스터로 구성함으로써, 그 전기저항을 미세조정 가능하게 된다.
접속전환회로(210)는, 센스입력노드 Nsi 및 /Nsi와 데이터 버스 DB와의 사이에 전기적으로 각각 결합되는 트랜지스터 스위치 211 및 212와, 센스입력노드 Nsi 및 /Nsi와 데이터 버스 /DB와의 사이에 전기적으로 각각 결합되는 트랜지스터 스위치 213 및 214를 갖는다. 트랜지스터 스위치 211 및 214의 각 게이트에는, 홀수행의 선택시에 H레벨로 설정되는 제어신호 RA0이 입력되고, 트랜지스터 스위치 212 및 213의 각 게이트에는, 짝수행의 선택시에 H레벨로 설정되는 어드레스 신호 /RA0이 입력된다. 이 결과, 홀수행 및 짝수행 선택시 어디에도, 센스입력노드 Nsi에 대하여 선택 메모리셀이 직렬로 접속되며, 센스입력노드 /Nsi에 대하여 더미 메모리셀(DMC)이 직렬로 접속된다.
따라서, 데이터 판독시에는, 행선택결과에 상관없이, 더미 메모리셀(DMC)과 저항조정부(200)와의 합성 전기저항은, "Rmin+△R12(더미저항(220))"로 설정된다. 한편, 선택 메모리셀과 저항조정부(200)와의 합성 전기저항은, 선택 메모리셀의 기억데이터에 따라, Rmax 및 Rmin 중 어느 한쪽이므로, 데이터 판독회로(51R)에 의해, 센스입력노드(Nsi, /Nsi)에 센스전류를 공급함과 동시에, 센스입력노드(Nsi, /Nsi) 사이의 전압차를 검지함으로써, 선택 메모리셀 및 더미 메모리셀 사이의 전기저항 차이에 따른 데이터 판독을 실행할 수 있다.
다음에, 실시예 2에 따른 구성에서의 용장구제방식에 대하여 설명한다.
또한, 실시예 2에 따른 구성에서는, 도 2에서의 용장칼럼(11C) 대신에, 정규 메모리셀 행 및 더미 메모리셀 행의 치환구제에 공용되는 용장로우(11R)가 배치된다. 용장로우(11R)는, 비트선 BL1∼BLm과 접속된 스페어 메모리셀(SMC)로 구성된 것과(홀수행 치환용), 비트선 /BL1∼/BLm과 접속된 스페어 메모리셀(SMC)로 구성된 것(짝수행 치환용)을 적어도 1개씩 설치할 필요가 있다.
각 스페어 메모리셀(SMC)은, 정규 메모리셀(MC)과 동일한 구성 및 형상을 가지므로, 동일한 메모리 어레이 내에 연속적으로 제작된 MTJ 메모리셀의 일부를 사용하여 구성할 수 있다. 각 용장로우(11R)에 대응하여, 스페어 리드 워드선(SRWL) 및 스페어 라이트 워드선(SWWL)이 배치된다. 도 8에는, 홀수행 치환용 및 짝수행 치환용의 1개씩의 용장로우(11R)와, 대응하는 스페어 리드 워드선(SRWL0, SRWL1) 및 스페어 라이트 워드선(SWWL0, SWWL1)이 표시된다. 그 밖의 부분의 구성은, 실시예 1과 동일하므로 상세한 설명은 반복하지 않는다. 또, 도 8에서도, 더미 메모리셀(DMC#) 및 그 치환구제방식을 주로 설명하기 위해, 데이터 판독에 관련되는 회로만을 기재하고 있지만, 데이터 기록관련회로에 대해서도, 도 2와 동일한 구성이 설치되는 것으로 한다.
실시예 2에 따른 구성에서는, 용장로우(11R)에 의해, 정규 메모리셀(MC) 및 더미 메모리셀(DMC＃)의 양쪽을 치환할 필요가 있으므로, 용장제어방식이 실시예 1과는 다르게 되어 있다.
도 9는, 실시예 2에 따른 용장제어회로의 구성을 나타내는 회로도이다.
도 9를 참조하여, 실시예 2에 따른 구성에서는, 프로그램 회로(100)는, 정규 메모리셀(MC)의 불량행을 나타내는 불량 어드레스 FAD(n)와, 더미 메모리셀(DMC)의 불량행을 나타내는 불량 어드레스 FAD(d)의 양쪽을 기억 가능하다. 단, 하나의 용장로우(11R)에 의해, 정규 메모리셀(SMC) 및 더미 메모리셀(DMC＃)의 양쪽을 치환하는 것은 할 수 없기 때문에, 프로그램 회로(100)에서는, 불량 어드레스 FAD(n) 및 FAD(d) 중 어느 한쪽만이 기억되어 있는 것으로 한다. 불량 어드레스 FAD(n)가 기억되어 있는 경우, 즉 정규 메모리셀(MC)을 치환구제할 필요가 있는 경우에는, 용장로우 활성화신호 ACT(n)가 H레벨로 활성화된다.
이것에 대하여, 불량 어드레스 FAD(d)가 기억되어 있는 경우, 즉 더미 메모리셀(DMC)의 불량을 치환구제할 필요가 있는 경우에는, 용장로우 활성화 신호 ACT(d)가 H레벨로 활성화된다. 또, 이 경우에는, 각 스페어 메모리셀(SMC)에 대하여, 더미 메모리셀(DMC#)의 소정의 전기저항(Rmin)에 대응한 기억데이터의 기록을미리 실행할 필요가 있다.
불량 어드레스 FAD(n)는, 정규 메모리셀(MC)의 불량이 존재하는 불량로우를 나타내는 (j+1)비트(j:자연수)로 구성되는 것으로 한다. 한편, 불량 어드레스 FAD(d)는, 2개의 더미 메모리셀 행 중 어느 하나에 불량이 존재하는지를 나타내는 1비트로 구성된다.
실시예 2에 따른 용장제어회로(105a)는, 어드레스 일치 비교회로(120)와, 더미어드레스 일치 비교회로(122)와, 논리게이트(124)와, 인버터(128)를 포함한다. 어드레스 일치 비교회로(120)는, 도 3에 나타낸 용장제어회로(105)와 동일한 구성을 가지며, 로우 어드레스(RA) 및 불량 어드레스 FAD(n)의 사이에서 (j+1)비트의 각각에 있어서 일치비교를 실행한다. 어드레스 일치 비교회로(120)는, 용장로우 활성화신호 ACT(n)가 활성화(H레벨)되고, 또한, 로우 어드레스(RA) 및 불량 어드레스 FAD(n)가 일치했을 때에, 스페어 로우 인에이블 신호(SRE)를 H레벨로 활성화한다.
더미어드레스 일치 비교회로(122)는, 로우 어드레스(RA) 중 짝수행/홀수행 중 어느 하나가 선택되었는지를 나타내는 어드레스 비트 RA<O>(예를 들면, 최하위 비트)와, 불량 어드레스 FAD(d)와의 일치비교를 실행한다. 더미어드레스 일치 비교회로(122)는, 용장로우 활성화신호 ACT(d)가 활성화(H레벨)되고, 또한, 어드레스 비트 RA<O>와 불량 어드레스 FAD(d)가 일치했을 때에, 스페어더미 로우 인에이블 신호(SDRE)를 H레벨로 활성화한다.
논리게이트(124)는, 스페어 로우 인에이블 신호(SRE) 및 스페어더미 로우 인에이블 신호(SDRE)의 OR 연산결과를 스페어 인에이블 신호(SE)로서 출력한다. 또한, 인버터(128)는, 스페어더미 로우 인에이블 신호(SDRE)를 반전하여, 노멀더미 로우 인에이블 신호(NDRE)로서 출력한다.
행디코더(20)는, 행어드레스 프리디코더(21)와, 논리게이트(22)를 포함한다. 행어드레스 프리디코더(21)는, 로우 어드레스(RA)를 받아, 그 프리디코드 결과(복수비트)를 출력한다. 논리게이트(22)는, 행어드레스 프리디코더(21)로부터 출력된 프리디코드 결과의 각각과 스페어 로우 인에이블 신호(SRE)와의 사이의 NOR 연산결과를 로우디코드 신호(RD)로서 출력한다. 로우디코드 신호(RD)는, 워드선 드라이버(30)로 전달되어, 리드 워드선(RWL) 및 라이트 워드선(WWL)의 선택에 사용된다. 한편, 짝수행 및 홀수행의 선택결과를 나타내는 제어신호(RA0)도, 더미리드 워드선 DRWL0 및 DRWL1의 선택을 실행하기 위해, 워드선 드라이버(30)로 전달된다.
로우디코드 신호(RD)는, 스페어 로우 인에이블 신호(SRE)가 H레벨로 활성화되면, 즉 로우 어드레스(RA)가 불량 어드레스 FAD(n)와 일치했을 때에는, 전체비트가 L레벨로 설정된다. 이것에 따라, 워드선 드라이버(30)는, 정규 메모리셀에 대응하는 리드 워드선(RWL) 및 라이트 워드선(WWL)의 각각을 비활성화한다.
이것에 대하여, 로우 어드레스(RA)와 불량 어드레스 FAD(n)가 불일치일 때에는, 로우디코드 신호(RD)는, 행어드레스 프리디코더(21)의 프리디코드 결과에 따라 설정되어, 워드선 드라이버(30)에 의해, 선택행에 대응하는 리드 워드선(RWL)(데이터 판독시) 또는 라이트 워드선(WWL)(데이터 기록시)이 활성화된다.
워드선 드라이버(30)는, 또한, 스페어 리드 워드선(SRWL1, SRWL2) 및 스페어 라이트 워드선(SWWL1, SWWL2)의 활성화를, 제어신호(RA0) 및 용장제어회로(105a)로부터의 스페어 로우 인에이블 신호(SRE)에 근거하여 제어한다. 구체적으로는, 불량의 정규 메모리셀 행을 치환하는 경우, 즉 스페어 로우 인에이블 신호(SRE)가 활성화되었을 때에는, 제어신호(RA0)에 근거하여, 데이터 판독시에는 스페어 리드 워드선 SRWL1 및 SRWL2의 한쪽을 선택적으로 활성화하고, 데이터 기록시에는 스페어 라이트 워드선 SWWL1 및 SWWL2의 한쪽을 선택적으로 활성화한다.
이것에 대하여, 불량의 더미 메모리셀 행을 치환하는 경우, 즉 스페어더미 로우 인에이블 신호(SDRE)가 활성화된 경우에는, 데이터 판독시에는, 로우디코드 신호(RD)에 따라 선택행의 리드 워드선(RWL)이 활성화됨과 동시에, 더미리드 워드선 DRWL0 및 DRWL1 대신에, 스페어 리드 워드선 SRWL1 및 SRWL2의 한쪽이, 제어신호(RA0)에 따라 선택적으로 활성화된다. 이것에 대하여, 데이터 기록시에는, 더미 메모리셀(DMC)로의 액세스가 필요하지 않기 때문에, 스페어 라이트 워드선 SWWL1 및 SWWL2의 각각이 비활성화(L레벨)된 상태로, 로우디코드 신호(RD)에 근거하여 선택행의 라이트 워드선(WWL)이 활성화된다.
이와 같은 용장판정방식을 채용함으로써, 정규 메모리셀과 동일한 구성의 더미 메모리셀이 더미 메모리행을 형성하도록 배치된 메모리 어레이 구성에 있어서, 용장로우를 구성하도록 효율적으로 배치된 스페어 메모리셀(SMC)을 공용하여, 불량의 정규 메모리셀(MC) 및 더미 메모리셀(DMC#) 중 어느 것도 치환구제할 수 있다.
(실시예 2의 변형예 1)
도 10은, 실시예 2의 변형예 1에 따른 메모리 어레이 구성 및 해당 메모리어레이로부터의 데이터 판독구성을 나타내는 회로도이다.
도 10을 참조하여, 실시예 2의 변형예 1에 따른 구성에서는, 도 8에 나타낸 실시예 2에 따른 구성과 비교하여, 저항조정부(200) 대신에, 저항조정부(201)가 배치되는 점이 다르다. 저항조정부(201)는, 저항조정부(200)와 비교하여, 더미저항(220)이 센스입력노드 Nsi에 대해서만 병렬로 접속되는 점이 다르다. 더미저항(220)은, 제어전압 Vrd에 따라 전기저항 Rdd를 갖는 것으로 한다. 그 밖의 부분의 구성 및 동작은 실시예 2와 동일하므로 상세한 설명은 반복하지 않는다.
이미 설명한 바와 같이, 센스입력노드 Nsi는, 접속전환회로(210)에 의해, 어드레스 선택결과(홀수행/짝수행의 선택)에 상관없이 선택 메모리셀(전기저항 Rmax 또는 Rmin)과 전기적으로 결합되고, 센스입력노드 /Nsi는, 더미 메모리셀(전기저항 Rmin)과 직렬로 접속된다. 따라서, 더미저항(220)의 전기저항은, 더미 메모리셀(DMC#)과 저항조정부(201)와의 합성저항(즉, 더미 메모리셀(DMC#)의 전기저항 Rmin)이, 선택 메모리셀과 저항조정부(201)와의 합성저항, 즉, 2종류의 전기저항(Rmax, Rmin)과 더미저항(220)(Rdd)과의 병렬접속에 의한 합성저항이다, (Rmin//Rdd) 및 (Rmax//Rdd)의 중간레벨이 되도록 설정된다. 따라서, 이와 같은 구성으로서도, 실시예 2와 동일한 효과를 향유할 수 있다.
(실시예 2의 변형예 2)
도 11은, 실시예 2의 변형예 2에 따른 메모리 어레이 구성 및 해당 메모리 어레이로부터의 데이터 판독구성을 나타내는 회로도이다.
도 11을 참조하여, 실시예 2의 변형예 2에 따른 구성에서는, 도 8에 나타낸 실시예 2에 따른 구성과 비교하여, 저항조정부 200 대신에, 저항조정부 202가 배치되는 점이 다르다. 저항조정부(202)는, 저항조정부(200)와 비교하여, 더미저항 220 대신에, 센스입력노드 Nsi 및 /Nsi의 각각에 대하여 직렬로 접속되는 더미저항 221 및 222를 갖는 점이 다르다.
접속전환회로(210)에 의해, 어드레스 선택결과에 상관없이, 더미저항 221은 선택 메모리셀과 직렬로 접속되고, 더미저항 222는 더미 메모리셀(DMC#)과 직렬로 접속된다. 그 밖의 부분의 구성 및 동작은 실시예 2와 동일하므로 상세한 설명은 반복하지 않는다.
더미저항(221, 222)의 전기저항은, 더미 메모리셀(DMC#)과 저항조정부(202)(더미저항 222)와의 합성저항이, 선택 메모리셀의 2종류의 전기저항(Rmax, Rmin)과 저항조정부(202)(더미저항 221)의 합성저항과의 2종류의 저항의 중간레벨이 되도록 설정된다. 예를 들면, 더미 메모리셀의 전기저항이 Rmin으로 설정되어 있을 때에는, 더미저항 221의 전기저항을 △R/2로 하고, 더미저항 222의 전기저항을 △R로 하면, 하기 (1)식과 같이 하여, 상기한 조건을 만족할 수 있다.
Rmin+△R/2<Rmin+△R<Rmax+△R/2···(1)
도 11에는, 이와 같이 설계된 더미저항(221, 222)의 구성예가 표시된다. 더미저항 221은, 병렬접속된 MOS 트랜지스터(223, 224)를 가지며, 더미저항 222는, 더미저항 221의 반의 개수, 즉 1개의 전계효과형 트랜지스터에 의해 구성된다. 트랜지스터(222∼224)의 각 게이트에는, 공통의 제어전압 Vrd가 입력된다. 이것에 의해, 더미저항 221의 전기저항을 더미저항 222의 전기저항의 1/2로 설정할 수 있다. 즉, 더미저항 222의 전기저항이 △R이 되도록 제어전압 Vrd를 조정하면, 이것에 수반하여, 더미저항 221의 전기저항을 △R/2로 설정할 수 있다. 따라서, 이와 같은 구성으로서도, 실시예 2와 동일한 효과를 향유할 수 있다.
또한, 실시예 2 및 그 변형예(도 8, 10 및 11)에서는, 더미 메모리셀의 전기저항이 Rmin으로 미리 설정되는 경우에 대하여 설명해 왔다. 이것은, MRAM 디바이스의 제조공정에서, 메모리 어레이(10)의 제작 후에 실행된다, 도 18에 나타낸 고정자화층(FL)의 자화공정을 종료시에, 고정자화층(FL) 및 자유자화층(VL)의 자화방향이 일치하므로, 더미 메모리셀의 전기저항이 Rmin이 되기 때문이다. 따라서, 더미 메모리셀(DMC#) 중 전기저항을 Rmax로 설정하기 위해서는, 전용의 자화공정이 새롭게 필요하게 되어 버린다. 바꿔 말하면, 더미 메모리셀(DMC#)의 전기저항을 Rmin으로 함으로써, 더미 메모리셀 전용의 새로운 자화공정이 불필요하게 된다
그러나, 더미 메모리셀(DMC#)의 전기저항을 Rmax로 미리 설정하는 경우에서도, 실시예 2 및 그 변형예에 나타내는 구성을 적용하는 것이 가능하다. 이와 같은 경우에는, 도 8 및 10의 구성에서는, 더미저항 220이 접속되는 센스입력노드를 전환하면 되며, 도 11의 구성에서는, 더미저항 221 및 222의 배치를 교체시키는 구성이라고 하면, 동일한 데이터 판독을 실행하는 것이 가능하다.
(실시예 3)
실시예 3에서는, 실시예 1과 동일한 더미 메모리셀(DMC)이, 더미 메모리셀열을 형성하도록 배치된 메모리 어레이 구성에서의, 더미 메모리셀이 효율적인 치환방식에 대하여 설명한다.
도 12는, 실시예 3에 따른 메모리 어레이 구성을 나타내는 회로도이다.
도 12를 참조하면, 실시예 3에 따른 구성에서는, m개의 정규 메모리셀 열과, 더미 메모리셀 열이 각각 배치된다. m개의 정규 메모리셀 열 및 더미 메모리셀 열에 각각 대응하여, 비트선 BL1∼BLm 및 더미 비트선 DBL이 각각 배치된다.
정규 메모리셀(MC)과 더미 메모리셀(DMC)과는 메모리셀 행을 공유하도록 배치된다. 즉, 공통의 리드 워드선(RWL) 및 라이트 워드선(WWL)에 의해, 정규 메모리셀(MC) 및 더미 메모리셀(DMC)의 행선택이 실행된다.
또한, 이들 정규 메모리셀(MC) 및 더미 메모리셀(DMC) 중 불량을 치환구제하기 위해, 용장로우(11R)가 배치된다. 용장로우(11R)는, 행방향에 따라 배치된 스페어 메모리셀(SMC) 및 스페어 메모리셀(SDMC)을 갖는다. 스페어 메모리셀(SMC)은, 각 메모리셀 열에서 비트선(BL)과 접속되고, 더미 메모리 열에서, 스페어 메모리셀(SDMC)은, 더미 비트선(DBL)과 배치된다. 용장로우(11R)에 대해서는, 해당 용장로우(11R)를 데이터 판독시 및 데이터 기록시에 각각 선택하기 위한 스페어 리드 워드선(SRWL) 및 스페어 라이트 워드선(SWWL)이 배치된다. 스페어 메모리셀(SMC) 및 스페어 메모리셀(SDMC)의 각 게이트는, 스페어 리드 워드선(SRWL)과 접속된다.
실시예 3에 따른 구성에서는, 불량 메모리셀 또는 불량더미 메모리셀의 치환은, 메모리셀 행 단위로 실행된다. 즉, 정규 메모리셀(MC) 및 더미 메모리셀(DMC)의 적어도 한쪽에 불량을 갖는 불량로우가 액세스 대상으로 선택된 경우는, 해당 선택행 대신에, 용장로우(11R)가 액세스 대상으로 지정된다. 즉, 스페어 리드 워드선(SRWL)(데이터 판독시)또는 스페어 라이트 워드선(SWWL)(데이터 기록시)이 불량로우의 리드 워드선(RWL) 또는 라이트 워드선(WWL) 대신에 활성화된다. 이 결과, 불량로우가 선택된 데이터 판독시에는, 선택열의 비트선 및 더미 비트선(DBL)에 대하여, 스페어 메모리셀(SMC) 및 스페어 메모리셀(SDMC)을 각각 접속하여, 도 2에서 설명한 바와 같이 데이터 판독을 실행할 수 있다.
또한, 도 5와 동일한, 반전라이트 데이터 버스(/WDB), 트랜지스터 스위치(63-1∼63-m) 및 제어게이트(66-1∼66-m)를 배치함으로써, 불량로우가 선택된 데이터 기록시에는, 선택열의 비트선 및 스페어 라이트 워드선(SWWL)에 데이터 기록전류를 흐르게 함으로써, 선택 메모리셀로 변경하여 스페어 메모리셀(SMC)로의 데이터 기록을 실행할 수 있다.
이상 설명한 바와 같이, 실시예 3에 따른 구성에서는, 더미 메모리셀(DMC)의 배치방향(열방향)과, 스페어 메모리셀(SMC) 및 스페어 메모리셀(SDMC)의 배치방향(행방향)이 다르므로, 스페어 메모리셀(SMC) 및 스페어 더미 메모리셀(SDMC)의 양쪽을 포함하는 용장로우(11R)에 의해, 정규 메모리셀(MC)뿐만 아니라 더미 메모리셀(DMC)에 대해서도, 메모리셀 행 단위로 불량을 치환구제할 수 있다.
바꿔 말하면, 더미 메모리셀 열이 형성되는 메모리 어레이 배치에서, 메모리셀 열 단위로 치환구제하는 구성이라고 하면, 전술한 스페어 메모리셀(SMC) 및 스페어 메모리셀(SDMC)의 각각에 대하여 독립한 용장칼럼 및 해당 용장칼럼을 각각선택하기 위한 독립한 신호배선을 설치할 필요가 생기지만, 실시예에 따르면, 용장로우(11R)에 의해, 정규 메모리셀(MC) 및 더미 메모리셀(DMC)의 양쪽을 치환구제 가능한 구성으로 함으로써, 스페어 메모리셀(SMC) 및 스페어 메모리셀(SDMC)의 배치면적을 삭감하여, 메모리 어레이의 면적화를 도모할 수 있다.
(실시예 4)
실시예 4에서는, 정규 메모리셀(MC)과 동일한 구성을 갖는 더미 메모리셀(DMC＃)이 더미 메모리셀 열을 형성하도록 배치된 메모리 어레이 구성에서의, 용장구제 구성에 대하여 설명한다.
도 13은, 실시예 4에 따른 메모리 어레이 구성을 나타내는 회로도이다.
도 13을 참조하면, 실시예 4에 따른 구성에서는, 도 12에 표시된 메모리 어레이 구성에서의 더미 메모리셀 DMC 대신에, 더미 메모리셀 DMC#이 더미 메모리셀 열을 형성하도록 배치되어 있다. 더미 메모리셀 DMC#에 대해서는, 도 8에서 설명한 것과 동일하므로, 상세한 설명은 반복하지 않는다. 즉, 더미 메모리셀 DMC#은, 소정의 전기저항, 예를 들면 Rmin을 갖는 방향으로 미리 자화된다.
m개의 정규 메모리셀 열 및 더미 메모리셀 열에 각각 대응하는 비트선(BL1∼BLm) 및 더미 비트선(DBL), 데이터 버스(DB, /DB), 반전라이트 데이터 버스(/WDB), 트랜지스터 스위치(63-1∼631m) 및 제어게이트(66-1∼66-m)에 대해서도, 도 12와 동일하게 배치된다.
또한, 정규 메모리셀(MC)과 동일한 특성을 갖는 더미 메모리셀을 참조하여데이터 판독을 행하기 위해, 데이터 버스 /DB에 대하여 직렬로, 도 8에 나타낸 더미저항 220이 접속된다. 도 13에 나타내는 메모리 어레이 구성에서는, 데이터 판독시에, 데이터 버스 DB 및 /DB는, 선택 메모리셀 및 더미 메모리셀과, 행선택결과에 상관없이 고정적으로 각각 접속되므로, 접속전환회로(210)의 배치는 불필요하다.
다음에, 실시예 4에 따른 구성에서의 용장 구제방식에 대하여 설명한다.
또한, 실시예 4에 따른 구성에서는, 도 12에서의 용장로우(11R) 대신에, 정규 메모리셀 행 및 더미 메모리셀 행의 치환구제에 공용되는 용장칼럼(11C)이 배치된다. 용장칼럼(11C)은, 메모리셀 행에 각각 대응하여, 열방향에 따라 설치된 복수의 스페어 메모리셀(SMC)을 갖는다. 이미 설명한 바와 같이, 각 스페어 메모리셀(SMC)은, 정규 메모리셀(MC)과 동일한 구성 및 형상을 가지고 있다.]
스페어 메모리셀(SMC)은, 정규 메모리셀(MC) 및 더미 메모리셀(DMC)과 공유된 리드 워드선(RWL) 및 라이트 워드선(WWL)에 의해 선택된다. 각 스페어 메모리셀(SMC)은, 용장칼럼(11C)에 대응하여 설치된 스페어 비트선(SBL)과 접속된다.
스페어 비트선(SBL)은, 스페어 칼럼선택 게이트(SCSG)를 통해 데이터 버스 DB와 접속되어, 스페어더미 칼럼선택 게이트(SDCG)를 통해 데이터 버스 /DB와 접속된다. 스페어 칼럼선택 게이트(SCSG)는, 스페어 칼럼선택선(SCSL)의 활성화(H레벨)에 응답하여 온한다. 스페어더미 칼럼선택게이트(SDCG)는, 스페어더미 칼럼선택선(SDCSL)의 활성화(H레벨)에 응답하여 온한다.
실시예 4에 따른 구성에서도, 실시예 2에 따른 구성과 마찬가지로, 정규 메모리셀(MC)의 불량유무(도 9에서의 용장로우 활성화신호 ACT(n)에 상당), 불량 메모리셀을 포함하는 메모리셀 열을 나타내는 불량 어드레스(도 9에서의 불량 어드레스 FAD(n)에 상당) 및 더미 메모리셀 열의 불량유무(도 9에서의 용장로우 활성화신호 ACT(d))가 프로그램 회로(100)에 프로그램된다.
그리고, 용장제어회로는, 도 9에 나타낸 스페어 로우 인에이블 신호(SRE) 및 스페어더미 로우 인에이블 신호(SDRE) 대신에, 도시하지 않은 스페어칼럼 인에이블 신호(SCE) 및 스페어더미 칼럼 인에이블 신호(SDCE)를 생성한다. 스페어칼럼 인에이블 신호(SCE)는, 칼럼 어드레스(CA)가 불량 어드레스와 일치했을 때에 H레벨로 설정되고, 기타로서는 L레벨로 비활성화된다. 스페어더미 칼럼 인에이블 신호(SDCE)는, 더미 메모리셀(DMC#) 중에 불량이 존재하고, 더미 메모리셀 열을 치환할 필요가 있는 경우에 H레벨로 활성화된다. 또한, 스페어 메모리셀(SMC)에 의한 더미 메모리셀(DMC#)의 치환구제가 프로그램되는 경우에는, 각 스페어 메모리셀(SMC)에 대하여, 더미 메모리셀(DMC#)의 소정의 전기저항(Rmin)에 대응한 기억데이터의 기록이 미리 실행된다.
열디코더(25)는, 칼럼 어드레스(CA) 및, 용장제어회로로부터의 스페어칼럼 인에이블 신호(SCE) 및 스페어더미 칼럼 인에이블 신호(SDCE)에 근거하여, 칼럼선택선(CSL1∼CSLm), 더미 칼럼선택선(DCSL) 및 스페어더미 칼럼선택선(SDCSL)을 선택적으로 활성화(H레벨)한다.
구체적으로는, 불량의 정규 메모리셀 열을 치환하는 경우, 즉 스페어칼럼 인에이블 신호(SCE)가 활성화되었을 때에는, 데이터 판독 및 데이터 기록시의 각각에있어서, 선택열의 칼럼선택선 대신에 스페어더미 칼럼선택선(SCSL)을 활성화한다.
이것에 대하여, 불량의 더미 메모리셀 열을 치환하는 경우, 즉 스페어더미 칼럼인에이블 신호(SDCE)가 활성화된 경우에는, 데이터 판독시에는, 선택열의 칼럼선택선 대신에 스페어더미 칼럼선택선(SDCSL)이 활성화된다. 한편, 데이터 기록시에는, 더미 메모리셀(DMC)로의 액세스가 필요하지 않기 때문에, 칼럼 어드레스(CA)에 근거하여 선택열의 칼럼선택선이 그대로 활성화(H레벨)된다.
이와 같은 용장판정방식을 채용함으로써, 더미 메모리셀(DMC#)에 불량이 발생해도, 데이터 판독시에, 해당 불량더미 메모리셀을 치환하는 스페어 메모리셀(SMC)을 데이터 버스 /DB로 접속할 수 있다. 또한, 정규 메모리셀(MC)에 불량이 발생해도, 데이터 기록 및 데이터 판독시의 각각에 있어서, 불량칼럼의 정규 메모리셀(MC)을 치환하는 스페어 메모리셀(SMC)을 데이터 버스 DB로 접속할 수 있다.
따라서, 정규 메모리셀과 동일한 구성의 더미 메모리셀(DMC#)이 더미 메모리열을 형성하도록 배치된 메모리 어레이 구성에 있어서, 용장칼럼을 구성하도록 효율적으로 배치된 스페어 메모리셀(SMC)을 공용하여, 불량의 정규 메모리셀(MC) 및 더미 메모리셀(DMC#) 중 어느 것도 치환구제할 수 있다.
또한, 데이터 버스 /DB에 대하여 직렬로 접속되는 더미저항 220 대신에, 도 10과 동일하게 데이터 버스 DB에 대하여 병렬로 더미저항 220을 접속하는 구성이나, 도 11과 동일하게 데이터 버스 DB 및 /DB에 대하여 더미저항 221 및 222를 각각 직렬로 접속하는 구성을 사용해도, 동일한 효과를 얻을 수 있다. 혹은, 실시예2에서의 설명으로 언급한 바와 같이, 전술한 더미저항과 데이터 버스(DB, /DB)와의 접속관계를 반대로 하여, 전기저항 Rmax를 갖도록 각 더미 메모리셀(DMC#)을 미리 자화해도 된다.
(실시예 5)
실시예 5에서는, 소프트칼럼 용장구성에 근거하는 불량칼럼의 구제방식에 대하여 설명한다.
도 14는, 실시예 5에 따른 메모리 어레이 구성 및 해당 메모리 어레이로부터의 데이터 판독 및 데이터 기록구성을 나타내는 회로도이다.
도 14를 참조하면, 실시예 5에 따른 구성에서는, 병렬로 m비트(m:자연수)의 데이터가 병렬로 판독 또는 기록되는 것으로 한다. 병렬로 입출력되는 기록데이터 DIN(1)∼DIN(m) 및 DOUT(1)∼DOUT(m)은, 총괄적으로 표기된 데이터단자(4)를 구성하는 데이터 입출력단자 DP(1)∼DP(m)에 의해, MRAM 디바이스 외부와 주고받게 된다.
전체의 도시는 생략하지만, 메모리 어레이(10)는, 각각이 m비트의 데이터 판독 혹은 데이터 기록을 실행하기 위한 복수의 블록으로 분할된다. 이들 블록의 각각은, (m+1)개의 메모리셀 열을 갖는다. (m+1)개의 메모리셀 열에 각각 대응하여 비트선쌍 BLP1∼BLP(m+1)가 설치된다. 비트선쌍 BLP1∼BLP(m+1)의 각각은, 상보의 비트선 BL 및 /BL로 구성된다.
도 2에 나타낸 구성과 마찬가지로, 각 메모리셀 열에서, 정규 메모리셀(MC)및 더미 메모리셀(DMC)은, 상보의 비트선 BL, /BL에 대하여, 1행씩 교대로 접속된다. 또한, 도시하지 않지만, 비트선 BL 및 /BL의 일단측에는, 도 2와 동일한 트랜지스터 스위치(62) 및 제어게이트(66)가, 각 메모리셀 열에 대응하여 배치되어 있는 것으로 한다. 따라서, 선택된 블록의 각 메모리셀 열에서, 데이터 판독시에는 비트선 BL 및 /BL은, 선택 메모리셀 및 더미 메모리셀(DMC)의 한쪽씩 접속되고, 데이터 기록시에는, 비트선 BL 및 /BL의 해당 일단끼리가 도시하지 않은 트랜지스터 스위치에 의해 접속된다.
또한, 도 14에서는, 선택된 블록만을 대표적으로 도시하고 있다. 각 블록에 대하여, 선택시에서의 데이터 판독 및 데이터 기록은, 이하의 설명과 동일하게 실행된다.
메모리셀 열 단위로 소위 「시프트 리던던시」를 실행하기 위해, 선택블록의 (m+1)개의 메모리셀 열에 각각 대응하여, 데이터노드 Nd(1)∼Nd(m+1), 리드앰프 RAP(1)∼RAP(m+1) 및 라이트 드라이버 WRD(1)∼WRD(m+1)가 각각 설치된다. 또한, 이하에서는, 데이터노드 Nd(1)∼Nd(m+1), 리드앰프 RAP(1)∼RAP(m+1) 및 라이트 드라이버 WRD(1)∼WRD(m+1)를 총칭하여, 데이터노드 Nd, 리드앰프 RAP 및 라이트 드라이버 WRD라고도 각각 표기한다.
각 리드앰프 RAP는, 선택된 블록 중 대응하는 비트선 BL 및 /BL로 센스전류를 공급함과 동시에, 해당 비트선 BL 및 /BL 사이의 전압차에 따른 판독데이터를 대응하는 데이터노드 Nd에 각각 생성한다.
각 라이트 드라이버 WRD는, 시프트 스위치 SSW(1)∼SSW(m)에 의해, 대응하는데이터노드 Nd로 기록데이터가 전달된 경우에는, 대응하는 비트선 BL 및 /BL을 기록데이터에 따라 H레벨(전원전압 Vcc2) 및 L레벨(접지전압 Vss)의 한쪽씩으로 구동한다. 이 결과, 대응하는 비트선 BL 및 /BL에 대하여, 전달된 기억데이터에 따른 방향의 데이터 기록전류를 공급할 수 있다. 이것에 대하여, 각 라이트 드라이버 WRD는, 대응하는 데이터노드 Nd로 기록데이터가 전달되지 않은 경우에는, 대응하는 비트선 BL 및 /BL의 각각을 L레벨(접지전압 Vss)로 구동한다. 이 결과, 대응하는 비트선 BL 및 /BL에 대하여 데이터 기록전류는 공급되지 않는다.
예를 들면, 각 블록의 (m+1)개의 비트선쌍과, 리드앰프 RAP(1)∼RAP(m+1) 및 라이트 드라이버 WRD(1)∼WRD(m+1)와의 사이에, 블록선택결과에 따라 온·오프하는 선택스위치(도시하지 않음)를 배치함으로써, 시프트 리던던시에 사용되는 회로군을 복수의 블록사이에서 공유할 수 있다.
데이터 입출력단자 DP(1)∼DP(m)에 각각 대응하는 시프트 스위치 SSW(1)∼SSW(m)는, 순번으로 배열된 데이터노드 Nd(1)∼Nd(m+1)의 인접하는 2개씩의 사이에 각각 배치된다. 시프트 스위치 SSW(1)∼SSW(m)의 각각은, 대응하는 2개의 데이터노드의 한쪽을, 데이터 입출력단자 DP(1)∼DP(m)의 대응하는 하나와 접속한다.
시프트 스위치 SSW(1)∼SSW(m)의 접속방향은, 용장제어회로(105)로부터의, 용장판정결과에 근거한 시프트 제어신호 SF(1)∼SF(m)에 의해 각각 제어된다. 실시예 5에 따른 구성에서는, 각 블록에 있어서 1개 여분으로 설치된 (m+1)개의 메모리셀 열을 사용하여, 불량칼럼을 스킵(skip)하도록 m개의 메모리셀 열을 선택하는 시프트 리던던시에 의해, 메모리셀 열을 단위로 하는 용장구제가 실행된다.
예를 들면, 제1번째의 시프트 스위치 SSW(1)는, 시프트 제어신호 SF(1)에 따라, 데이터노드 Nd(1) 및 Nd(2)의 한쪽을 데이터 입출력단자 DP(1)와 선택적으로 접속하고, 제m번째(마지막)의, 시프트 스위치 SSW(m)는, 시프트 제어신호 SF(m)에 따라, 데이터노드 Nd(m+1) 및 Nd(m)의 한쪽을 데이터 입출력단자 DP(m)와 선택적으로 접속한다. 이하에서는, 시프트 스위치 SSW(1)∼SSW(m)를 총칭하는 경우에는, 간단히 시프트 스위치 SSW라고도 표기한다.
각 시프트 스위치 SSW는, 불량이 존재하는 메모리셀 열에 대응하는 데이터노드 Nd를 경계로, 그 접속방향이 변화한다. 예를 들면, 도 14의 구성에서, 제j번째(j:2∼(m+1)의 자연수)의 메모리셀 열이 불량 메모리셀을 포함하는 경우에는, 시프트 스위치 SSW(1)∼SSW(j-1)의 접속방향은, 노멀측(도 14에서의 윗방향)에 설정되고, 시프트 스위치 SSW(j)∼SSW(m)의 접속방향은, 시프트측(도 14에서의 아래방향)에 설정된다. 또한, 제1번째의 메모리셀 열이 불량 메모리셀 열을 포함하는 경우에는, 시프트 스위치 SSW(1)∼SSW(m+1)의 각각의 접속방향은, 시프트측(도 14에서의 아래방향)에 설정된다.
이것에 대하여, 각 메모리셀 열에 불량칼럼이 존재하지 않고, 시프트 리던던시가 불필요한 경우에는, 시프트 스위치 SSW(1)∼SSW(m)의 각각의 접속방향은 노멀측(도 14에서의 윗방향)에 설정된다.
도 15는, 실시예 5에 따른 용장제어회로의 구성을 나타내는 회로도이다.
도 15를 참조하면, 실시예 5에 따른 구성에서는, 프로그램 회로(100)는, 불량칼럼을 포함하는 블록을 나타내는 불량 어드레스(FAD)와, 해당 블록의 선택시에 불량칼럼을 시프트 리던던시에 의해 구제하기 위한 시프트 제어신호 SF(1)∼SF(m)의 설정을 불휘발적으로 기억한다. 시프트 제어신호 SF(1)∼SF(m)는, 전술한 바와 같이 불량칼럼의 위치에 따라 설정된다.
용장제어회로(105b)는, 프로그램 회로(100)로부터의 불량 어드레스(FAD)와, 어드레스 단자(2)에 입력된 어드레스 ADD(블록선택정보)와의 일치비교를 실행하는 어드레스 일치 비교회로(120)와, 셀렉터(125)를 포함한다. 어드레스 일치 비교회로(120)는, 불량 어드레스(FAD) 및 어드레스 신호(ADD)가 일치했을 때, 즉 선택된 블록이 불량칼럼을 포함할 때에는, 스페어 인에이블 신호(SE)를 H레벨로 활성화하고, 그 이외에는 L레벨로 비활성화한다.
셀렉터(125)는, 스페어 인에이블 신호(SE)가 H레벨로 활성화되었을 때에는, 시프트 제어신호 SF(1)∼SF(m)를 프로그램 회로(100)에서의 프로그램 값에 근거하여 설정한다. 한편, 스페어 인에이블 신호(SE)가 L레벨로 활성화되어 있을 때, 즉 선택된 블록이 불량칼럼을 포함할 때에는, 각 시프트 스위치 SSW의 접속방향이 노멀측이 되도록, 시프트 제어신호 SF(1)∼SF(m)가 설정된다.
이와 같은 구성으로 함으로써, 각 블록에 있어서, 여분으로 설치된 메모리셀 열을 사용한 시프트 리던던시에 의해, 정규 메모리셀(MC) 및 더미 메모리셀(DMC)의 양쪽을, 메모리셀 열 단위로 불량을 치환구제할 수 있다. 또한, 도 14에서는, 도 2와 동일한 메모리셀 배치에 대하여 시프트 리던던시를 적용하는 용장구성을 나타냈지만, 도 5∼7과 동일한 메모리셀 배치에 대해서도, 시프트 리던던시를 적용하는것이 가능하다.
(실시예 6)
실시예 6에서는, 실시예 1∼실시예 5에서 피치환 대상으로서 설명한 더미 메모리셀 DMC(DMC#)의 불량검출을 행하기 위한 테스트 구성에 대하여 설명한다.
도 16은, 실시예 6에 따른 더미 메모리셀의 테스트 회로를 나타내는 회로도이다.
도 16을 참조하여, 메모리 어레이(10)는, 도 2와 동일한 구성을 갖는다. 따라서, 통상의 데이터 판독시에는, 행선택 및 열선택결과에 따라, 선택행의 리드 워드선(RWL), 더미리드 워드선(DRWL0, DRWL1) 및 선택열의 칼럼선택선(CSL)을 활성화함으로써, 데이터 버스 DB 및 /DB에 대하여, 선택 메모리셀(정규 메모리셀(MC)) 및 더미 메모리셀(DMC)의 한쪽씩 접속된다.
실시예 6에 따른 구성에서는, 데이터 버스 DB 및 /DB에 각각 대응하여 더미 메모리셀(DMC)의 불량검출을 위한 더미 기준전위 생성회로 250a 및 250b가 설치된다.
더미 기준전위 생성회로 250a는, 데이터 버스 DB 및 접지전압 Vss의 사이에 직렬로 접속된다, 테스트 스위치 260a 및 테스트저항 265a를 갖는다. 테스트 스위치 260a는, 게이트에 테스트 신호 TSTa를 받는 MOS 트랜지스터로 구성된다. 테스트 신호 TSTa의 활성화시에 있어서, 테스트 스위치 260a 및 테스트저항 265a의 전기저항의 합이, 더미 메모리셀의 불량검출테스트에 상응한 레벨이 되도록, 더미 기준전위 생성회로 250a는 설계된다.
더미 기준전위 생성회로 250b도 더미 기준전위 생성회로 250a와 동일하게 설계되며, 데이터 버스 /DB 및 접지전압 Vss의 사이에 직렬로 접속된다, 테스트 스위치 260b 및 테스트저항 265b를 갖는다.
더미 메모리셀(DMC)의 불량검출이 실행되는 테스트모드에서, 각 리드 워드선(RWL) 및 라이트 워드선(WWL)은 비활성화되고, 더미리드 워드선(DRWL0, DRWL1)의 한쪽이 활성화된다. 이것에 응답하여, 데이터 버스 DB 및 /DB의 한쪽이, 더미 메모리셀(DMC)을 통해 접지전압(Vss)에서 풀다운된다. 또한, 데이터 버스 DB 및 /DB의 다른쪽이, 테스트저항 265a 또는 265b를 통해 접지전압으로 풀다운되도록, 테스트신호 TSTa 및 TSTb의 한쪽이 활성화된다.
이와 같은 구성으로 함으로써, 예를 들면, 테스트신호 TSTa 및 TSTb의 활성화시에서의, 더미 기준전위 생성회로(250a, 250b)의 전기저항이, 정규 메모리셀의 소정 전기저항, 즉 Rmax 또는 Rmin이 되도록 설계함으로써, 데이터 버스 DB, /DB의 한쪽씩에 대하여, 피시험 대상의 더미 메모리셀의 전기저항에 따른 전압 및 더미 기준전위 생성회로(250a, 250b)에 의한 테스트용 기준전위를 각각 생기게 할 수 있다. 즉, 해당 테스트용 기준전위는, 설계값대로의 전기저항을 갖는 더미 메모리셀(DMC)이 데이터 버스(DB, /DB)에 생기게 하는 전위와는 다른 레벨로 설계되어 있다.
따라서, 데이터 판독회로(51R)가 데이터 버스(DB, /DB) 사이의 전압비교에 근거하여 생성하는 판독데이터(DOUT)에 근거하고, 더미 메모리셀(DMC)의 불량을 검출할 수 있다. 구체적으로는, 더미 기준전위 생성회로(250a, 250b)의 전기저항과, 더미 메모리셀(DMC)의 소정 저항레벨(Rmin+△R/2)과의 대소관계에 따른 극성을, 해당 판독데이터(DOUT)가 가지고 있는지 가지고 있지 않은지에 의해, 더미 메모리셀(DMC)의 불량을 검출할 수 있다.
또한, 실시예 6에 따른 더미 메모리셀의 테스트구성은, 특히 메모리 어레이(10)의 구성에 한정되지 않고 적용할 수 있다. 즉, 테스트모드시에, 더미 메모리셀(DMC)을 접속 가능한 데이터선이 존재하면, 해당 데이터선의 비교대상으로서, 도 16에 나타낸 더미 기준전위 생성회로(250a, 250b)를 설치함으로써, 동일한 효과를 향유할 수 있다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니다고 생각되어야할 것이다. 본 발명의 범위는 상기한 설명만이 아니며 특허청구의 범위에 의해 표시되고, 특허청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 기재의 박막자성체 기억장치는, 더미 메모리셀의 배치방향과, 제1 및 제2 스페어 메모리셀의 배치방향이 다르므로, 제1 및 제2 스페어 메모리셀의 양쪽을 포함하는 용장유닛 C에 의해, 정규의 메모리셀뿐만 아니라 더미 메모리셀에 대해서도, 메모리셀 열 단위로 불량을 치환구제할 수 있다. 즉, 제1 및 제2 스페어 메모리셀의 배치면적을 삭감하여, 메모리 어레이의 면적화를 도모할 수 있다.
본 발명에 기재의 박막자성체 기억장치는, 더미 메모리셀을 열선택결과에 근거하여 선택하고 있으므로, 비선택 메모리셀 열에서, 더미 메모리셀 및 제2 스페어 메모리셀에 필요 없는 통과전류의 발생을 방지할 수 있으므로, 상기한 박막자성체 기억장치가 나타내는 효과에 덧붙여, 소비전력의 감소 및 고속동작화를 도모할 수 있다. 또한, 동일 메모리셀 열에 배치된 정규의 메모리셀 또는 제1 스페어 메모리셀과 비교하여 상대적으로 액세스 빈도가 높은 더미 메모리셀 또는 제2 스페어 메모리셀에 대하여, 불필요한 액세스를 회피함으로써 동작신뢰성의 향상을 도모할 수 있다.
본 발명에 기재의 박막자성체 기억장치는, 용장유닛중에서의 제1 및 제2 스페어 메모리셀을 선택하기 위한 구성을 새롭게 설치할 필요가 없으므로, 제1 국면에 기재의 박막자성체 기억장치가 나타내는 효과에 덧붙여, 메모리 어레이의 면적화를 더욱 도모할 수 있다.
본 발명에 기재의 박막자성체 기억장치는, 메모리셀과 동일한 구성의 더미 메모리셀이 배치된 메모리 어레이 구성에 있어서, 스페어 메모리셀에 의해 구성되는 단일한 용장유닛을 사용하여, 불량의 메모리셀 및 더미 메모리셀 중 어느 것도, 행 단위 또는 열 단위로 치환구제할 수 있다. 더욱이, 더미 메모리셀이 메모리셀과 동일한 구성 및 형상을 가지므로, 더미 메모리셀을 제작하기 위해 특별한 설계나 제조공정을 필요로 하지 않기 때문에, 구조의 복잡화에 의한 칩 면적의 증대 및 메모리 어레이의 가공마진의 저하 등이라고 했던 문제를 초래하지 않는다.
본 발명에 기재의 박막자성체 기억장치는, 상기한 박막자성체 기억장치가 나타내는 효과에 덧붙여, 더미 메모리셀의 전기저항을 설정하기 위한 전용의 새로운 자화공정이 불필요하게 된다.
본 발명에 기재의 박막자성체 기억장치는, 복수비트의 데이터를 병렬로 기록·판독 가능한 블록마다, 여분으로 설치된 메모리셀 열을 사용한 시프트 리던던시를 실행하여, 메모리셀 및 더미 메모리셀의 양쪽에 대하여, 메모리셀 열 단위로 불량을 치환구제할 수 있다. 따라서, 다수의 비트를 병렬로 입출력하는 메모리 어레이 구성에 있어서, 용장구성을 효율화할 수 있다.
본 발명에 기재의 박막자성체 기억장치는, 통상 동작시에 사용되는 데이터 판독회로를 공용하여, 테스트시에 더미 메모리셀의 불량을 검지할 수 있다.

Claims (3)

  1. 행 및 열에 걸쳐 행렬형으로 배치되고, 각각이 자기적으로 기록된 데이터에 따른 전기저항을 갖는 복수의 메모리셀과,
    각각이 소정의 전기저항을 가지며, 상기 복수의 메모리셀과의 사이에서 상기 행 및 열의 한쪽을 공유하여, 상기 행 및 열의 다른쪽을 형성하도록 배치된 복수의 더미 메모리셀과,
    상기 복수의 메모리셀 중 선택된 1개와, 상기 복수의 더미 메모리셀 중 1개와의 전기저항차에 근거하여 데이터 판독을 행하는 데이터 판독회로와,
    상기 복수의 메모리셀 및 상기 복수의 더미 메모리셀 중 불량 메모리셀을, 상기 행 및 열의 상기 한쪽을 단위로서 치환하기 위한 용장유닛를 구비하는 박막자성체 기억장치를 구비하고,
    상기 용장유닛은, 상기 행 및 열의 상기 한쪽을 형성하도록 배치되는 복수의 제1 스페어 메모리셀 및 적어도 1개의 제2 스페어 메모리셀을 포함하며,
    상기 복수의 제1 스페어 메모리셀은, 상기 복수의 메모리셀 중 상기 불량 메모리셀을 치환하기 위해, 상기 복수의 메모리셀과의 사이에서 상기 행 및 열의 상기 다른쪽을 공유하도록 배치되고,
    상기 제2 스페어 메모리셀은, 상기 복수의 더미 메모리셀 중 상기 불량 메모리셀을 치환하기 위해, 상기 복수의 더미 메모리셀과의 사이에서 상기 행 및 열의 상기 다른쪽을 공유하도록 배치된 것을 특징으로 하는 박막자성체 기억장치.
  2. 행 및 열에 걸쳐 행렬형으로 배치되고, 각각이 자기적으로 기록된 데이터에 따른 전기저항을 갖는 복수의 메모리셀과,
    각각이 각 상기 메모리셀과 동일한 전기저항 특성을 가지며, 소정레벨의 데이터가 미리 기록되고, 상기 행 및 열의 한쪽을 상기 복수의 메모리셀과의 사이에서 공유하여, 상기 행 및 열의 다른쪽을 형성하도록 각각 배치된 복수의 더미 메모리셀과,
    상기 1개씩의 메모리셀 및 더미 메모리셀의 적어도 한쪽에 대하여, 소정의 전기저항을 전기적으로 결합하기 위한 저항조정부와,
    상기 복수의 메모리셀 중 선택된 1개 및 상기 저항조정부의 합성저항과, 상기 복수의 더미 메모리셀 중 1개 및 상기 저항조정부의 합성저항과의 차이에 근거하여 데이터 판독을 행하는 데이터 판독회로와,
    상기 복수의 메모리셀 및 상기 복수의 더미 메모리셀 중 불량 메모리셀을 상기 행 및 열의 상기 다른쪽을 단위로서 치환하기 위한 용장유닛을 구비하고,
    상기 용장유닛은, 상기 행 및 열의 상기 한쪽을 상기 복수의 메모리셀 및 상기 복수의 더미 메모리셀과 공유하도록, 상기 행 및 열의 상기 다른쪽에 따라 배치된 복수의 스페어 메모리셀을 포함하며,
    각 상기 스페어 메모리셀은, 각 상기 메모리셀과 동일한 전기저항 특성을 갖는 것을 특징으로 하는 박막자성체 기억장치.
  3. m비트(m:2 이상의 정수)의 데이터를 병렬로 입출력 가능한 박막자성체 기억장치에 있어서,
    각각이, 행 및 열에 걸쳐 행렬형으로 배치된 복수의 메모리셀과, 상기 열을 상기 복수의 메모리셀과 공유하여 더미 메모리셀 행을 형성하도록 배치된 복수의 더미 메모리셀을 포함하는 복수의 블록을 구비하고,
    각 상기 메모리셀은, 자기적으로 기록된 데이터에 따른 전기저항을 가지며,
    각 상기 복수의 더미 메모리셀은, 소정의 전기저항을 가지며,
    각 상기 그룹은,
    상기 복수의 메모리셀 및 상기 복수의 더미 메모리셀에 의해 구성된 (m+1)개의 메모리셀 열과,
    상기 (m+1)개의 메모리셀 열에 각각 대응하여 설치되고, 각각이 상보의 제1 및 제2 데이터선으로 구성되는 (m+1)개의 데이터선쌍을 더 포함하고,
    각 상기 제1 및 제2 데이터선은, 대응하는 블록으로부터의 데이터 판독시에 있어서, 대응하는 메모리셀 열에 속하는 메모리셀의 1개 및 더미 메모리셀 중 1개의 한쪽씩과 각각 접속되며,
    상기 박막자성체 기억장치는,
    외부와의 사이에서 상기 데이터를 주고받기 위한 m개의 데이터 단자와,
    선택된 블록 중 메모리셀 및 더미 메모리셀의 적어도 한쪽에 불량이 존재하는 경우에, 상기 선택된 블록에서, 상기 불량이 접속된 데이터선쌍을 제외하는 m개의 데이터선쌍을 사용하여, 상기 m개의 데이터 단자로 주고받게 된 상기 데이터를 판독 및 기록하기 위한 시프트 리던던시 회로를 더 구비한 것을 특징으로 하는 박막자성체 기억장치.
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