CN102171764B - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件。在使用了自旋注入磁化反转的存储器中，沿着一条全局位线分离地配置多个写入驱动器，对一个全局位线设置一个读出放大器。在两个阵列和读出放大器中共享写入了“1”和“0”的参考单元。根据本发明，能够实现以小面积提供所需足够的写电流的阵列结构，实现符合TMR元件的温度特性的参考单元结构。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，尤其涉及在利用了磁阻变化的存储单元阵列中以小面积提供所需足够的写电流的方式、和考虑到温度特性的读出时稳定的参考单元的结构和动作。 
背景技术
在非易失性存储器中，利用了磁阻变化的MRAM(Magnetoresistive Random Access Memory：磁阻式随机存取存储器)有可能作为能高速工作且在实际应用中可改写无限多次的RAM。现有MRAM的单元结构由1个隧道磁阻元件TMR、用于读出的选择晶体管MCT、写入字线WWL、位线BL以及源极线SL构成。如图34所示，在隧道磁阻元件TMR中至少有两个磁性层，其中，一层由自旋方向被固定的固定层PL构成，另一层由自旋方向相对于固定层设为平行状态、反平行状态这两种状态的自由层FL构成。在这些膜之间具有隧道阻挡膜TB。利用该自由层的自旋方向进行信息存储，在反平行状态下隧道磁阻元件的电阻为高阻状态，在平行状态下隧道磁阻元件的电阻为低阻状态。在读出动作中读取隧道磁阻元件TMR的电阻大小。而在改写动作中，使电流流经写入字线WWL和位线BL，此时利用在隧道磁阻元件TMR中激励的合成磁场来控制自由层的自旋方向。但是，在该改写方式中，随着隧道磁阻元件TMR的精细化，改写所需的磁场强度变大，因此存在流经写入字线和位线的电流也变大的问题。针对该问题，提出了一种自旋注入型RAM、SPRAM(Spin TransferTorque RAM：自旋转移力矩随机存储器)，其利用了通过使电流垂直地流过非专利文献1中所介绍的隧道磁阻元件TMR来改变自由层的自旋方向的自旋注入磁化反转技术。如图35所示，该改写方式能够利用与固定层PL、隧道阻挡膜TB、自由层FL垂直的方向的电流来控制自由层的自旋方向。在存储芯片中准备位线和源极线，在位线和源极线之间配置选择晶体管和隧道磁阻元件TMR，通过从位线向源极线流过电流或者从源极线向位线流过电流来进行改写。改写所需的电流与隧道磁阻元件TMR的大小成比例，因此能够实现精细化并且降低写电流，在可扩缩性方面是优异的。使用MgO作为隧道阻挡膜TB。
专利文献1：日本特开2005-116923号公报 
非专利文献1：2005 International Electron Device MeetingTechnical Digest Papers pp.459-462 
发明内容
然而，在自旋注入型RAM中，其写电流、即将与信息对应的磁化方向反转所需的电流为每单元需要数十微安到500微安左右。因此，需要将该电流高效地施加到存储单元上的结构。即，在施加到存储单元上的驱动电路和连接驱动电路与存储单元而成为电流路径的位线、源极线的配置及其控制方式。尤其是位线、源极线具有电阻成分，因此在其中流过电流时产生电压降。需要采用抑制电压降、简洁且面积效率高的方式。 
此外，根据发明人的见解，如下所述，平行状态、反平行状态的各个电阻的温度依赖性不同。需要考虑到该问题的读出方式，需要在将存储单元组装到阵列中时使参考单元和各个电阻稳定地动作的方式。 
本发明所示的代表性的技术手段如下所述。 
(1)将位线和源极线做成层级构造，按低位的位线和源极线配置用于改写的驱动器，按高位的位线或源极线配置用于读出的读出放大器。也就是说，在位线中来说，在高位的位线的布线方向上分离地配置多个低位的位线和改写驱动器(电路)，对一条高位的位线设置一个读出放大器。此外，能够以阵列为中心将位线的驱动器和源极线的驱动器配置在相反侧。 
(2)使用了所存储的信息的与“1”“0”相当的、平行状态和反平行状态的两个单元，将该电流相加作为参考单元而使用，但通过在具有具备平行状态的参考单元的读出放大器的阵列，和具有具备反平行状态的参考单元的读出放大器的另一个阵列中，连接该电流路径而作出“1”和“0”的中间的状态。 
能够实现可稳定动作的半导体器件。 
附图说明
图1是表示本发明第一实施例的图。 
图2是表示本发明第二实施例的图。 
图3是表示图1的结构例的读出动作例的图。 
图4是表示图1的结构例的写入动作例的图。 
图5是表示本发明第三实施例的图。 
图6是表示本发明第四实施例的图。 
图7是表示本发明第五实施例的图。 
图8是表示本发明第六实施例的图。 
图9是表示本发明第七实施例的图。 
图10是表示图9的结构例的读出动作例的图。 
图11是表示图9的结构例的写入动作例的图。 
图12是表示在本发明中使用的存储单元的其他结构例的图。 
图13是表示在本发明中使用的存储单元的其他结构例的图。 
图14是表示在本发明中使用的存储单元阵列的布局的图。 
图15是图14的A-A′间的剖视图。 
图16是图14的B-B′间的剖视图。 
图17是表示本发明第八实施例的图。 
图18是表示图17的结构例的读出动作例的图。 
图19是表示图17和图18的实施例的效果例的图。 
图20是表示图17和图18的实施例的效果例的图。 
图21是表示图17和图18的实施例的效果例的图。 
图22是表示TMR元件的温度特性例的图。 
图23是表示TMR元件的温度特性例的图。 
图24是表示实现本发明的实施例的存储单元阵列的其他布局例的图。 
图25是图24的A-A′间的剖视图和周边电路的剖视图。 
图26是图24的B-B′间的剖视图，C-C′间的剖视图。 
图27是表示实现本发明的实施例的存储单元阵列的其他布局例的图。 
图28是与图27的剖面构造的存储单元对应的电路图。 
图29是表示实现本发明的实施例的存储单元阵列的其他布局例的图。 
图30是表示实现本发明的实施例的存储单元阵列的其他布局例的图。 
图31是表示图30的存储单元阵列的动作例的图。 
图32是表示隧道磁阻元件TMR的其他结构例的图。 
图33是表示隧道磁阻元件TMR的其他结构例的图。 
图34是表示隧道磁阻元件TMR的结构例的图。 
图35是由自由层的自旋方向的电流进行控制的说明图。 
标号说明
GB：高位位线、全局位线 
BL1、BL2：低位位线、局部位线 
SL1、SL2：低位源极线、局部源极线 
WB1、WB2、WS1、WS2：改写驱动器 
WSS1、WSS2：选择信号线 
SA/DL：读出放大器/改写锁存器 
SAA：启动信号 
YS：Y选择信号 
IO：IO线 
MC11、MC12、MC21、MC22：存储单元 
M1：选择晶体管 
T1：TMR元件 
W11、W12、W21、W22：字线 
SC、SC1、SC2、MC：存储单元 
T1：隧道磁阻元件 
WE、WE1、WEIB、WE2、WEP、WED：写入控制信号 
RE、RE1：读出控制信号 
PC、PC1：位线预充电信号 
IO：输入输出线 
Y1：列选择信号 
LTP、LTA：锁存输出 
SL：源极线 
SLC：源极线接触件 
BEC：下部电极接触件 
BL：位线 
BE：下部电极 
TMR：隧道磁阻元件 
GP：P型多晶硅栅极 
LP：P型扩散层 
FL：自由层 
TB：隧道膜 
PL：固定层 
GN：n型多晶硅栅极 
LN：n型扩散层 
PWEL：P型半导体区域 
NWEL：N型半导体区域 
P-Sub：p型衬底 
具体实施方式
使用图1说明本发明的第一实施例。在本图中，MA是存储器阵列，MC11、MC12、MC21、MC22是存储单元，如MC11所示，各存储单元由选择晶体管M1和TMR元件T1构成。在本图中，选择晶体管M1和TMR元件T1在MC11、MC12的存储器阵列和MC21、MC22的存储器阵列中与下述的局部位线和局部源极线连接。此外，将作为代表的一个存储器阵列记为存储器阵列MA。高位的位线(全局位线)为GB，对GB准备多条低位的位线(局部位线)BL1、BL2和源极线(局部源极线)SL1、SL2。分别对它们准备改写驱动器。即，对BL1、SL1准备位线驱动器WB1、源极线驱动器WS1，同样地对BL2、SL2准备WB2、WS2。这些驱动器的输入的一端与GB连接，另一端与选择信号线WBS1、WSS1、WBS2、WSS2连接。此时，位线驱动器和源极线驱动器夹着由各局部位线、局部源极线以及存储单元构成的阵列而配置在相反侧。位线驱动器WB1、WB2在写入时使其输出成为与全局位线的电位对应的电位，在读出时使输出成为高阻抗。源极线驱动器WS1、WS2在写入时使其输出成为与全局位线的电位对应的电位，在读出时使输出成为接地电位。此外，为了读出，配置有选择性地连接全局位线和局部位线的选择开关RS11、RS21，该选择信号为RS1、RS2。该选择开关RS11、RS21配置在与位线驱动器WB1、WB2相同的一侧(换言之，与源极线驱动器WS1、WS2相反的一侧)。在GB上连接有兼作读出放大器和用于改写的数据锁存器的读出放大器/改写锁存器SA/DL，其启动信号为SAA，输入输出端子为SIO。通过用由Y选择信号YS控制的开关与IO线IO相连接，对该读出放大器动作的结果或用于改写的数据进行存取。根据本实施例，按少量的存储单元配置局部位线和局部源极线，因此能够将所需足够的写电流提供到存储单元。即，局部位线和局部源极线的寄生电容较小，因此功率也小，并且，局部位线和局部源极线的寄生电阻也小，电压降也小，能够以低电压进行改写。此外，位线驱动器和 源极线驱动器夹着形成存储单元的四角形的区域而配置在相反侧，因此位线驱动器与源极线驱动器之间的电流路径相同，能够进一步减小对存储单元位置的依赖。对于动作在后面进行叙述。 
图2是本发明的第二实施例。与图1的不同点在于存储单元部分。在本实施例中，选择晶体管M1与局部源极线SL1连接。其他存储单元也同样地连接了局部源极线和选择晶体管。在图1和图2中能够根据局部源极线和局部位线的布线层的选择来选择更适合的结构。例如，若位线为使用了低电阻材料的布线层，则图1更好，若源极线为使用了低电阻材料的布线层，则图2更好。 
图3是表示图1的电路的读出时的动作例的图。表示选择连接在局部位线BL1和局部源极线SL1上的存储单元MC11的情况。首先，根据X方向的地址的高位侧的一部分(选择字线时使用的地址的高位侧的一部分)，局部位线BL1通过RS1被选择，BL1被预充电。SL1通过源极线驱动器WS1接地。该预充电可以通过GB进行，也可以由内置于RS11内的电路进行。接着，字线W11上升，存储单元MC11被选择。代表其他的存储单元的字线W12为非选择的状态。由此，在位线BL1上出现与所选择的存储单元的信息对应的信号。其被传递到GB。在本图中，BL1和GB通过开关连接，GB产生与BL1相同的信号，但也存在由MOS晶体管的栅极承接BL1，在GB产生其反转信号的方法。在信号充分出现时，SAA被选择，SA/DL作为读出放大器而工作，SIO出现被放大的信号。在读出放大器中准备有分别读出后述的参考单元或者使用了等效的电阻元件的存储单元这两种状态所需的参考用的电压或者电流信号，能够使用该信号来分别读出存储单元的信息。之后，Y选择信号YS被激活，输出与IO对应的信号。在一系列的动作结束时，W11、RS1、SAA再次返回到非选择状态，BL1、GB、SIO也返回到原来的状态。YS也变为非选择状态，IO维持现有状态，或者虽然在该图中未示出但在下一级电路中返回到一定的电位。这样，若使用图1的电路，则能够进行读出动作。 
图4是表示图1的电路的写入时的动作例的图。在此，示出首先 向MC11中写入“0”，接着向MC12中写入“1”的动作的例子。首先，YS被选择，此时的IO数据被取入SIO中，由SAA激活SA/DL，在GB中出现与要写入存储单元中的信息对应的信号。在此，根据X方向的地址的高位侧的一部分(选择字线时使用的地址的高位侧的一部分)选择WSS1和WBS1，WB1、WS1被激活时，按照该GB的电位，要写入存储单元的信息出现在BL1和SL1中。在本图中，GB为与“0”对应的低电平，由此BL1为低电平，而SL1为高电平。此外，此时WSS2、WBS2为非选择状态，WS2、WB2未被激活。在此状态下选择W11时，开始向MC11写入。电流从SL1经由MC11流向BL1。利用该电流，在存储单元内部进行与该电流的流向相应的自旋注入，将存储单元改写到对应的状态。在结束时，W11、WSS1、WBS1为非选择状态，停止向存储单元提供电流。接着，移至向MC12中写入“1”的动作。在此，YS被选择，IO的数据被取入到SIO中，利用SAA激活SA/DL，这些是相同的，但GB出现与写入“1”对应的电位。在此，根据X方向的地址的高位侧的一部分(在选择字线时使用的地址的高位侧的一部分)选择WSS1、WBS1时，BL1为高电平，而SL1为低电平。在此状态下选择W12时，开始向MC12写入。该写入具有与向MC11的写入相反的电流的流向。在存储单元内部进行与该电流的流向对应的自旋注入，将存储单元改写到对应的状态。这样，若使用图1的电路，则能够进行存储单元的改写。图2的电路的动作也相同。 
图5是表示本发明的第三实施例的图。与图1和图2的不同点在于对1个读出放大器设置有多条全局位线GB11、GB12。因此，具有对读出放大器的输入端和全局位线GB11、GB12的连接进行控制的开关GS11、GS12。这样，通过做成用1个读出放大器管理多条全局位线的阵列结构，配置读出放大器的间距缓和，布局变得容易。此外，虽未图示，但GS11、GS12使用列方向的地址的一部分(或者全部)来选择一个，向读出放大器的输入端传递信息。此外，本实施例除了与第一和第二实施例进行组合使用以外，当然也可以与后述的其他实 施例进行组合使用。 
图6是表示本发明的第四实施例的图。仅描述与图1或图2的不同点。在本实施例中，在与GB垂直的方向上也配置有多条局部位线和局部源极线。因此，为了选择与这些局部位线和局部源极线对应的改写驱动器，准备有多条选择信号线WBS11～WBS22和WSS11～WSS22。读出也是相同的，为了在与GB垂直的方向上选择多条局部位线和局部源极线，准备有选择信号线RS11～RS22。由此，例如，局部位线和局部源极线BL11和SL11、BL12和SL12配置在与GB垂直的方向上，BL11和SL11的改写驱动器WB11、WS11被WBS11、WSS11选择，BL12和SL12的改写驱动器WB12、WS12被WBS12、WSS12选择。读出时，BL11也利用RS11通过RS111与GB连接，BL12利用RS12通过RS121与GB连接。这样，能够在与其垂直的方向上并列地配置的多条局部位线和局部源极线中共用1条GB。由此，具有缓和GB的布线的间距、能够更容易地进行布局的特征。这种情况下，RS、WBS、WSS除X方向的地址的一部分以外，还使用Y方向的地址的一部分进行选择。 
图7是表示本发明的第五实施例的图。与图6的例子的不同点在于在图6中，对全局位线GB准备用于读出的全局位线RGB和改写用的全局位线WGB这2条。与之相对，在用于读出的全局位线RGB上配置读出放大器SA，在用于改写的全局位线WGB上配置改写信号的锁存器即DL。在读出放大器SA中也示出读出时的参考信号ref。SAA是读出放大器SA的激活信号，其结果通过由RS驱动的开关传递到IO线IO。此外，DL和IO线IO被连接在由WS驱动的开关上。使用本实施例时，具有能够分别减轻全局位线RGB、WGB的负载的特征，和能够进行高速的改写和高灵敏度的读出的特征。即，例如，在用于读出的全局位线RGB上未连接改写驱动器，因此不存在该寄生电容。此外，也在与其垂直的方向上并列地配置的多条局部位线和局部源极线中共用RGB和WGB，因此具有能够缓和间距，容易进行布局的特征。 
图8是表示本发明的第六实施例的图。与图7的例子的不同点在于准备有全局源极线RS。据此，锁存电路分别准备DLS和DLB。也能够共用这些电路的一部分。由此，能够减小读出用全局位线RGB与改写用全局位线WGB、全局源极线RS的各寄生电容。此外，具有在改写驱动器、用于读出的连接电路的设计上增加自由度的特征。 
图9是表示本发明的第七实施例的图。图8的例子是更具体地示出改写电路和用于读出的连接电路的实施例。驱动局部位线BL11、BL12的电路WB11、WB12由NAND电路和被NAND电路驱动的pMOS晶体管、NOR电路和被NOR电路驱动的nMOS晶体管构成，在高电源Vd和低电压电源(或者接地电位电源)之间如图所示那样连接这些pMOS晶体管和nMOS晶体管，与局部位线连接。其输入是改写用全局位线WGB和选择信号线WBS11、WBS12。驱动局部源极线SL11、SL12的电路WS11、WS12由NAND电路和反相电路构成。其输入是全局源极线RS和选择信号线WSS11、WSS12。用于读出的连接电路分别由1个nMOS晶体管构成，栅极被选择信号线RS11、RS12驱动，根据该信号电连接读出用全局位线RGB和各局部位线BL11和BL12。此外，在本图中省略，但与图6～图8相同地与全局位线连接，还具有由WBS21、WBS21、RS21控制的其他组的局部位线和局部源极线。根据这样的例子，能够具体地构成改写电路和用于读出的连接电路。 
图10是表示图9的电路的读出时的动作例的图。示出选择与局部位线BL11和局部源极线SL11连接的存储单元MC111的情况。首先，局部位线BL11和局部源极线SL11被RS11、WS11选择。BL11通过读出用全局位线RGB被预充电，SL11通过WS11接地。接着，字线W11上升，存储单元MC111被选择。代表其他存储单元的字线W12为非选择状态。由此，在位线BL11上出现与所选择的存储单元的信息对应的信号。其被传递到RGB。在信号充分地出现、读出放大器SA的参考电压ref和各读出信号之差变得明确的时刻，SAA被选择，读出放大器SA工作，SIO出现被放大的信号。之后，Y选择信 号YS被激活，输出与IO对应的信号。在一系列的动作结束时，W11、RS11、SAA再次返回到非选择状态，BL11、RGB、SIO也返回到原来的状态。YS也变为非选择状态，IO维持现有的状态，或者在本图中未示出而在下一级的电路中返回到一定的电位。这样，若使用图9的电路，则能够进行读出动作。 
图11是表示图9的电路的写入时的动作例的图。在此，示出首先向MC111中写入“0”，接着，向MC 122中写入“1”的动作的例子。首先，WS被选择，将此时的I0数据取入DIO，保持在锁存电路DLS和DLB中，将其传递到RS和WGB，出现与要向存储单元写入的信息对应的信号。在此，WSS11和WBS11被选择时，根据该RS和WGB，在BL11和SL11中出现要向存储单元MC111写入的信息。在本图中，与“0”对应，WGB为低电平，而RS为高电平，由此，BL11为低电平，SL11为高电平。在此状态下，W11被选择时，开始向MC111写入。电流从SL11经由MC111流向BL11。根据该电流，在存储单元内部进行与该电流的流向对应的自旋注入，对存储单元改写至对应的状态。在结束时，W11、WSS11、WBS11为非选择状态，停止向存储单元提供电流。接着，移至向MC122中写入“1”的动作。在此，YS被选择，IO的数据被取入DIO，此次在RS和WGB中出现与写入“1”对应的电位。在此，在WSS12、WBS12被选择时，BL12为高电平，SL12为低电平。在此状态下，在W12被选择时，开始对MC122写入。该写入具有与向MC111的写入相反的电流的流向。在存储单元内部进行与该电流的流向对应的自旋注入，将存储单元改写至对应的状态。与写入“0”的WSS11、WBS11的选择时相比，由于写入“1”，因此WSS12、WBS12的电位相反。这样，若使用图9的电路，则能够进行存储单元的改写。 
图12和图13是在图9的实施例的一部分中表示在至此的实施例中使用的存储单元的其他结构例的图。即，在至此的实施例中，存储单元由1个选择晶体管和1个TMR元件构成。在本实施例中，与此不同，由两个选择晶体管M1、M2和1个TMR元件T1构成。这两 个选择晶体管M1、M2被字线W111和W112控制。图12和图13的差别在于将选择晶体管与局部位线直接连接还是与局部源极线直接连接。使用本实施例，具有能够在TMR元件中流过更大的电流的特征。此外，同时驱动向1个单元输入的2条字线例如W111和W112，但也可以与此不同，例如首先仅选择W111，在此状态下延迟地选择W112。由此，也具有能够减小写电流的特征。这样，可考虑为由于仅在最初的W111中的弱电流，在TMR元件内的自由层中自旋产生，成为方向易于变化的状态。因此，与流过一次写电流相比，预先以最初的弱电流而使自旋成为易于变化的状态，之后也选择W112而流过原本的写电流的方式，能够实现更小的写电流。 
图14是在本发明中使用的存储单元阵列的布局例。并且，在图15中示出该图的A-A′的截面，在图16中示出B-B′处的剖视图。1个存储单元由2个栅极和1个TMR元件构成，因此，电路图上为图12所示的存储单元。其栅极成为字线，其材质为P型多晶硅，或者在本图中省略但在P型多晶硅的上部层叠有硅化物或者钨(W)并被低电阻化。此外，扩散层仅在栅极被分离，因此，相邻的单元彼此利用栅极电压为0V而电绝缘来进行。由此，每个存储单元能够使用两个晶体管，形成较小的布局面积。M1～M5为金属布线，V1～V3为布线层之间的连接层，V0为金属层M1与扩散层或者栅极的连接层。TMR元件是配置在M4与M5之间的例子，是与V3的布线层间连接层错开位置而配置的例子。M1作为局部源极线或者局部位线而使用，M2是用于以一定的间隔连结多晶硅的字线而进一步进行低电阻化，M3作为至此叙述的全局位线(若也存在用于写入的情况，则存在用于读出的情况，还存在共用的情况)或全局源极线而使用。局部位线被布线成与字线正交，与局部源极线平行。 
图17是本发明的第八实施例，示出在读出放大器SA中使用的参考电位的生成方法。在本实施例中，例示并记载了由图5所示的多条全局位线共有一个读出放大器的阵列结构。此外，构成为存储器阵列MA中对图6所示的一条全局位线连接多条局部位线、局部源极线。 此外，当然也能够使用这些图5、图6所示的实施例的其他实施例的阵列结构。此外，在本实施例中，在存储器阵列MA中具有用于参考的单元，分别与用于参考的字线DW1L、DW1R连接。 
进而，在本实施例中配置两个读出放大器。在一侧的读出放大器SA1中具有两个输入SAIO1L，SAIO1R，分别经由下述的层来连接存储单元，但在一侧与读出单元连接时，另一侧与参考单元连接。以SAIO1L为例示出层构造。具有全局位线GB11L、GB12L，选择性地连接其与SAIO1L的MOS晶体管为GS11L、GS12L。多条局部位线和源极线通过RS111L，RS112L、WS111L、WS112L连接在全局位线GB11L上。此外，在本图中，省略了改写电路和与改写相关的全局位线以及全局源极线，仅示意地示出读出时的状态。W11L～W1kL为字线，读出与W11L～W1kL连接的存储单元(例：MS1L)的信息。DW1L为参考用字线，在与其连接的参考用存储单元(例：MD1L)中存储有参考用的信息即“1”或“0”。SAIO1R侧也为相同的结构。 
在本实施例中，在SAIO1L侧的存储单元和SAIO1R侧的存储单元中，分别为在一方为参考单元的情况下，另一方选择读出单元。SA2也相同，存在两个输入SAIO2L、SAIO2R，在与SA1相同的层构造中与存储单元连接。即，全局位线为GB21L、GB22L等，W21L～W2kL为字线的例子，DW2L为参考用字线的例子，MS2L为存储单元的例子，MD2L为参考用存储单元的例子。与SA1相同地，在SA2中也以在SAIO2L和SAIO2R中分别使参考单元和读出单元不重叠的方式进行选择。此外，在SAIO1L与SAIO2L之间和在SAIO1R与SAIO2R之间配置能够将它们电连接的MOS晶体管MSWL和MSWR，该控制信号为SWL和SWR。在此，以通过MOS晶体管MSWL连接的两个输入SAIO1L和SAIO2L为一对，在与其输入的一方对应的用于参考的单元中保持“0”，在与其输入的另一方对应的用于参考的单元中存储“1”。MSWR侧也是相同的。 
为了示出本实施例的特征，作为例子，对与SAIO1L和SAIO2L连接的存储单元选择原本的读出单元，与SAIO1R和SAIO2R连接的 存储单元选择参考单元的情况进行说明。即，与SAIO1L、SAIO2L、SAIO1R、SAIO2R对应地各选择1个单元共计4个单元。在本实施例中，如上述那样，此时两个参考单元的一方被写入“1”，另一方被写入“0”。分别与其他的读出放大器SA1或SA2连接。此时，使在连接有参考单元的SAIO1R与SAIO2R之间配置的MOS晶体管MSWR导通，连接两者。另一方面，连接有读出单元的SAIO1L、SAIO2L之间的MOS晶体管未导通，电切断两者。 
由此，在后述的动作和原理图中能够得到明确，但具有以下特征，在连接有参考单元的SAIO1R和SAIO2R侧，在读出放大器中能够产生“1”和“0”的中间的电流信号，并且，在选择参考单元时的信号的时间变化为与原本的读出单元的信号的时间变化相同的动作。因此，能够进行稳定的读出。此外，如后所述，使用“1”和“0”这两个参考单元，因此具有其温度变化能够接近实际的读出单元的温度变化的特征。 
图18是表示图17的读出时的动作例的图。存储单元MS1L和MS2L被读出，作为参考单元而读出MD1R和MD2R的情况。在MD1R和MD2R中，向一方写入“0”，向另一方写入“1”。首先，局部位线和所选择的全局位线分别通过RS111L、RS211L、RS111R、RS211R连接，此外，全局位线GB11L根据GS11L的信号与SAIO1L连接，GB21L根据GS21L的信号与SAIO2L连接，GB11R根据GS11R的信号与SAIO1R连接，GB21R根据GS21R的信号与SAIO2R连接。 
此外，选择将上述的SAIO1R和SAIO2R连接起来的信号SWR。之后，选择存储单元的字线W11L和W21L，以及选择参考单元的字线DW1R和DW2R被选择。由此，读出存储单元和参考单元。此时，SAIO1R与SAIO2R连接，因此在此，流过将与“1”的信号对应的电流和与“0”的信号对应的电流相加后的电流。另一方面，读出放大器有SA1和SA2这两个，因此其等效电阻看作仅为1个时的一半。因此，等效地，在SAIO1R和SAIO2R中出现将与“1”的信号对应的电流和与“0”的信号对应的电流相加后的电流的1/2相当的电压信 号，并将其作为读出的参考信号ref。另一方面，在被读出的存储单元连接的SAIO1L和SAIO2L中流过与要读出的存储单元的信息对应的电流，但读出放大器的每一个与另一个连接，因此出现与其等效电阻和各自的电流值的积对应的电压信号。由此，能够在读出放大器中读出存储单元的信息，根据激活信号SAA1，SAA2放大该信号。由此，能够在SO1、SO2中得到正确的读出结果。 
使用图19～图21说明图17和图18的实施例的效果。图19的(a)示意地描绘图17的结构。存在具有两个读出放大器SA的阵列，在各个读出放大器的差动输入端子IO(相对于图17的SAIO1L等)中，读出参考单元(参考单元)侧的输入端被两个读出放大器短路，但另一方的读出单元侧的输入端成为独立。作为其他的实施例，在图19的(b)中示出采用了使用1个读出放大器同样地写入“1”和“0”这两个的参考单元的结构。在这里，在1个读出放大器的差动输入端子中，一方输入读出信号，而另一方使两个参考单元同时输入。此时，参考单元侧为两个存储单元，因此读出放大器内部的负载电阻成为1/2。在本实施例中也能够在参考侧得到“1”和“0”的中间的信号。在图20中示出此时的等效电阻。在对电阻标号下标记的名称中，“1”和“0”分别表现出写入该信号后的参考单元的等效电阻，BL是局部和全局位线的等效电阻，IO是相当于图17的SAIO1L等部分的布线的等效电阻，SA是读出放大器内部的负载电阻，CEL是要读出的存储单元的电阻，若存在与“1”对应的情况，则也存在与“0”对应的情况。D11和D11′是读出放大器内部的负载电阻的输出电压，在读出放大器中放大其差。在本实施例中，参考单元侧连接有2条位线和存储单元。此外，为了由对这两个分别写入有“1”和“0”的存储单元产生中间电位，必须使读出放大器的负载电阻减半。图中，将其标记为1/2。因此，本实施例能够由1个读出放大器进行读出，但具有在参考侧和读出侧中电阻网和其附带的寄生电容为非对称的特征。 
在图21中示出图19的(a)的实施例的等效电阻。D22和D22′，D33和D33′是两个读出放大器的内部的负载电阻的输出电压，在读 出放大器中放大其差。在该结构中，能够使读出侧和参考侧的电阻网的形状相同，因此寄生电容也相等。此外，由于两个读出放大器的一侧端子被短路，因此读出放大器内部的负载电阻能够等效地视为1/2，能够由写入有需要的“1”和“0”的存储单元产生中间电位。因此，能够实现动作时的D22和D22′、D33和D33′的时间变化相等的时间常数变化，从而具有能够进行稳定的动作的特征。 
如上所述，以两个读出放大器SA1、SA2为一对，在与一方的读出放大器对应的存储器阵列的参考用单元中存储“1”，在与另一方的读出放大器对应的存储器阵列的参考用单元中存储“0”，在选择参考用的单元时，通过使两个读出放大器SA1、SA2的输入端短路，能够生成高精度的中间电位。此外，本实施例按每个存储器阵列分散地配置第一实施例到第七实施例所示那样的改写驱动器，并且在多个存储器阵列中共享全局位线，在用于对该全局位线设置一个读出放大器的结构中时尤其能够发挥效果。其原因是，若采用第一实施例到第七实施例那样的结构时，到读出放大器为止的电流路径变长，负载电阻和寄生电容的偏差也随其变大。然而，能够容易理解为本实施例的发明不限于第一实施例到第七实施例所示那样的阵列结构，即使是其他的阵列结构也能够充分地发挥其效果。 
在图22中示出TMR元件的温度特性。该图的横轴是流过TMR元件的电流，纵轴表示此时的电阻。实线为低温时，虚线为高温时。若最初的状态为平行状态，此时为低电阻，其值为Rp。在本图中使电流向右方增加，则在该流向的电流量比某个电流值大时，TMR元件的状态发生变化，成为反平行状态。在此状态下，电阻较大，为Rap的值。在成为该状态之后，使此次流过的电流反向增加。这样，在该流向的电流量大于某个电流值时，TMR元件的状态发生变化，返回到原来的平行状态。使信息“1”和“0”与这些Rap和Rp对应地存储。然而，Rap和Rp的特性根据温度而不同。第一，高电阻状态即反平行状态的电阻值Rap在低温较大，在高温较小。此外，状态切换的电流的大小在各自的流向的绝对值中，也在低温较大，在高温 较小。另一方面，平行状态的电阻值Rp几乎不依赖温度。以横轴为温度、纵轴为读出时的电流的电阻值而对其进行画图时，成为图23那样。Rap的值与温度一起减小，但Rp的值几乎不变。由于TMR元件具有本发明人发现的性质，因此作为参考单元，期望使用这两者的电阻来制成TMR元件。因此，在图17～图21的实施例中，使用“1”和“0”这两个存储单元，即对应关系均可，但使用Rap的电阻状态和Rp的电阻状态这两个存储单元，使用流过存储单元的电流的和，使其在电路上成为1/2的结构。因此，根据实施例，即使存储单元内部的TMR元件采用这样的温度特性，也能够实现进行稳定读出的参考单元。 
图24是实现本发明的实施例的存储单元阵列的其他布局例。是在全局位线下配置局部位线和源极线的情况的实施例。未示出高位的全局位线。存储单元的面积为使字线或位线的布线间距为2F时的8F2。此外，图25示出图14的A-A′间的剖视图和周边电路的剖视图。图26示出B-B′间的剖视图、C-C′间的剖视图。存储单元由1个nMOS晶体管和隧道磁阻元件TMR构成。字线WL与晶体管的栅极GP连接。栅极材料采用P型多晶硅，或者在P型多晶硅的上部层叠有硅化物或者钨(W)，使其低电阻化。存储单元晶体管形成在p型半导体区域pWEL中。p型半导体区域pWEL形成在n型半导体区域DWEL中，该DWEL形成在P-Sub上。在nMOS晶体管的扩散层LN的一方配置源极线接触件SLC。源极线接触件与相邻的存储单元共有而进行小型化。在源极线接触件上沿与字线正交的方向布置源极线。在未配置源极接触件的扩散层LP上配置与隧道磁阻TMR连接的下部电极接触件BEC。下部电极接触件BEC与配置隧道磁阻的下部电极BE连接。在下部电极BE上配置由多个磁性体膜和隧道膜构成的隧道磁阻TMR。在隧道磁阻TMR中至少包含1层隧道膜TB和在其两侧配置的固定层PL和自由层FL。在磁性体的固定层PL中，内部电子的自旋方向固定在一定方向上。另一方面，在磁性体的自由层FL中，内部电子的自旋方向处于相对于固定层平行·反平行状态 这两种状态中的任一状态。在本结构中，在隧道膜TB与下部电极之间配置固定层PL，在隧道磁阻TMR的上层布线的位线BL与隧道膜TB之间配置自由层FL。位线被布线成与字线正交，与源极线平行。隧道磁阻TMR为位线布线方向比字线布线方向长的长方形或椭圆形。由此，具有自由层FL的自旋方向的保持特性变好的优点。 
图27是表示本发明的其他实施例的存储单元阵列的布局例。仅示出与图25对应的部分。本例的特征在于在下部电极BE的下方配置有与字线平行地布置的辅助字线AW。能够通过使电流流过该辅助字线AW来产生磁场，能够对TMR元件的动作产生影响。 
图28作为与图27的剖面构造的存储单元对应的电路图而描绘的图。字线W与辅助字线AW平行地配置，用箭头示出由流过辅助字线AW的电流而产生的磁场对TMR元件T1产生影响的情况。作为该动作例，具有由(1)和(2)所示的例子。即，首先如(1)那样，仅使辅助字线接通而流过电流。由此，能够利用实际产生的磁场而成为易于改变T1内部的自旋方向的状态。接着在(2)的动作中，此次使字线W接通，流过写电流。由于辅助字线AW的动作已经使自旋容易反转，因此能够以更小的电流进行改写。此外，在仅使电流流过辅助字线的情况下，自旋成为容易反转的状态，但直接返回到初始状态。 
图29是表示实现本发明的其他的存储单元阵列的剖面构造例的图。由纵型MOS构成存储单元晶体管，能够将存储单元面积降低至4F2。PL是固定层，FL是自由层，TB是隧道阻挡膜，形成了TMR元件。在本图中，PL位于上部，但PL也可以位于FL的下部。此外，与纵型MOS在高度方向的配置顺序也可以是与本图不同的顺序。GA为栅极，上下方的n+区域为源极和漏极，通过对栅极GA施加的电压在p区域进行与一般的MOS相同的动作。栅极GA为呈环状包围p区域时，则有时从2个方向或者3个方向对纵型构造的面进行控制。此外，作为纵型MOS，在本图为nMOS，但也能够由pMOS构成。图30是对TMR元件部还追加了发热元件HEATER的图。该部分具 有在施加电流或电压时发热的性质，在写入时使该元件激活，对TMR元件进行加热。如在图22中说明那样，能够在高温减小改写所需的电流。因此，具有能够以低功率进行改写的特征。动作如图31那样，选择字线、位线以及源极线以自旋注入进行写入时，向HEATER施加信号来使其发热。 
图32是示意地示出实现本发明的其他存储单元阵列的TMR元件的部分的图。在本实施例中，与图35不同，自由层和固定层的磁化方向相对于隧道阻挡层不为水平而为垂直。通过选择这样的材料，相对于由热产生的干扰能够做成使TMR元件的两种状态(平行和反平行)稳定的存储元件。在其中应用了进行本发明的温度控制、破坏读出的方式的实施例中，具有即使扩缩进展，也能够实现在较宽的温度范围内稳定地动作的存储动作的特征。 
图33是示意地示出实现本发明的其他存储单元阵列的TMR元件的部分。与图35不同，自由层为层叠构造。即，为由相互反平行的磁性体材料层夹入非磁性体层MB的构造，其作为一体而成为自由层。该层叠构造也可以为更多层。根据这样的构造也能够制成TMR元件的状态对由热产生的干扰而稳定的存储元件。 
产业上的利用可能性 
本发明涉及半导体存储装置，涉及非易失性且改写次数多、小面积的存储器阵列的稳定的改写动作、在较宽的温度范围内实现稳定的读出动作的混装存储器或单件存储器的领域。 

Claims (6)

1.一种半导体器件，其特征在于，包括第一存储器阵列、第二存储器阵列、全局位线以及读出放大器，其中，
上述第一存储器阵列具有：
多条第一字线；
在与上述多条第一字线交叉的方向上布线的第一局部位线；
配置在上述多条第一字线与上述第一局部位线的交点上的多个第一存储单元；以及
与上述第一局部位线连接的第一位线驱动器，
上述第二存储器阵列具有：
多条第二字线；
在与上述多条第二字线交叉的方向上布线的第二局部位线；
配置在上述多条第二字线与上述第二局部位线的交点上的多个第二存储单元；以及
与上述第二局部位线连接的第二位线驱动器，
上述全局位线被通用设置在上述第一局部位线和上述第二局部位线上，
上述读出放大器与上述全局位线连接，
从上述多个第一存储单元和上述多个第二存储单元读出的信息通过上述全局位线而被输入至上述读出放大器，
当向上述多个第一存储单元写入信息时，上述第一位线驱动器被激活，上述第二位线驱动器未被激活，
当向上述多个第二存储单元写入信息时，上述第二位线驱动器被激活，上述第一位线驱动器未被激活，
上述第一位线驱动器和上述第二位线驱动器分别与各自对应的上述第一局部位线和上述第二局部位线连接，
上述第一局部位线和上述第二局部位线经由上述被通用设置的全局位线与上述读出放大器连接。
2.根据权利要求1所述的半导体器件，其特征在于，
上述第一存储器阵列还具有：
在与上述多条第一字线交叉的方向上布线的第一局部源极线；和
与上述第一局部源极线相连接的第一源极线驱动器，
上述多个第一存储单元配置在上述第一局部位线和上述第一局部源极线之间，要写入的信息根据流经上述第一局部位线与上述第一局部源极线之间的电流的流向而变化，
上述第二存储器阵列还具有：第二局部源极线，在与上述多条第二字线交叉的方向上布线；和第二源极线驱动器，与上述第二局部源极线连接，
上述多个第二存储单元配置在上述第二局部位线与上述第二局部源极线之间，要写入的信息根据流经上述第二局部位线与上述第二局部源极线之间的电流的流向而变化。
3.根据权利要求2所述的半导体器件，其特征在于，
上述多个第一存储单元形成在四边形的第一区域，
上述第一位线驱动器沿着上述第一区域的第一边而配置，
上述第一源极线驱动器沿着与上述第一区域的第一边相对的第二边而配置，
上述多个第二存储单元形成在四边形的第二区域，
上述第二位线驱动器沿着上述第二区域的第一边而配置，
上述第二源极线驱动器沿着上述第二区域的第二的边而配置。
4.根据权利要求1所述的半导体器件，其特征在于，
上述第一存储器阵列还具有第一选择开关，该第一选择开关连接在上述全局位线与上述第一局部位线之间，
上述第二存储器阵列还具有第二选择开关，该第二选择开关连接在上述全局位线与上述第二局部位线之间，
当选择出上述多条第一字线中的一条时，上述第一选择开关被激活，上述第二选择开关未被激活，
当选择出上述多条第二字线中的一条时，上述第二选择开关被激活，上述第一选择开关未被激活。
5.根据权利要求4所述的半导体器件，其特征在于，
上述第一选择开关具有第一MOS晶体管，该第一MOS晶体管在上述全局位线与上述第一局部位线之间具有源极-漏极通路，
上述第二选择开关具有第二MOS晶体管，该第二MOS晶体管在上述全局位线与上述第二局部位线之间具有源极-漏极通路。
6.根据权利要求1所述的半导体器件，其特征在于，
上述第一位线驱动器在从上述多个第一存储单元之一读出信息时，其输出为高阻抗，在向上述多个第一存储单元之一写入信息时，将上述第一局部位线驱动为与要写入的信息对应的电位，
上述第二位线驱动器在从上述多个第二存储单元之一读出信息时，其输出为高阻抗，在向上述多个第二存储单元之一写入信息时，将上述第二局部位线驱动为与要写入的信息对应的电位。
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