CN115148668A - 半导体器件结构及其形成方法 - Google Patents

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游力蓁
苏焕杰
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Abstract

提供了半导体器件结构。半导体器件结构包括形成在衬底上方的鳍结构和形成在鳍结构上方的栅极结构。半导体器件结构包括邻近栅极结构形成的第一源极/漏极(S/D)结构，以及形成在第一S/D结构上方的第一S/D接触结构。半导体器件结构包括形成在第一S/D结构上方的第一填充层，并且第一S/D接触结构由第一填充层围绕。半导体器件结构包括邻近栅极结构和第一填充层形成的介电层，且介电层与第一填充层由不同的材料制成。第一填充层由介电层围绕。本申请的实施例还涉及形成半导体器件结构的方法。

Description

半导体器件结构及其形成方法
技术领域
本申请的实施例涉及半导体器件结构及其形成方法。
背景技术
半导体器件用于各种电子应用中，诸如，个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积材料的绝缘层或介电层、导电层和半导体层并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。许多集成电路通常在单个半导体晶圆上制造，并且晶圆上的各个管芯通过沿着划线在集成电路之间锯切而被分割。单个管芯通常单独封装，例如，在多芯片模块中，或在其他类型的封装件中。
为了追求更高的器件密度、更高的性能和更低的成本，半导体工业已经进入纳米技术工艺节点，来自制造和设计问题的挑战已经产生了三维设计的发展，诸如鳍式场效应晶体管(Finfet)。Finfet制造有从衬底延伸的薄的垂直“鳍”(或鳍结构)。FinFET的沟道形成在该垂直鳍中。鳍的上方设置有栅极。Finfet的优势可能包括减少短沟道效应和提供更高的电流。
尽管现有的FinFET器件和制造FinFET器件的方法通常足以满足其预期目的，但它们尚未在各个方面都已令人满意。
发明内容
本申请的一些实施例提供了一种半导体器件结构，包括：鳍结构，形成在衬底上方；栅极结构，形成在所述鳍结构上方；第一源极/漏极(S/D)结构，邻近所述栅极结构形成；第一源极/漏极接触结构，形成在所述第一源极/漏极结构上方；第一填充层，形成在所述第一源极/漏极结构上方，其中，所述第一源极/漏极接触结构由所述第一填充层围绕；以及介电层，邻近所述栅极结构和第一填充层形成，其中，所述介电层与所述第一填充层由不同的材料制成，并且所述第一填充层由所述介电层围绕。
本申请的另一些实施例提供了一种半导体器件结构，包括：鳍结构，形成在衬底上方，其中，所述衬底包括第一区和第二区；第一源极/漏极(S/D)结构，形成在所述第一区上方；第二源极/漏极结构，形成在所述第二区上方，其中，所述第一源极/漏极结构的宽度大于所述第二源极/漏极结构的宽度；第一源极/漏极接触结构，形成在所述第一源极/漏极结构上方；第一填充层，围绕所述第一源极/漏极接触结构；第二填充层，形成在所述第二源极/漏极结构上方；以及介电层，围绕所述第一填充层，其中，所述第一填充层与所述介电层之间具有界面，且所述界面在从俯视图看时平行于所述鳍结构的方向。
本申请的又一些实施例提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成鳍结构；在所述鳍结构上方形成栅极结构；邻近所述栅极结构形成源极/漏极(S/D)结构；在所述栅极结构和所述源极/漏极结构上方形成介电层；去除所述介电层的第一部分以在所述源极/漏极结构上方形成凹槽；在所述凹槽中形成填充层；去除所述介电层的第二部分以暴露沟槽，其中，所述沟槽由所述填充层围绕；以及在所述沟槽中形成源极/漏极接触结构，其中，所述源极/漏极接触结构由所述填充层围绕。
附图说明
当结合附图阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的的标准实践，各种部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意增大或减小。
图1A-图1I示出了根据本发明的一些实施例的形成FinFET器件结构的各个阶段的立体图。
图2A-图2E示出了根据本发明的一些实施例的在图1I的结构之后形成FinFET器件结构的各个阶段的截面图。
图3示出了根据本发明的一些实施例的FinFET器件结构的俯视图。
图4A-图4H示出了根据本发明的一些实施例的形成FinFET器件结构的各个阶段的俯视图。
图5A-图5H示出了沿图4A-图4H的线BB’截取的截面图。
图6示出了根据本发明的一些实施例的修改的FinFET器件结构的截面图。
图7示出了根据本发明的一些实施例的修改的FinFET器件结构的截面图。
图8A-图8B示出了根据本发明的一些实施例的修改的FinFET器件结构的截面图。
图9示出了根据本发明的一些实施例的修改的FinFET器件结构的截面图。
图10示出了根据本发明的一些实施例的修改的FinFET器件结构的截面图。
图11示出了根据本发明的一些实施例的修改的FinFET器件结构的截面图。
图12示出了根据本发明的一些实施例的修改的FinFET器件结构的截面图。
图13示出了根据本发明的一些实施例的修改的FinFET器件结构的截面图。
图14示出了根据本发明的一些实施例的修改的FinFET器件结构的截面图。
图15示出了根据本发明的一些实施例的修改的FinFET器件结构的截面图。
图16示出了根据本发明的一些实施例的修改的FinFET器件结构的截面图。
图17示出了根据本发明的一些实施例的修改的FinFET器件结构的截面图。
具体实施方法
以下发明内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
描述了实施例的一些变化。在各个视图和说明性实施例中，相同的参考标号用于表示相同的元件。应当理解，可以在该方法之前、期间和之后提供额外的操作，并且对于该方法的其他实施例，可以替换或消除所描述的一些操作。
鳍可以通过任何合适的方法图案化。例如，鳍可以使用一种或多种光刻工艺来图案化，一种或多种光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，牺牲层形成在衬底上方并使用光刻工艺图案化。使用自对准工艺在图案化牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍。
提供了用于形成半导体器件结构的实施例。形成填充层以围绕S/D接触结构，并且ILD层围绕填充层。填充层不同于ILD层以提供更高的蚀刻选择性。因此，防止了硬掩模损失并且减少了泄漏问题。本发明的填充层可用于FinFET器件结构或全环栅(GAA)结构。
图1A-图1I示出了根据本发明的一些实施例的形成FinFET器件结构100a的各个阶段的立体图。
参照图1A，提供衬底102。衬底102可由硅或其他半导体材料制成。替代地或附加地，衬底102可以包括其他元素半导体材料，诸如锗。在一些实施例中，衬底102由化合物半导体制成，化合物半导体诸如碳化硅、砷化镓、砷化铟或磷化铟。在一些实施例中，衬底102由合金半导体制成，合金半导体诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟。在一些实施例中，衬底102包括外延层。例如，衬底102具有位于体半导体上面的外延层。
随后，在衬底102上方形成介电层104和掩模层106，并在掩模层106上方形成光刻胶层108。通过图案化工艺对光刻胶层108进行图案化。图案化工艺包括光刻工艺和蚀刻工艺。光刻工艺包括光刻胶涂布(例如旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗和干燥(例如硬烘烤)。蚀刻工艺可以包括干蚀刻工艺或湿蚀刻工艺。
介电层104是介于衬底102与掩模层106之间的缓冲层。此外，当去除掩模层106时，介电层104用作停止层。介电层104可以由氧化硅制成。掩模层106可以由氧化硅、氮化硅、氮氧化硅或其他适用的材料制成。在一些其他实施例中，在介电层104上方形成多于一个掩模层106。
介电层104和掩模层106使用沉积工艺形成，诸如化学气相沉积(CVD)工艺、高密度等离子体化学气相沉积(HDPCVD)工艺、旋涂工艺、溅射工艺，或其他适用的工艺。
如图1B所示，根据一些实施例，在图案化光刻胶层108之后，通过使用图案化的光刻胶层108作为掩模来图案化介电层104和掩模层106。结果，获得图案化介电层104和图案化掩模层106。之后，去除图案化的光刻胶层108。
接下来，通过使用图案化介电层104和图案化掩模层106作为掩模，对衬底102执行蚀刻工艺，以形成鳍结构110。蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。
在一些实施例中，使用干蚀刻工艺蚀刻衬底102。干蚀刻工艺包括使用氟基蚀刻气体，诸如SF6、CxFy、NF3或其组合。蚀刻工艺可以是时间控制的工艺，并且持续直至鳍结构110达到预定高度。在其他一些实施例中，鳍结构110具有从顶部到下部逐渐增加的宽度。
如图1C所示，根据一些实施例，在形成鳍结构110之后，形成绝缘层112以覆盖衬底102上方的鳍结构110。
在一些实施例中，绝缘层112由氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电材料或其他适用材料制成。绝缘层112可以通过化学气相沉积(CVD)工艺、旋涂玻璃工艺或其他适用工艺来沉积。
之后，绝缘层112被减薄或平坦化以暴露图案化掩模层106的顶面。在一些实施例中，绝缘层112通过化学机械抛光(CMP)工艺减薄。
之后，如图1D所示，根据一些实施例，通过蚀刻工艺去除图案化介电层104和图案化掩模层106以及绝缘层112的一部分。结果，获得隔离结构114。隔离结构114可以是围绕鳍结构110的浅沟槽隔离(STI)结构。鳍结构110的下部由隔离结构114围绕，并且鳍结构110的上部从隔离结构114突出。换言之，鳍结构110的一部分嵌入隔离结构114中。隔离结构114防止电干扰和串扰。
然后，如图1E所示，根据一些实施例，伪栅极结构120形成为横跨鳍结构110并在隔离结构114上方延伸。在一些实施例中，伪栅极结构120包括伪栅极介电层116和形成在伪栅极介电层116上方的伪栅电极层118。在一些实施例中，伪栅极介电层116包括氧化硅，并且伪栅电极层118包括多晶硅。在形成伪栅极结构120之后，在伪栅极结构120的相对侧壁表面上形成栅极间隔件层122。栅极间隔件层122可以是单层或多层。
为了提高FinFET器件结构100a的速度，栅极间隔件层122由低k介电材料制成。在一些实施例中，低k介电材料具有小于4的介电常数(k值)。低k介电材料的实例包括但不限于氟化石英玻璃(FSG)、碳掺杂氧化硅、非晶氟化碳、聚对二甲苯、双苯并环丁烯(BCB)或聚酰亚胺。
在一些其他实施例中，栅极间隔件层122由介电常数(k)小于约2.5的极低k(ELK)介电材料制成。在一些实施例中，ELK介电材料包括碳掺杂氧化硅、非晶氟化碳、聚对二甲苯、双苯并环丁烯(BCB)、聚四氟乙烯(PTFE)(Teflon)或碳氧化硅聚合物(SiOC)。在一些实施例中，ELK介电材料包括现有介电材料的多孔形式，诸如氢倍半硅氧烷(HSQ)、多孔甲基倍半硅氧烷(MSQ)、多孔聚芳醚(PAE)或多孔氧化硅(SiO2)。
然后，如图1F所示，根据一些实施例，源极/漏极(S/D)结构124形成在鳍结构110上方。在一些实施例中，使鳍结构110与伪栅极结构120相邻的部分凹进以在鳍结构110的两侧处形成凹槽，并通过外延(epi)工艺在凹槽中生长应变材料以形成S/D结构124。此外，应变材料的晶格常数可以不同于衬底102的晶格常数。在一些实施例中，S/D结构124包括Ge、SiGe、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP等。
之后，如图1G所示，根据一些实施例，在衬底102上方形成接触蚀刻停止层(CESL)126，并且在CESL 126上方形成第一层间介电(ILD)层128。在一些其他实施例中，CESL 126由氮化硅、氮氧化硅和/或其他适用材料制成。CESL 126可以使用等离子体增强CVD、低压CVD、ALD或其他适用工艺形成。在一些实施例中，CESL具有约2nm至约10nm范围内的厚度。
第一ILD层128可以包括由多种介电材料制成的多个层，多种介电材料诸如氧化硅、氮化硅、氧氮化硅、正硅酸乙酯(TEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料和/或其他适用的介电材料。低k介电材料的示例包括但不限于氟化石英玻璃(FSG)、碳掺杂氧化硅、非晶氟化碳、聚对二甲苯、双苯并环丁烯(BCB)或聚酰亚胺。第一ILD层128可以使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂或其他适用工艺形成。
然后，对第一ILD层128执行抛光工艺，直至暴露伪栅极结构120的顶面。在一些实施例中，通过化学机械抛光(CMP)工艺平坦化第一ILD层128。
然后，如图1H所示，根据一些实施例，去除伪栅极结构120以在第一ILD层128中形成沟槽130。伪栅极介电层116和伪栅电极层118通过蚀刻工艺去除，诸如干蚀刻工艺或湿蚀刻工艺。
接下来，如图1I所示，根据一些实施例，在沟槽130中形成栅极结构140。栅极结构140包括栅极介电层134和栅电极层138。
栅极介电层134可以是单层或多层。栅极介电层134由氧化硅(SiOx)、氮化硅(SixNy)、氮氧化硅(SiON)、具有高介电常数(high-k)的介电材料或其组合制成。高介电常数(high-k)材料可以是氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钇(Y2O3)、氧化铝(Al2O3)、氧化钛(TiO2)或其他适用的材料。在一些实施例中，栅极介电层134通过等离子体增强化学气相沉积(PECVD)工艺或通过旋涂工艺沉积。
栅电极层138由导电材料制成，导电材料诸如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)或其他适用材料。
在一些实施例中，栅极结构140还包括功函层。功函层由金属材料制成，并且金属材料可以包括N-功函金属或P-功函金属。N功函金属包括钨(W)、铜(Cu)、钛(Ti)、银(Ag)、铝(Al)、钛铝合金(TiAl)、氮化钛铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)、锰(Mn)、锆(Zr)或其组合。P功函金属包括氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)、钌(Ru)或其组合。
使用沉积工艺形成栅电极层138，沉积工艺诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)或等离子增强CVD(PECVD)。
图2A-图2E示出了根据本发明的一些实施例在图1I的结构之后形成FinFET器件结构100a的各个阶段的截面图。图2A是沿图1I的线A-A’截取的横截面图。
如图2A所示，在鳍110上方形成包括栅极介电层134和栅电极层138的栅极结构140。栅极间隔件层122形成在栅极结构140的相对侧壁上。CESL 126形成为与栅极间隔件层122相邻。
之后，如图2B所示，根据一些实施例，去除一部分栅极结构140和一部分栅极间隔件层122。结果，在栅极结构140和栅极间隔件层122上方形成沟槽141。CESL 126的侧壁、栅极结构140的顶面和栅极间隔件层122的顶面由沟槽141暴露。
接下来，如图2C所示，根据一些实施例，去除栅极结构140的一部分栅极介电层134和一部分栅电极层138。然后，去除栅电极层138的顶部的一部分以在栅电极层138上方形成凹槽143。栅极结构140的栅电极层138的顶面低于顶面栅极间隔件层122和栅极介电层134的顶面。
接下来，如图2D所示，根据一些实施例，保护层144形成在栅极结构140的顶面上和凹槽143中。保护层144用于保护下层不被污染或损坏。在一些实施例中，保护层144选择性地形成在栅电极层138的顶面上，而不形成在栅极介电层134上。保护层144的顶面与栅极介电层134的顶面基本共面。保护层144的顶面低于栅极间隔件层122的顶面。
在一些实施例中，保护层144不形成在栅极介电层134上。在其他一些实施例中，当保护层144沉积为超过确定的量时，保护层144从栅电极层138的顶面延伸到栅极介电层134的顶面。在一些实施例中，保护层144的厚度在约1nm至约10nm的范围内。
在一些实施例中，使用沉积工艺形成保护层144，并且沉积工艺包括在第一栅极结构140a和第二栅极结构140b的顶面上供应前体。在沉积工艺之前，使用表面处理工艺来激活栅电极层138的顶面。在一些实施例中，表面处理工艺包括使用氢气(H2)气体。当使用氢气(H2)气体时，在栅电极层138的顶面上形成氢自由基。在栅电极层138的顶面上选择性地形成氢自由基以促进保护层144的形成。
沉积工艺中使用的前体可包括含钨(W)材料，诸如六氟化钨(WF6)或六氯化钨(WCl6)。前体与氢自由基反应以在栅电极层138上形成保护层144。在一些实施例中，保护层144由导电材料制成，诸如钨(W)。保护层144电连接至栅极结构140的栅电极层138。
应该指出，保护层144选择性地形成在栅极结构140上，而不需要使用额外的掩模层来限定保护层144的位置，保护层144的对准变得更加容易。在光刻工艺中不形成保护层144。因此，减少了制造时间和成本。
然后，如图2E所示，根据一些实施例，在保护层144、CESL 126和第一ILD层128上形成硬掩模层146。在一些实施例中，硬掩模层146具有T形结构。
硬掩模层146和第一ILD层128由不同的材料制成。在一些实施例中，硬掩模层146相对于第一ILD层128具有更高的蚀刻选择性以保护下面的栅极结构140。
在一些实施例中，硬掩模层146具有大于第一ILD层128的介电常数的介电常数。在一些实施例中，硬掩模层146由氮化硅、氮氧化硅、非晶碳材料、碳化硅、LaO、AlO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、LaO、ZrN、ZrAlO、TiO、TaO、ZrO、HfO、SiN、HfSi、AlON、ZnO、其他合适的含氮材料、其他合适的介电材料和/或它们的组合制成。在一些实施例中，硬掩模层146使用诸如原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺或其他适用工艺的沉积工艺形成。
图3示出了根据本发明的一些实施例的FinFET器件结构100b的俯视图。
图3示出了形成在鳍结构110a和110b上方的两个第一栅极结构140a和三个第二栅极结构140b。第一栅极结构140a形成在第一区域10中，第二栅极结构140b形成在第二区域20中。第一栅极结构140a的宽度大于第一栅极结构140b的宽度。CESL 126(图3中未示出)和第一ILD层128(图3中未示出)围绕第一栅极结构140a和三个第二栅极结构140b。
图4A-图4H示出了根据本发明的一些实施例的形成FinFET器件结构100b的各个阶段的俯视图。图5A-图5H示出了沿图4A-图4H的线BB’截取的截面图。
如图4A和图5A所示，衬底102包括第一区域10和第二区域20。第一栅极结构140a形成在第一区域10上方，并且第二栅极结构140b形成在第二区域20上方。第一硬掩模层146a形成在第一栅极结构140a上方，并且第二硬掩模层146b形成在第二栅极结构140b上方。第一硬掩模层146a的宽度大于第二硬掩模层146b的宽度。第一硬掩模层146a和第二硬掩模层146b均具有T形结构。
第一S/D结构128a形成在第一区域10上方，并且第二S/D结构128b形成在第二区域20上方。第一S/D结构128a的宽度大于第二S/D结构128b的宽度。使第一源极/漏极结构128a的顶面凹进，且源极/漏极结构124a的顶面低于第二源极/漏极结构124b的顶面。
栅极间隔件层122的顶面高于第一栅极结构140a的顶面和第二栅极结构140b的顶面。此外，栅极间隔件层122的顶面高于保护层144的顶面。CESL 126的顶面高于第一栅极结构140a的顶面和第二栅极结构140b的顶面。此外，CESL 126的顶面高于保护层144的顶面。
接下来，如图4B和图5B所示，根据一些实施例，在第一ILD层128和第一硬掩模层146a、第二硬掩模层146b上形成光刻胶材料，并且然后将其图案化以形成图案化的光刻胶层149。图案化的光刻胶层149具有多个开口以暴露第一ILD层128的部分。应当注意，图案化的光刻胶层149的开口并未暴露CESL 126。如图4B所示，当从俯视图看时，第一区域10中暴露的第一ILD层128具有封闭的矩形形状。当从俯视图看时，第二区域20中暴露的第一ILD层128具有矩形形状。
之后，如图4C和图5C所示，根据一些实施例，通过使用图案化的光刻胶层149作为掩模去除暴露的第一ILD层128以在第一区域10中形成第一凹槽151a并且在第二区域20中形成第二凹槽151b。应当注意，由于CESL 126相对于第一ILD层128具有相对较高的蚀刻选择性，因此CESL 126直接位于暴露的第一ILD层128下方的部分未被去除。因此，CESL 126由第一凹槽151a和第二凹槽151b暴露。
如图4C所示，在第一区域10中，第一ILD层128由第一凹槽2151a围绕，且第一凹槽151a具有封闭的矩形形状。在第二区域20中，第一ILD层128被第二凹槽151b分成多个部分。第一凹槽151a和第二凹槽151b的形状不限于矩形，其可以是其他形状，诸如圆形或多边形。
在一些实施例中，通过蚀刻工艺，诸如干蚀刻工艺或湿蚀刻工艺，去除暴露的第一ILD层128。在一些实施例中，通过各向异性蚀刻工艺与灰化工艺去除暴露的第一ILD层128。在一些实施例中，各向异性蚀刻工艺中使用的蚀刻气体包括CHxFy。在一些实施例中，灰化工艺包括使用氮气(N2)和氢气(H2)。此外，各向异性蚀刻工艺可以包括使用等离子体蚀刻，诸如Ar离子轰击工艺。
接下来，如图4D和图5D所示，根据本发明的一些实施例，在第一区域10中的第一凹槽151a中形成第一填充层156a，并且在第二区域20中的第二凹槽151b中形成第二填充层156b。在第一凹槽151a和第二凹槽151b中形成填充材料，并执行抛光工艺以去除部分填充材料以形成第一填充层156a和第二填充层156b。栅极间隔件层122的顶面低于第一填充层156a的顶面和第二填充层156b的顶面。
如图4D所示，当从俯视图看时，剩余的第一ILD层128由第一填充层156a围绕，并且当从俯视图看时，第一填充层156a由CESL126和第一ILD层128围绕。第一填充层156a具有环状结构，但CESL126不具有环状结构。当从俯视图看时，CESL 126形成在第一填充层156a的相对侧壁上，而不是形成在第一填充层156a的四个侧壁上。在第二区域20中，第一ILD层128被分成若干部分，并且第一ILD层128的相邻部分被第二填充层156b彼此分隔开。第二区域20中的第二填充层156b用作切割图案。
第一区域10中的第一填充层156a和第二区域20中的第二填充层156b分别由与第一ILD层128的材料不同的材料制成。第一填充层156a和第二填充层156b均相对于第一ILD层128具有较高的蚀刻选择性。在一些实施例中，第一填充层156a由介电层制成，介电层诸如LaO、AlO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、LaO、ZrN、ZrAlO、TiO、TaO、ZrO、HfO、SiN、HfSi、AlON、SiC、ZnO。
在一些实施例中，第二填充层156b由介电层制成，介电层诸如LaO、AlO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、LaO、ZrN、ZrAlO、TiO、TaO、ZrO、HfO、SiN、HfSi、AlON、SiC、ZnO。在一些实施例中，第一填充层156a和第二填充层156b由相同的材料制成。
如图4D所示，第二填充层156b沿着第一栅极结构140b的方向具有第一距离D1。第二区域20中的第二填充层156b用作切割图案。在一些实施例中，第一距离D1在从约6nm到约50nm的范围内。如图5D所示，第一填充层156a沿第一鳍结构110a的方向具有第一宽度W1。在一些实施例中，第一宽度W1在从约2nm到约50nm的范围内。
之后，如图4E和图5E所示，根据一些实施例，在第一ILD层128和硬掩模层146a、146b上形成光刻胶材料，然后将其图案化以形成图案化的光刻胶层159。图案化的光刻胶层159具有多个开口，以暴露部分第一ILD层128、部分第一填充层156a、部分第二填充层156b、部分CESL 126。应该注意，图5F中图案化的光刻胶层159的开口大于图5B中图案化的光刻胶层149的开口。
接下来，如图4F和图5F所示，根据本发明的一些实施例，去除第一ILD层128的一部分以在第一区域10中形成第一沟槽161a并且在第二区域20中形成第二沟槽161b。
应该注意，第一ILD层128被去除，但是第一填充层156a和第二填充层156b没有被去除，因为第一填充层156a和第二填充层156b相对于第一ILD层128具有更高的蚀刻选择性。另外，第一ILD层128被去除，但第一硬掩模层146a和第二硬掩模层146b没有被去除，因为第一硬掩模层146a和第二硬掩模层146b相对于第一ILD层128具有更高的蚀刻选择性。此外，第一ILD层128被去除，但是CESL126没有被去除，因为CESL 126相对于第一ILD层128具有更高的蚀刻选择性。
通过各向同性蚀刻工艺去除第一ILD层128的部分。各向同性蚀刻工艺的工具类型可以是电感耦合等离子体(ICP)或电容耦合等离子体(CCP)蚀刻工艺。在一些实施例中，各向同性蚀刻工艺中使用的蚀刻剂包括NF3,H2,O2,He,HBr,HCl,H2O,CF4,CH3F或适用材料。在一些实施例中，各向同性蚀刻工艺在约500mtorr至约10torr范围内的压力下执行。当各向同性蚀刻工艺的压力在上述范围内执行时，蚀刻效率高并且残留的不期望的副产物较少。在一些实施例中，各向同性蚀刻工艺在约5摄氏度至约120摄氏度的范围内的温度下执行。当各向同性蚀刻工艺的温度在上述范围内时，第一ILD层128与第一填充层156a之间的蚀刻选择性足够高。
在比较实施例中，通过各向异性蚀刻工艺去除第一ILD层128的部分。应该注意，当执行各向异性蚀刻工艺时，由于第一硬掩模层146a和第二硬掩模层146b相对于第一ILD层128没有足够的蚀刻选择性，因此第一硬掩模层146a和第二硬掩模层146b可以连同部分第一ILD层128一起被去除。一旦第一硬掩模层146a和第二硬掩模层146b连同第一ILD层128一起被去除，则第一栅极结构140a和第二栅极结构140b可能由于第一硬掩模层146a和第二硬掩模层146b的缺失而被去除或损坏。应该注意，在本实施例中，图4F和图5F中的第一ILD层128的部分没有被各向异性蚀刻工艺去除。
之后，如图4G和图5G所示，根据本发明的一些实施例，去除图案化的光刻胶层159。在一些实施例中，通过灰化工艺去除图案化的光刻胶层159，并且灰化工艺的温度在约25摄氏度至约125摄氏度的范围内操作，并且用于灰化工艺的气体包括N2、H2或其他适用的气体。
接下来，如图4H和图5H所示，根据本发明的一些实施例，在第一S/D结构124a上形成第一金属硅化物层162a，并且在第一金属硅化物层162a上形成第一S/D接触结构166a，在第二S/D结构124b上形成第二金属硅化物层162b，并且在第二金属硅化物层162b上形成第二S/D接触结构166b。第一区域10中的第一S/D接触结构166a的宽度大于第二区域20中的第二S/D接触结构166b的宽度。当从俯视图看时，第一S/D接触结构166a完全由第一区域10中的第一填充层156a围绕。
第一金属硅化物层162a和第二金属硅化物层162b均用于降低第一S/D接触结构166a和第一S/D结构124a之间，以及第二S/D接触结构166b和第二S/D结构124b之间的接触电阻(Rcsd)。在其他一些实施例中，第一金属硅化物层162a和第二金属硅化物162b分别包括硅化镍(NiSix)、硅化钛(TiSix)、硅化钴(CoSi)、硅化钨(WSi)、硅化钽(TaSix)或其他适用材料。
第一S/D接触结构166a包括第一胶层164a和形成在第一胶层164a上的第一导电层165a。第二S/D接触结构166b包括第二胶层164b和形成在第二胶层164b上的第二导电层165b。在一些实施例中，第一S/D接触结构166a的一部分低于第二S/D结构124b的顶面。
在一些实施例中，第一胶层164a和第二胶层164b分别具有U形结构。在一些实施例中，第一胶层164a包括一层或多层。在一些实施例中，第一胶层164a和第二胶层164b分别包括钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钴钨(CoW)或其他适用的材料。在一些实施例中，第一胶层164a使用沉积工艺形成，沉积工艺诸如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、镀工艺或其他适用的工艺。用于形成第二胶层164b的工艺相同或相似。
在一些实施例中，第一导电层165a和第二导电层165b分别包括钨(W)、钴(Co)、钛(Ti)、铝(Al)、铜(Cu)、钽(Ta)、铂(Pt)、钼(Mo)、银(Ag)、锰(Mn)、锆(Zr)、钌(Ru)、TiN、TiSi、CoSi、NiSi、TaN或其他适用材料。在一些实施例中，第一导电层165a使用沉积工艺形成，沉积工艺诸如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、镀工艺或其他适用工艺。
如图4H和图5H所示，第一填充层156a由CESL 126和栅极间隔件层122围绕。第一填充层156a位于第一硬掩模层146a和第一S/D接触结构166a之间。第一填充层156a与CESL126直接接触，第二填充层156b与CESL 126直接接触。
如图4H所示，第一区域10中的第一填充层156a与第一ILD层128之间具有第一界面，且该第一界面在俯视图中看时平行于鳍结构110a的方向。第一S/D接触结构166a与第一填充层156a之间具有第二界面，且第一界面在俯视图中看时平行于第二界面。第一区域10中的第一硬掩模层146a与第一ILD层128之间具有第三界面，第三界面在俯视图中看时平行于鳍结构110a的方向，且第一界面与第三个界面对准。
在第二区域20中，有多个第二S/D接触结构166b被第二填充层156b分隔开。在一些实施例中，第二S/D接触结构166b和第三S/D接触结构166c(如图4H所示)形成在第二填充层156b的相对侧壁上，并且第二S/D接触结构166b与第三S/D接触结构166c通过第二填充层156b分隔开。
由于第一S/D结构124a的顶面低于第一栅极结构140a的底面，所以第一填充层156a的一部分低于第一栅极结构140a的底面。第一填充层156a的底面低于第一填充层156b的底面，且第一S/D接触结构166a的底面低于第二S/D接触结构166b的底面.
第一S/D接触结构166a沿第一鳍结构110a的方向具有第二宽度W2。在一些实施例中，第二宽度W2在从约0nm到约50nm的范围内。
应该注意，第一ILD层128的一部分由第一填充层156a代替，第一ILD层128的第二部分由第一S/D接触结构166a代替。第一填充层156a与第一ILD层128由不同的材料制成，且第一填充层156a相对于第一ILD层128具有较高的蚀刻选择性，并且因此第一填充层156a保留而第一ILD层128被去除，以形成第一沟槽161a。通过各向同性蚀刻工艺而不是各向异性蚀刻工艺去除第一ILD层128的第二部分。在各向同性蚀刻工艺中，第一填充层156a相对于第一ILD层128具有较高的蚀刻选择性，因此第一填充层156a没有被去除。此外，在各向同性蚀刻工艺中，第一硬掩模层146相对于第一ILD层128也具有较高的蚀刻选择性，第一硬掩模层146保留在第一栅极结构140a上以保护第一栅极结构140a。因此，防止了第一硬掩模层146a的缺失，并且降低了损坏第一栅极结构140a的风险。
图6示出了根据本发明的一些实施例的修改的FinFET器件结构100c的横截面。图6的FinFET器件结构100c与图5H的FinFET器件结构100b相似或相同，图6与图5H的不同之处在于第一硬掩模层146a和第二硬掩模层146b均为矩形。用于形成半导体结构100c的材料和方法与用于形成半导体结构100b的材料和方法相似或相同，在此不再赘述。如图6所示，栅极间隔件层122的顶面与第一硬掩模层146a的底面和第二硬掩模层146b的底面直接接触。
图7示出了根据本发明的一些实施例的修改的FinFET器件结构100d的横截面。图7的FinFET器件结构100d与图5H的FinFET器件结构100b相似或相同，图7与图5H的不同之处在于第一硬掩模层146a和第二硬掩模层146b均为矩形。用于形成半导体结构100d的材料和方法与用于形成半导体结构100b的材料和方法相似或相同，在此不再赘述。如图7所示，栅极间隔件层122的顶面高于第一硬掩模层146a和第二硬掩模层146b的底面。第一硬掩模层146a的顶面、第二硬掩模层146b的顶面与栅极间隔件层122的顶面基本齐平。
图8A-图8B示出了根据本发明的一些实施例的修改的FinFET器件结构100e的截面图。图8A的FinFET器件结构100e与图5H的FinFET器件结构100b相似或相同，图8A与图5H的不同之处在于去除了部分第一S/D结构124a。第一沟槽161a的底面低于第二沟槽161b的底面。用于形成半导体结构100d的材料和方法与用于形成半导体结构100b的材料和方法相似或相同，在此不再赘述。
之后，如图8B所示，在第一S/D结构124a上形成第一金属硅化物层162a，并且在第一金属硅化物层162a上形成第一S/D接触结构166a。第二金属硅化物层162b形成在第二S/D结构124b上，并且第二S/D接触结构166b形成在第二金属硅化物层162b上。
图9示出了根据本发明的一些实施例的修改的FinFET器件结构100f的横截面。图9的FinFET器件结构100f与图5H的FinFET器件结构100b相似或相同，图9与图5H的不同之处在于第一硬掩模层146a和第二硬掩模层146b中形成了一些空隙145。用于形成半导体结构100f的材料和方法与用于形成半导体结构100b的材料和方法相似或相同，在此不再赘述。
图10示出了根据本发明的一些实施例的修改的FinFET器件结构100g的横截面。图10的FinFET器件结构100g与图9的FinFET器件结构100f相似或相同，图10与图9的不同之处在于第一硬掩模层146a和第二硬掩模层146b均为矩形。用于形成半导体结构100g的材料和方法与用于形成半导体结构100f的材料和方法相似或相同，在此不再赘述。
图11示出了根据本发明的一些实施例的修改的FinFET器件结构100h的横截面。图11的FinFET器件结构100h与图9的FinFET器件结构100f相似或相同，图11与图9的不同之处在于第一硬掩模层146a和第二硬掩模层146b均为矩形。用于形成半导体结构100h的材料和方法与用于形成半导体结构100f的材料和方法相似或相同，在此不再赘述。
图12示出了根据本发明的一些实施例的修改的FinFET器件结构100i的横截面。图12的FinFET器件结构100i与图5H的FinFET器件结构100b相似或相同，图12与图5H的不同之处在于第一填充层156a和第二填充层156b中存在一些空隙155。
图13示出了根据本发明的一些实施例的修改的FinFET器件结构100j的横截面。图13的FinFET器件结构100j与图12的FinFET器件结构100i相似或相同，图13与图12的不同之处在于第一硬掩模层146a和第二硬掩模层146b均为矩形。用于形成半导体结构100j的材料和方法与用于形成半导体结构100i的材料和方法相似或相同，在此不再赘述。
图14示出了根据本发明的一些实施例的修改的FinFET器件结构100k的横截面。图14的FinFET器件结构100k与图12的FinFET器件结构100i相似或相同，图14与图12的不同之处在于第一硬掩模层146a和第二硬掩模层146b均为矩形。用于形成半导体结构100k的材料和方法与用于形成半导体结构100i的材料和方法相似或相同，在此不再赘述。
图15示出了根据本发明的一些实施例的修改的FinFET器件结构100l的横截面。图15的FinFET器件结构100l与图5H的FinFET器件结构100b相似或相同，图15与图5H的不同之处在于第一硬掩模层146a和第二硬掩模层146b中存在一些空隙145，并且第一填充层156a和第二填充层156b中存在一些空隙155。
图16示出了根据本发明的一些实施例的修改的FinFET器件结构100m的截面图。图16的FinFET器件结构100m与图15的FinFET器件结构100l相似或相同，图16与图15的不同之处在于第一硬掩模层146a和第二硬掩模层146b均为矩形。用于形成半导体结构100m的材料和方法与用于形成半导体结构100l的材料和方法相似或相同，在此不再赘述。
图17示出了根据本发明的一些实施例的修改的FinFET器件结构100n的截面图。图17的FinFET器件结构100n与图15的FinFET器件结构100l相似或相同，图17与图15的不同之处在于第一硬掩模层146a和第二硬掩模层146b均为矩形。用于形成半导体结构100n的材料和方法与用于形成半导体结构100l的材料和方法相似或相同，在此不再赘述。
提供了用于形成半导体器件结构的实施例及其形成方法。在鳍结构上方形成栅极结构，以及邻近栅极结构形成源极/漏极结构。在栅极结构和S/D结构上方形成介电层。去除介电层的第一部分以在源极/漏极结构上方形成凹槽，以及在凹槽中形成填充层。接下来，去除介电层的第二部分以形成沟槽，且沟槽由填充层围绕。S/D接触结构形成在沟槽中。通过各向同性蚀刻工艺去除介电层的第二部分。在各向同性蚀刻工艺中，填充层相对于介电层具有较高的蚀刻选择性，并且因此不去除填充层。此外，栅极结构上方的硬掩模层相对于介电层具有较高的蚀刻选择性，且硬掩模层未被去除。因此，防止了硬掩模层的缺失，减少了栅极结构的泄漏。结果，提高了半导体器件结构的性能。
在一些实施例中，提供了半导体器件结构。半导体器件结构包括形成在衬底上方的鳍结构和形成在鳍结构上方的栅极结构。半导体器件结构包括邻近栅极结构的第一源极/漏极(S/D)结构，以及形成在第一S/D结构上方的第一S/D接触结构。半导体器件结构包括形成在第一S/D结构上方的第一填充层，并且第一S/D接触结构由第一填充层围绕。半导体器件结构包括邻近栅极结构与第一填充层形成的介电层，且介电层与第一填充层由不同的材料制成。第一填充层由介电层围绕。
在一些实施例中，半导体器件结构还包括：栅极间隔件层，形成在所述栅极结构的侧壁上，其中，所述第一填充层由所述栅极间隔件层围绕。在一些实施例中，所述第一源极/漏极接触结构完全由所述第一填充层围绕。在一些实施例中，半导体器件结构还包括：栅极间隔件层，形成在所述栅极结构的侧壁上；以及保护层，形成在所述栅极结构上方，其中，所述保护层的底面低于所述栅极间隔件层的顶面。在一些实施例中，所述栅极结构包括栅极介电层，其中，所述保护层不形成在所述栅极介电层上。在一些实施例中，所述第一填充层与所述介电层之间具有第一界面，且所述第一界面在从俯视图看时平行于所述鳍结构的方向。在一些实施例中，所述第一源极/漏极接触结构与所述第一填充层之间具有第二界面，且所述第一界面在从俯视图看时平行于所述第二界面。在一些实施例中，半导体器件结构还包括：第二源极/漏极结构，形成在所述衬底上方；以及第二填充层，形成在所述第二源极/漏极接触结构上方；第二源极/漏极接触结构和邻近所述第二源极/漏极接触结构形成的第三源极/漏极接触结构，其中，所述第三源极/漏极接触结构通过所述第二填充层与所述第二源极/漏极接触结构隔离。在一些实施例中，半导体器件结构还包括：蚀刻停止层，形成在所述第一源极/漏极结构上方，其中，所述第一填充层与所述蚀刻停止层直接接触。在一些实施例中，所述第一填充层的一部分低于所述栅极结构的底面。在一些实施例中，提供了半导体器件结构。半导体器件结构包括形成在衬底上方的鳍结构，并且衬底包括第一区域和第二区域。半导体器件结构包括形成在第一区域上方的第一源极/漏极(S/D)结构和形成在第二区域上方的第二源极/漏极(S/D)结构。第一S/D结构比第二S/D结构宽。半导体器件结构包括形成在第一S/D结构上方的第一S/D接触结构，以及围绕第一S/D接触结构的第一填充层。半导体器件结构包括形成在第二S/D结构上方的第二填充层，以及围绕第一填充层的介电层。第一填充层与介电层之间具有界面，且该界面在从俯视图看时平行于鳍结构的方向。
在一些实施例中，所述第一源极/漏极结构的顶面低于所述第二源极/漏极结构的顶面。在一些实施例中，所述第一源极/漏极接触结构的一部分低于所述第二源极/漏极结构的顶面。在一些实施例中，半导体器件结构还包括：第二源极/漏极接触结构与第三源极/漏极接触结构，形成在所述第二填充层的相对侧壁上，并且所述第二源极/漏极接触结构与所述第三源极/漏极接触结构通过所述第二填充层分隔开。在一些实施例中，半导体器件结构还包括：栅极结构，形成在所述衬底上方；以及硬掩模层，形成在所述栅极结构上方，其中，所述第一填充层位于所述硬掩模层与所述第一源极/漏极接触结构之间。在一些实施例中，所述第一填充层中形成空隙。
在一些实施例中，提供了用于形成半导体器件结构的方法。该方法包括在衬底上方形成鳍结构，以及在鳍结构上方形成栅极结构。该方法包括邻近栅极结构形成源极/漏极(S/D)结构，以及在栅极结构和S/D结构上方形成介电层。该方法包括去除介电层的第一部分以在S/D结构上方形成凹槽，以及在凹槽中形成填充层。该方法还包括去除介电层的第二部分以暴露沟槽，并且该沟槽由填充层围绕。该方法还包括在沟槽中形成S/D接触结构，并且该S/D接触结构由填充层围绕。
在一些实施例中，方法还包括：去除所述栅极结构的顶部；以及在去除所述介电层的第一部分之前，在所述栅极结构上方形成硬掩模层。在一些实施例中，方法还包括：在形成所述介电层之前形成蚀刻停止层，其中，在去除所述介电层的第一部分之后暴露所述蚀刻停止层。在一些实施例中，方法还包括：邻近所述栅极结构形成栅极间隔件层，其中，所述栅极间隔件层的顶面低于所述填充层的顶面。
前述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本发明。本领域技术人员应当理解，他们可以容易地使用本发明作为设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员也应该意识到，这样的等效构造并不脱离本发明的精神和范围，在不脱离本发明的精神和范围的情况下，可以对本文进行各种变化、替换和变更。

Claims (10)

1.一种半导体器件结构，包括：
鳍结构，形成在衬底上方；
栅极结构，形成在所述鳍结构上方；
第一源极/漏极(S/D)结构，邻近所述栅极结构形成；
第一源极/漏极接触结构，形成在所述第一源极/漏极结构上方；
第一填充层，形成在所述第一源极/漏极结构上方，其中，所述第一源极/漏极接触结构由所述第一填充层围绕；以及
介电层，邻近所述栅极结构和第一填充层形成，其中，所述介电层与所述第一填充层由不同的材料制成，并且所述第一填充层由所述介电层围绕。
2.根据权利要求1所述的半导体器件结构，还包括：
栅极间隔件层，形成在所述栅极结构的侧壁上，其中，所述第一填充层由所述栅极间隔件层围绕。
3.根据权利要求1所述的半导体器件结构，其中，所述第一源极/漏极接触结构完全由所述第一填充层围绕。
4.根据权利要求1所述的半导体器件结构，还包括：
栅极间隔件层，形成在所述栅极结构的侧壁上；以及
保护层，形成在所述栅极结构上方，其中，所述保护层的底面低于所述栅极间隔件层的顶面。
5.根据权利要求4所述的半导体器件结构，其中，所述栅极结构包括栅极介电层，其中，所述保护层不形成在所述栅极介电层上。
6.根据权利要求1所述的半导体器件结构，其中，所述第一填充层与所述介电层之间具有第一界面，且所述第一界面在从俯视图看时平行于所述鳍结构的方向。
7.根据权利要求6所述的半导体器件结构，其中，所述第一源极/漏极接触结构与所述第一填充层之间具有第二界面，且所述第一界面在从俯视图看时平行于所述第二界面。
8.根据权利要求1所述的半导体器件结构，还包括：
第二源极/漏极结构，形成在所述衬底上方；以及
第二填充层，形成在所述第二源极/漏极接触结构上方；
第二源极/漏极接触结构和邻近所述第二源极/漏极接触结构形成的第三源极/漏极接触结构，其中，所述第三源极/漏极接触结构通过所述第二填充层与所述第二源极/漏极接触结构隔离。
9.一种半导体器件结构，包括：
鳍结构，形成在衬底上方，其中，所述衬底包括第一区和第二区；
第一源极/漏极(S/D)结构，形成在所述第一区上方；
第二源极/漏极结构，形成在所述第二区上方，其中，所述第一源极/漏极结构的宽度大于所述第二源极/漏极结构的宽度；
第一源极/漏极接触结构，形成在所述第一源极/漏极结构上方；
第一填充层，围绕所述第一源极/漏极接触结构；
第二填充层，形成在所述第二源极/漏极结构上方；以及
介电层，围绕所述第一填充层，其中，所述第一填充层与所述介电层之间具有界面，且所述界面在从俯视图看时平行于所述鳍结构的方向。
10.一种用于形成半导体器件结构的方法，包括：
在衬底上方形成鳍结构；
在所述鳍结构上方形成栅极结构；
邻近所述栅极结构形成源极/漏极(S/D)结构；
在所述栅极结构和所述源极/漏极结构上方形成介电层；
去除所述介电层的第一部分以在所述源极/漏极结构上方形成凹槽；
在所述凹槽中形成填充层；
去除所述介电层的第二部分以暴露沟槽，其中，所述沟槽由所述填充层围绕；以及
在所述沟槽中形成源极/漏极接触结构，其中，所述源极/漏极接触结构由所述填充层围绕。
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