CN112750817A - 半导体装置结构 - Google Patents

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Abstract

本公开提供一种半导体装置结构。半导体装置结构包括一第一鳍部结构及一第二鳍部结构，形成于一基底上方。半导体装置结构包括一第一栅极结构，形成于第一鳍部结构上方，且第一栅极结构包括一栅极介电层的第一部分及一填充层的第一部分。半导体装置结构还包括形成于第二鳍部结构上方的一第二栅极结构以及位于第一栅极结构与第二栅极结构之间的一第一隔离密封层。第一隔离密封层直接接触栅极介电层的第一部分与填充层的第一部分。

Description

半导体装置结构
技术领域
本公开实施例涉及一种半导体技术，且尤其涉及一种半导体装置结构及其制造方法。
背景技术
半导体装置是使用于各种电子应用中，例如个人电脑、手机、数字相机及其他电子设备。半导体装置的制造通常通过在半导体基底上依序沉积绝缘或介电层、导电层及半导电层的材料，并使用光刻在各个材料层上图案化，以在其上形成电路部件及元件。通常在单一半导体晶圆上制造许多集成电路，且通过沿着切割道在集成电路之间进行切割来分割晶圆上的各个晶片。各个晶片通常可分别进行封装于多晶片模块内或其他类型的封装内。
随着半导体产业为了追求更高的装置密度，更高的性能及更低的成本而向纳米技术工艺世代发展，来自制造及设计问题的挑战造就了三维设计的发展。
尽管现有的半导体装置通常已经足以满足其预期目的，但其在所有方面并未完全令人满意。
发明内容
本公开的目的在于提供一种半导体装置结构，以解决上述至少一个问题。
在一些实施例中，一种半导体装置结构包括：一第一鳍部结构及一第二鳍部结构，形成于一基底上方，且第一鳍部结构包括于一垂直方向上堆叠的多个第一纳米结构，而第二鳍部结构包括于垂直方向上堆叠的多个第二纳米结构；第一栅极结构，形成于第一鳍部结构上方，且第一栅极结构包括一栅极介电层的一第一部分及一填充层的一第一部分；一第二栅极结构，形成于第二鳍部结构上方；以及一第一隔离密封层，位于第一栅极结构与第二栅极结构之间，第一隔离密封层直接接触栅极介电层的第一部分及填充层的第一部分。
在一些实施例中，一种半导体装置结构包括：一第一堆叠纳米结构及一第二堆叠纳米结构，形成于一基底上方；一第一栅极结构，形成于第一堆叠纳米结构上方；一第二栅极结构，形成于第二堆叠纳米结构上方；以及一第一隔离密封层，位于第一栅极结构与第二栅极结构之间，第一隔离密封层具有第一侧壁及第二侧壁，且第一侧壁直接接触第一栅极结构的至少两种不同的材料，而第二侧壁直接接触第二栅极结构的至少三种不同的材料。
在一些实施例中，一种半导体装置结构的制造方法包括：形成一虚置栅极结构于第一堆叠纳米结构及第二堆叠纳米结构上方；形成一内层介电(ILD)层，环绕虚置栅极结构；去除虚置栅极结构，以形成一沟槽；形成一栅极介电层及填充层于沟槽内；去除部分的填充层及部分的栅极介电层，以形成一开口；以及形成一第一隔离密封层于开口内，使得第一隔离密封层位于第一栅极结构与第二隔离结构之间，第一隔离密封层直接接触栅极介电层及填充层。
附图说明
图1A-图1K是绘示出根据本公开一些实施例的半导体装置结构于各个阶段的制造立体示意图。
图1I-1及图1I-2是绘示出根据本公开一些实施例的沿着图1I所示的AA’线及BB’线的半导体装置结构剖面示意图。
图1J-1及图1J-2是绘示出根据本公开一些实施例的沿着图1J所示的AA’线及BB’线的半导体装置结构剖面示意图。
图1K-1及图1K-2是绘示出根据本公开一些实施例的沿着图1K所示的AA’线及BB’线的半导体装置结构剖面示意图。
图2A-图2G是绘示出根据本公开一些实施例在图1J-1之后形成半导体装置结构于各个阶段的制造剖面示意图。
图2G’是绘示出根据本公开一些实施例的半导体装置结构剖面示意图。
图3A-图3D是绘示出根据本公开一些实施例的半导体装置结构于各个阶段的制造平面示意图。
图4A-图4G是绘示出根据本公开一些实施例在第1J-1图之后半导体装置结构于各个阶段的制造剖面示意图。
图4G’是绘示出根据本公开一些实施例的半导体装置结构剖面示意图
图5A-图5G是绘示出根据本公开一些实施例在第1J-1图之后半导体装置结构于各个阶段的制造剖面示意图。
图5G’是绘示出根据本公开一些实施例的半导体装置结构剖面示意图。
图6A-图6B是绘示出根据本公开一些实施例的半导体装置结构于各个阶段的制造剖面示意图。
图7A-图7B是绘示出根据本公开一些实施例的半导体装置结构于各个阶段的制造剖面示意图。
图8A-图8B是绘示出根据本公开一些实施例的半导体装置结构于各个阶段的制造剖面示意图。
图9A-图9B是绘示出根据本公开一些实施例的半导体装置结构于各个阶段的制造剖面示意图。
其中，附图标记如下：
11:第一蚀刻工艺
12:第二蚀刻工艺
13:第三蚀刻工艺
100a,100b,100c,100d,100e,100f,100g,100h,100i:半导体装置结构
102:基底
104:第一半导体层
106:第二半导体层
110:鳍部结构
110a:第一鳍部结构
110b:第二鳍部结构
114:隔离结构
116:虚置栅极介电层
118:虚置栅极电极层
120:虚置栅极结构
124:栅极间隙壁层
131:源极/漏极(S/D)沟槽
135:凹槽
136:内间隔层
138:源极/漏极(S/D)结构
140:接触蚀刻停止层(CESL)
142:内层介电(ILD)层
143:沟槽
145:间隙
152:栅极介电层
152a:(栅极介电层)第一部分
152b:(栅极介电层)第二部分
154:n型功函数层
154a:(n型功函数层)第一部分
154b:(n型功函数层)第二部分
156,156a,156b:阻障层
158:p型功函数层
160,160a,160b:阻挡层
162,162a,162b:填充层
165:罩幕层
170a:第一栅极结构
170b:第二栅极结构
171:开口
171a,174a:第一侧壁
171b,174b:第二侧壁
174:第一隔离密封层
175:空隙
176:第二隔离密封层
W1:第一宽度
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本公开的不同特征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以限定本公开。举例来说，若是以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开内容在各个不同范例中会重复标号及/或文字。重复是为了达至简化及明确目的，而非自行指定所探讨的各个不同实施例及/或配置之间的关系。
以下叙述实施例的一些变化型。全文各种示意图及说明性实施例中，相同的参考标号用于表示相同的部件。应当可理解的是可在所述方法之前、期间及之后提供额外的操作步骤，并且对于所述方法的其他实施例，可取代替或排除所述的某些操作步骤。
可通过任何合适的方法来图案化以下所述的环绕式栅极(gate all around,GAA)晶体管结构。举例来说，可使用一或多道光刻工艺来图案化结构，所述光刻工艺包括双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺将光刻工艺与自对准工艺相结合而能够形成间距小于使用单一直接光刻法可获得的间距的图案。举例来说，在一实施例中，形成一牺牲层于一基底上方，并使用光刻工艺对其进行图案化。使用自对准工艺于图案化的牺牲层侧边形成间隔层。之后去除牺牲层，然后可使用余留的间隔层来图案化环绕式栅极(GAA)结构。
以下提供用于形成半导体装置结构的实施例。图1A-图1K是绘示出根据本公开一些实施例的半导体装置结构100a于各个阶段的制造立体示意图。半导体装置结构100a为环绕式栅极(GAA)晶体管结构。
如图1A所示，提供一基底102。基底102可由硅或其他半导体材料形成。可替代或另外地，基底102可包括其他元素半导体材料，例如锗。在一些实施例中，基底102由化合物半导体形成，例如碳化硅、砷化镓、砷化铟或磷化铟。在一些实施例中，基底102由合金半导体形成，例如硅锗、碳化硅锗、磷化砷镓或磷化铟镓。在一些实施例中，基底102包括外延层。举例来说，基底102具有一外延层位于块材半导体上方。
多个第一半导体层104及多个第二半导体层106依序交替形成于基底102上。半导体层104及106垂直堆叠以形成堆叠纳米结构(或堆叠纳米线)。需注意的是，尽管形成了四层第一半导体层104及四层第二半导体层106，然而可根据实际应用来调整第一半导体层104及第二半导体层106的数量。
在一些实施例中，第一半导体层104及第二半导体层106各自包括硅(Si)、锗(Ge)、硅锗(Si1-xGex，0.1<x<0.7，x值为硅锗中的锗(Ge)原子百分比)、砷化铟(InAs)、砷化铟镓(InGaAs)、锑化铟(InSb)或其他合适的材料。在一些实施例中，第一半导体层104及第二半导体层106由不同的材料形成。
第一半导体层104及第二半导体层106由具有不同晶格常数的不同材料形成。在一些实施例中，第一半导体层104由硅(Si)形成，且第二半导体层106由硅锗(Si1-xGex，0.1<x<0.7)形成。在一些其他实施例中，第一半导体层104由硅锗(Si1-xGex，0.1<x<0.7)形成，且第二半导体层106由硅(Si)形成。
在一些实施例中，第一半导体层104及第二半导体层106通过选择性外延生长(selective epitaxial growth,SEG)工艺，化学气相沉积(chemical vapor deposition,CVD)工艺(例如，低压CVD(low-pressure CVD,LPCVD)、等离子体辅助CVD(plasma enhancedCVD,PECVD))、分子外延工艺或其他合适的工艺。在一些实施例中，原位形成第一半导体层104及第二半导体层106于同一反应室内。
在一些实施例中，每个第一半导体层104的厚度约在1.5纳米(nm)至20nm的范围。诸如“约”与特定距离或尺寸相关的术语应解释为不排除与特定距离或尺寸的微小偏差，且可包括高达20％的偏差。在一些实施例中，第一半导体层104具有实质上一致的厚度。在一些实施例中，每个第二半导体层106的厚度约在1.5nm至20nm的范围。在一些实施例中，第二半导体层106具有实质上一致的厚度。
之后，如图1B所示，根据本公开一些实施例，图案化第一半导体层104及第二半导体层106，以形成一鳍部结构110。鳍部结构110包括一第一鳍部结构110a及一第二鳍部结构110b。鳍部结构110通过图案化工艺形成。图案化工艺包括光刻工艺及蚀刻工艺。光刻工艺包括光刻胶涂布(例如，旋涂)、软烤、掩模对准、曝光、曝后烤、显影光刻胶、冲洗及干燥(例如，硬烤)。蚀刻工艺包括干蚀刻工艺或湿蚀刻工艺。
接下来，如图1C所示，根据本公开一些实施例，形成一隔离结构114于基底102上方。鳍部结构110的顶部位于隔离结构114之上。
形成一绝缘材料于基底110上方及鳍部结构110上方。接下来，去除绝缘材料的一部分以形成隔离结构114。在一些实施例中，绝缘材料由氧化硅、氮化硅、氮氧化硅(SiON)、另一种合适的绝缘材料或其组合形成。在一些实施例中，绝缘材料通过LPCVD工艺、等离子体辅助CVD(PECVD)工艺、高密度等离子体CVD(high-density plasma CVD,HDP-CVD)工艺、高深宽比工艺(high aspect ratio,HARP)、流动式CVD(flowable CVD,FCVD)工艺、原子层沉积(atomic layer deposition,ALD)工艺、另一种合适的方法或其组合形成。
之后，如图1D所示，根据本公开一些实施例，形成一虚置栅极介电层116于鳍部结构110上方，然后形成一虚置栅极电极层118于虚置栅极介电层116上。之后，通过图案化工艺对虚置栅极介电层116及虚置栅极电极层118进行图案化，以形成虚置栅极结构120。
在一些实施例中，虚置栅极介电层116包括二氧化硅、氮化硅、高k介电材料或另一种合适的材料。在一些实施例中，通过ALD工艺、CVD工艺、次压CVD(subatmospheric CVD,SACVD)工艺、流动式CVD工艺、PVD工艺或另一合适的工艺来沉积虚置栅极介电层116。
形成虚置栅极电极层118，以局部覆盖并延伸跨越鳍部结构110。在一些实施例中，虚置栅极电极层118围绕鳍部结构110周围。虚置栅极介电层116可由氧化硅形成或包括氧化硅。在一些实施例中，虚置栅极电极层118由多晶硅(poly-Si)或多晶硅锗(poly-SiGe)形成。
之后，如图1E所示，根据一些实施例，形成栅极间隙壁层124于虚置栅极电极层118的两相对侧壁表面上及虚置栅极介电层116上。栅极间隙壁层124可在后续工艺期间为虚置栅极结构120提供更多保护。
在一些实施例中，栅极间隙壁层124由介电材料形成，例如氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、碳氮化硅(SiCN)、氮碳氧化硅(SiOCN)或其组合。在一些实施例中，通过沉积工艺来形成栅极间隙壁层124，例如CVD工艺、ALD工艺、另一种可应用的工艺或其组合。
接下来，如图1F所示，根据本公开一些实施例，去除部分的鳍部结构110，以形成源极/漏极(S/D)沟槽131。在一些实施例中，去除部分的第一半导体层104以形成源极/漏极(S/D)沟槽131，且露出部分的第二半导体层106。另外，去除位于栅极间隙壁层124正下方的第一半导体层104的另一部分，以形成多个凹槽135。凹槽135是用以提供用于形成内间隔层136的空间。凹槽135位于栅极间隙壁层124正下方。
之后，在源极/漏极(S/D)沟槽131及凹槽135上顺应性形成内部间隔物材料，且去除位于凹槽135外部的部分的内部间隔物材料，以形成内间隔层136。内间隔层136是作为源极/漏极(S/D)结构138(稍后形成，图1G)与第一栅极结构170a或第二栅极结构170b(稍后形成，如第1K-2图所示)之间的阻障层。内间隔层136可减小源极/漏极(S/D)结构138(稍后形成，图1G)及第一栅极结构170a(稍后形成，如第1K-2图所示)之间的寄生电容。
内间隔层136位于栅极间隙壁层124的正下方。在一些实施例中，内间隔层136由碳氮化硅(SiCN)、碳化硅(SiC)、碳氧化硅(SiOC)、氧化硅、氮碳氧化物(SiOCN)或其组合形成。在一些实施例中，内间隔层136通过沉积工艺形成，例如CVD工艺、ALD工艺、另一种可应用的工艺或其组合。
之后，如图1G所示，根据本公开一些实施例，形成一源极/漏极(S/D)结构138于源极/漏极(S/D)沟槽129内。源极/漏极(S/D)结构138形成于露出的第二半导体层106上。
源极/漏极(S/D)结构138与内间隔层136直接接触。源极/漏极(S/D)结构138可包括硅锗(SiGe)、砷化铟(InAs)、砷化铟镓(InGaAs)、锑化铟(InSb)、砷化镓(GaAs)、锑化镓(GaSb)、磷化铟铝(InAlP)、磷化铟(InP)或其组合。源极/漏极(S/D)结构138可掺杂一或多种掺杂物。在一些实施例中，源极/漏极(S/D)结构138为掺杂有磷(P)、砷(As)、锑(Sb)或另一合适的掺杂物的硅(Si)。或者，源极/漏极(S/D)结构138为掺杂有硼(B)或另一合适的掺杂物的硅锗(SiGe)。
在一些实施例中，通过外延(epi)工艺形成源极/漏极(S/D)结构138。外延工艺可包括选择性外延生长(selective epitaxial growth,SEG)工艺、CVD沉积技术(例如，气相外延(vapor-phase epitaxy,VPE)及/或超高真空CVD(ultra-high vacuum CVD,UHV-CVD))、分子束外延或其他合适的外延工艺。
之后，如图1H所示，根据一些实施例，形成一接触蚀刻停止层(contact etch stoplayer,CESL)140于源极/漏极(S/D)结构138上方，且在接触蚀刻停止层(CESL)140上方形成内层介电(inter-layer dielectric,ILD)层142。
接下来，去除部分的内层介电(ILD)层142，以露出虚置栅极电极层118的上表面。在一些实施例中，通过平坦化工艺(例如，化学机械研磨(chemical mechanicalpolishing,CMP)工艺)去除部分的内层介电(ILD)层142。
在一些实施例中，接触蚀刻停止层(CESL)140由氮化硅、氮氧化硅及/或其他合适材料形成。接触蚀刻停止层(CESL)140可通过等离子体辅助化学气相沉积(CVD)工艺、低压CVD工艺、原子层沉积(ALD)工艺或其他合适的工艺形成。
内层介电(ILD)层142可包括由多种介电材料形成的多层，例如氧化硅、氮化硅、氮氧化硅、磷硅玻璃(phosphosilicate glass,PSG)、硼磷硅玻璃(borophosphosilicateglass,BPSG)、低k介电材料及/或其他合适的介电材料。低k介电材料的示例包括但不限于氟化石英玻璃(fluorinated silica glass,FSG)、碳掺杂氧化硅、非晶质氟化碳、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes,BCB)或聚酰亚胺(polyimide)。内层介电(ILD)层142可通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂或其他合适的工艺形成。
接下来，如图1I所示，根据一些实施例，去除虚置栅极电极层118及虚置栅极介电层116，以形成一沟槽143。如此一来，露出栅极间隙壁层124的侧壁表面。在一些实施例中，通过蚀刻工艺(例如，湿蚀刻工艺、干蚀刻工艺或其组合)来去除虚置栅极电极层118及虚置栅极介电层116。
图1I-1是绘示出根据本公开一些实施例的沿着图1I所示的AA’线的半导体装置结构100a的剖面示意图。如图1I-1所示，沟槽143露出第一鳍部结构110a及第二鳍部结构110b。
图1I-2是绘示出根据本公开一些实施例的沿着图1I所示的BB’线的半导体装置结构100a的剖面示意图。如图1I-2所示，内间隔层136形成于第一半导体层104与源极/漏极(S/D)结构138之间。内间隔层136位于栅极间隙壁层124的正下方。
接下来，如图1J所示，根据一些实施例，去除第一半导体层104，以形成多个间隙145。每个间隙151形成于两相邻的第二半导体层106之间。由于第一半导体层104及第二半导体层106由不同的材料形成，因此具有不同的蚀刻选择比。因此，去除第一半导体层104而保留了第二半导体层106。
余留的第二半导体层106用作半导体装置结构100a的通道区。在一些实施例中，第二半导体层106可称为“纳米结构”、“纳米线”或“纳米片”。因此，第一鳍部结构110a包括在垂直方向上堆叠的多个纳米结构，而第二鳍部结构110b包括在垂直方向上堆叠的多个纳米结构。
图1J-1是绘示出根据本公开一些实施例的沿着图1J所示的AA’线的半导体装置结构100a的剖面示意图。如图1J-1所示，间隙145位于两相邻的第二半导体层106之间，且沟槽143露出间隙145。
第1J-2是绘示出根据本公开一些实施例的沿着图1J所示的BB’线的半导体装置结构100a的剖面示意图。如图1J-2所示，内间隔层136位于间隙145与源极/漏极(S/D)结构138之间。
之后，如图1K所示，根据本公开一些实施例，第一栅极结构170a及第二栅极结构170b形成于沟槽143及间隙145内。形成第一栅极结构170a于第一鳍部结构110a上方，且形成第二栅极结构170b于第二鳍部结构110b上方。
图1K-1是绘示出根据本公开一些实施例的沿着图1K所示的AA’线的半导体装置结构100a的剖面示意图。图1K-2是绘示出沿着绘示出根据本公开一些实施例的沿着图1K所示的BB’线的半导体装置结构100a的剖面示意图。
如图1K-1及图1K-2所示，第一栅极结构170a的多层及第二栅极结构170b的多层环绕每个第二半导体层106。第一栅极结构170a包括具有三种不同材料的三膜层，而第二栅极结构170b包括具有四种不同材料的四膜层。在一些实施例中，第一栅极结构170a包括一栅极介电层152、一n型功函数层154及一填充层162。第二栅极结构170b包括一栅极介电层152、一n型功函数层154、一p型功函数层158及填充层162。在一些实施例中，n型功函数层154包括一层或多层。在一些实施例中，p型功函数层158包括一层或多层。换句话说，栅极介电层152、n型功函数层154及填充层162c环绕每个纳米结构106。
在一些实施例中，栅极介电层152为高k介电层。在一些实施例中，高k栅极介电层由一层或多层介电材料形成，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、另一合适的高k介电材料或其组合。在一些实施例中，使用化学气相沉积(CVD)、原子层沉积(ALD)、另一合适的方法或其组合来形成栅极介电层152。
在一些实施例中，n型功函数层154包括钨(W)、铜(Cu)、钛(Ti)、银(Ag)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)、碳化钽(TaC)、钛铝合金(TiAl)、氮化铝钛(TiAlN)、氮化碳钽(TaCN)、氮化钽硅(TaSiN)、锰(Mn)、锆(Zr)或其组合。在一些实施例中，使用化学气相沉积(CVD)、原子层沉积(ALD)、另一合适的方法或其组合来形成n型功函数层154。
在一些实施例中，p型功函数层158包括钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、碳化钽(TaC)、氮化钼、氮化钨(WN)、钌(Ru)或其组合。在一些实施例中，使用化学气相沉积(CVD)、原子层沉积(ALD)、另一合适的方法或其组合来形成p型功函数层158
在一些实施例中，填充层162包括铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、另一合适的材料或其组合。在一些实施例中，填充层162使用CVD、ALD、电镀、另一合适的方法或其组合来形成。
图2A至图2G是绘示出在图1J-1之后半导体装置结构100a于各个阶段的制造剖面示意图。根据本公开一些实施例，图2A是绘示出沿着图1K所示的AA’线的半导体装置结构的剖面示意图。根据一些实施例，图2A至图2G是绘示出将栅极结构分为两部分的金属切割工艺。
如图2A，根据一些实施例，形成第一栅极结构170a及第二栅极结构170b。第一栅极结构170a包括三膜层，而第二栅极结构170b包括四膜层。
接下来，如图2B所示，根据一些实施例，形成一罩幕层165于第一栅极结构170a及第二栅极结构170b上方，然后对罩幕层165进行图案化，以形成图案化的罩幕层165。接下来，通过使用图案化的罩幕层165作为罩幕，去除部分的填充层162，以形成一开口171。如此一来，开口171露出p型功函数层158。在一些实施例中，通过第一蚀刻工艺11去除部分的填充层162。
在一些实施例中，第一蚀刻工艺11的操作通过使用蚀刻剂，且蚀刻剂包括Cl2、HBr、BCl 3、NF3或N2或其组合。在一些实施例中，第一蚀刻工艺11在约1毫托至约40毫托的范围的压力下操作。在一些实施例中，第一蚀刻工艺11在约100W至约700W的范围的功率下操作。在一些实施例中，第一蚀刻工艺11在约摄氏10度至约50度的范围的温度下操作。
开口171具有从顶部到底部的渐缩宽度。开口171具有第一宽度W1。在一些实施例中，开口171的第一宽度W1在约5nm至约10nm的范围。
之后，如图2C所示，根据一些实施例，去除部分的p型功函数层158。在一些实施例中，通过第二蚀刻工艺12去除部分的p型功函数层158。需注意的是通过第二蚀刻工艺12并未去除栅极介电层152。
在一些实施例中，第二蚀刻工艺12的操作通过使用蚀刻剂，且蚀刻剂包括Cl2、HBr、BCl3、NF3、N2、CF4、CH2F2或其组合。在一些实施例中，第二蚀刻工艺12在约1毫托至约40毫托的范围的压力下操作。在一些实施例中，第二蚀刻工艺12在约100W至约1000W的范围的功率下操作。在一些实施例中，第二蚀刻工艺12在约摄氏10度至约摄氏50度的范围的温度下操作。
此后，如图2D所示，根据一些实施例，去除部分的栅极介电层152，以露出隔离结构114的上表面。在一些实施例中，通过第三蚀刻工艺13去除部分的栅极介电层152。
在一些实施例中，第三蚀刻工艺13的操作通过使用蚀刻剂，且蚀刻剂包括Cl2、BCl3、N2、CF4、CHF3、N2H2、O2或其组合。在一些实施例中，第三蚀刻工艺13在约1毫托至约40毫托的范围的压力下操作。在一些实施例中，第三蚀刻工艺13在约100W至约1000W的范围的功率下操作。在一些实施例中，第三蚀刻工艺13在约摄氏10度至约摄氏50度的范围的温度下操作。
之后，如图2E所示，根据一些实施例，去除罩幕层165，并且在开口171中形成第一隔离密封层174。在一些实施例中，通过蚀刻工艺去除罩幕层165，且此蚀刻工艺相似于第三蚀刻工艺13。
顺应性形成第一隔离密封层174于开口171内，而形成一空隙175于第一隔离密封层174内。在一些实施例中，第一隔离密封层174与内层介电(ILD)层142由不同的材料形成。
在一些实施例中，在去除罩幕层165之后，进行清洁工艺以去除一些不需要的残留物，例如一些副产物。在一些实施例中，清洁工艺包括湿蚀刻工艺。在一些实施例中，湿式清洁工艺包括使用稀释的HF溶液。湿式清洁工艺在约摄氏30度至约60度的温度下进行。
在一些实施例中，第一隔离密封层174包括高k介电层。在一些实施例中，高k介电层由一或多层介电材料形成，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、另一种合适的高k介电材料或其组合。在一些实施例中，通过使用化学气相沉积(CVD)、原子层沉积(ALD)、另一种合适的方法或其组合来形成第一隔离密封层174。
接下来，如图2F所示，根据一些实施例，形成一第二隔离密封层176于第一隔离密封层174上。第二隔离密封层176用于填充空隙175。
在一些实施例中，第二隔离密封层176与内层介电(ILD)层142由不同的材料形成。第一隔离密封层174与第二隔离密封层176由不同的材料形成。在一些实施例中，第二隔离密封层176包括氮化物、氮化硅或另一种合适的材料。
之后，如图2G所示，根据一些实施例，去除部分的第一隔离密封层174与部分的第二隔离密封层176。如此一来，第一隔离密封层174及第二隔离密封层176位于第一栅极结构170a与第二栅极结构170b之间。第一隔离密封层174用于将栅极结构分为第一栅极结构170a及第二栅极结构170b。第一隔离密封层174及第二隔离密封层176隔开第一栅极结构170a及第二栅极结构170b。
在隔开第一栅极结构170a与第二栅极结构170b之后，第一栅极结构170a包括栅极介电层152的第一部分152a、n型功函数层154第一部分154a及填充层162的第一部分162a，而第二栅极结构170b包括栅极介电层152的第二部分152b、n型功函数层154的第二部分154b、p型功函数层158及填充层162的第二部分162b。
第一隔离密封层174与栅极介电层152第一部分152a及第一栅极结构170a的填充层162的第一部分162a直接接触。另外，第一隔离密封层174与栅极介电层152第二部分152b、n型功函数层154第二部分154b、p型功函数层158及填充层162的第二部分162b直接接触。
在一些实施例中，第一隔离密封层174具有从顶部至底部的渐缩宽度。在一些实施例中，第一隔离密封层174具有具有上宽度的上表面及具有下宽度的下表面，且上宽度大于下宽度。在一些实施例中，填充层162的第一部分162a的最下表面低于填充层162的第二部分162b的最下表面。另外，部分的p功函数层158的上表面(其与第一隔离密封层174直接接触)高于填充层162的第一部分162a的最下表面。在一些实施例中，第一隔离密封层174具有V形结构。第二隔离密封层176位于V形结构的中间部。
在一些实施例中，第一隔离密封层174具有第一侧壁174a及第二侧壁174b，第一侧壁174a与第一栅极结构170a的至少两种不同材料直接接触，且第二侧壁174b与第二栅极结构170b的至少三种不同材料直接接触。
在一些实施例中，通过平坦化工艺(化学机械研磨(CMP)工艺)去除部分的第一隔离密封层174及部分的第二隔离密封层176。
图2G’是绘示出根据本公开一些实施例的半导体装置结构100b的剖面示意图。用于形成半导体装置结构100b的一些工艺及材料与用于形成半导体装置结构100a的那些工艺及材料相似或相同，在此不再赘述。图2G’的半导体装置结构100b相似于图2G的半导体装置结构100a。图2G与图2G’之间的区别在于图2G’的空隙175内并未形成第二隔离密封层。因此，第一隔离密封层174具有V形结构，并且空隙175位于V形结构的中间部分。
需注意的是第一隔离密封层174及第二隔离密封层176用作隔离结构，以将第一栅极结构170a与第二栅极结构170b隔开。在一比较实施例中，局部去除虚置栅极结构(例如，多晶硅)，然后形成隔离层于虚置栅极结构内以用作隔离柱体。接下来，形成第一栅极结构及第二栅极结构于隔离柱体旁边。与比较实施例相比，由于在本公开中，先完全去除虚置栅极结构以形成沟槽143，再形成第一栅极结构170a及第二栅极结构170b于沟槽14功函数层158内，因此第一栅极结构170a及第二栅极结构170b具有更大的空间(沟槽143及间隙145)用于沉积多个膜层。因此，增加了制成容许度且提高半导体装置结构100a的良率。
另外，由于用于形成第一隔离密封层174的开口171的宽度大于比较实施例中用于形成隔离柱体的开口，因此具有更多的空间用于沉积第一隔离密封层174。另外，由于第一隔离密封层174较厚，故可将低漏电流。
图3A至图3D是绘示出根据本公开一些实施例的形成半导体装置结构100a的各个阶段的平面示意图表示。
图3A是绘示出图1E中的半导体装置结构100a的平面示意图。如图3A所示，虚置栅极结构120横跨第一鳍部结构110a及第二鳍部结构110b。栅极间隙壁层124位于虚置栅极结构120的两相对侧上。
图3B是绘示出图1I中的半导体装置结构100a的平面示意图。如图3B所示，去除虚置栅极结构120，以形成沟槽143。沟槽143露出第一鳍部结构110a的中间部分及第二鳍部结构110b的中间部分。
图3C是绘示出图1K中的半导体装置结构100a的平面示意图。如图3C所示，形成第一栅极结构170a及第二栅极结构170b于沟槽143内。
图3D是绘示出图2G中的半导体装置结构100a的平面示意图。如图3D所示，第一隔离密封层174及第二隔离密封层176位于第一栅极结构170a与第二栅极结构170b之间。第二隔离密封层176位于第一隔离密封层174的中间部分。第二隔离密封层176的上视图可具有圆形、正方形、矩形、六边形、八边形或其他形状。
图4A至图4G是绘示出在图1J-1之后形成半导体装置结构100c的各个阶段的剖面示意图。根据本公开一些实施例，用于形成半导体装置结构100c的一些工艺及材料与用于形成半导体装置结构100a的那些工艺及材料相似或相同，在此不再赘述。
图4A的半导体装置结构100c可相似于图2A的半导体装置结构100a。图4A与图2A的区别在于形成额外膜层于图4A的第一栅极结构170a及第二栅极结构170b内，额外膜层为阻挡层160。阻挡层160用于防止水分进入下方膜层。
如图4A所示，根据本公开一些实施例，形成第一栅极结构170a及第二栅极结构170b，且形成罩幕层165于第一栅极结构170a及第二栅极结构170b上方。
第一栅极结构170a包括具有四种不同材料的四膜层，而第二栅极结构170b包括具有五种不同材料的五膜层。第一栅极结构170a包括栅极介电层152、n型功函数层154、阻挡层160及填充层162。第二栅极结构170b包括栅极介电层152、n型功函数层154、p型功函数层158、阻挡层160及填充层162。
接下来，如图4B所示，通过使用图案化的罩幕层165作为罩幕，去除部分的填充层162，以形成一开口171。如此一来，开口171露出阻挡层160。在一些实施例中，通过第一蚀刻工艺11去除部分的填充层162。先前叙述了第一蚀刻工艺11的工艺条件，因此为了简洁起见，将其省略。
之后，如图4C所示，根据一些实施例，通过第二蚀刻工艺12去除部分阻挡层160、部分的p型功函数层158及部分的n型功函数层154。在一些实施例中。先前叙述了第二蚀刻工艺12的工艺条件，因此为了简洁起见，将其省略。需注意的是栅极介电层152并未通过第二蚀刻工艺12去除，而露出栅极介电层152的上表面。
之后，如图4D所示，根据一些实施例，通过第三蚀刻工艺13去除部分的栅极介电层152，以露出隔离结构114的上表面。
接下来，如图4E所示，根据一些实施例，去除罩幕层165。
之后，如图4F所示，根据一些实施例，形成第一隔离密封层174于开口171内，且形成第二隔离密封层176于第一隔离密封层174上。
接下来，如图4G所示，根据一些实施例，去除部分的第一隔离密封层174及部分的第二隔离密封层176。在一些实施例中，通过平坦化工艺(化学机械研磨(CMP)工艺)去除部分的第一隔离密封层174及部分的第二隔离密封层176。
图4G’是绘示出根据本公开一些实施例的半导体装置结构100d的剖面示意图。用于形成半导体装置结构100d的一些工艺及材料与用于形成半导体装置结构100c的那些工艺及材料相似或相同，在此不再赘述。图4G’的半导体装置结构100d相似于图4G的半导体装置结构100c。图4G与图4G’的区别在于在图4G’的空隙175内并未形成第二隔离密封层。如第图4G’所示，第一隔离密封层174具有V形结构，且空隙175位于V形结构的中间部分。
图5A至图5G是绘示出根据本公开一些实施例的在第1J-1图之后形成半导体装置结构100e的各个阶段的剖面示意图。用于形成半导体装置结构100e的一些工艺及材料与用于形成半导体装置结构100a的那些工艺及材料相似或相同，在此不再赘述。
图5A的半导体装置结构100e可相似于图4A的半导体装置结构100c。图5A与图4A之间的区别在于形成额外膜层于图5A的第一栅极结构170a及第二栅极结构170b内。在图5A中，额外膜层为阻障层156。阻障层156用于改善粘着性并防止金属扩散。在一些实施例中，阻障层156增加了n型功函数层154及阻挡层160之间的粘着性。
如图5A所示，根据本公开一些实施例，形成第一栅极结构170a及第二栅极结构170b，且在第一栅极结构170a及第二栅极结构170b上方形成一罩幕层165。
第一栅极结构170a包括具有五种不同材料的五膜层，而第二栅极结构170b包括具有六种不同材料的六膜层。第一栅极结构170a包括栅极介电层152、n型功函数层154、阻障层156、阻挡层160及填充层162。第二栅极结构170b包括栅极介电层152、n功函数层154、阻障层156、p型功函数层158、阻挡层160及填充层162。
接下来，如图5B所示，通过第一蚀刻工艺11使用图案化的罩幕层165作为罩幕来去除部分的填充层162，以形成一开口171。如此一来，开口171露出阻挡层160。
之后，如图5C所示，根据一些实施例，通过第二蚀刻工艺12去除部分的阻挡层160、部分的p型功函数层158、部分的阻障层156及部分的n型功函数层154。如此一来，露出栅极介电层152的上表面。
之后，如图5D所示，根据一些实施例，通过第三蚀刻工艺13去除部分的栅极介电层152，以露出隔离结构114的上表面。
接下来，如图5E，根据一些实施例，去除罩幕层165。
之后，如图5F所示，根据一些实施例，形成一第一隔离密封层174于开口171内，且形成一第二隔离密封层176于第一隔离密封层174上。
之后，如图5G所示，根据一些实施例，通过平坦化工艺去除部分的第一隔离密封层174及部分的第二隔离密封层176。
图5G’是绘示出根据本公开一些实施例的半导体装置结构100f的剖面示意图。用于形成半导体装置结构100f的一些工艺及材料与用于形成半导体装置结构100e的那些工艺及材料相似或相同，在此不再赘述。图5G’的半导体装置结构100f相似于图5G的半导体装置结构100e。图5G’与图5G之间的区别在于图5G’的空隙175内并未形成第二隔离密封层。如图5G’所示，第一隔离密封层174具有V形结构，且空隙175位于V形结构的中间部分。
图6A至图6B是绘示出根据本公开一些实施例的形成半导体装置结构100g的各个阶段的剖面示意图。用于形成半导体装置结构100g的一些工艺及材料与用于形成半导体装置结构100e的那些工艺及材料相似或相同，在此不再赘述。
如图6A所示，根据本公开一些实施例，形成开口171。开口171露出第一栅极结构170a中部分的填充层162(162a，如图6B所示)、部分的阻挡层160(160a，如图6B所示)、部分的阻障层156(156a，如图6B所示)、部分的n型功函数层154(154a，如图6B所示)以及部分的栅极介电层152(152a，如图6B所示)。开口171露出第二栅极结构170b中部分的填充层162(162b，如图6B所示)、部分的阻挡层160(160b，如图6B所示)、部分的p型功函数层158、部分的阻障层156(156b，如图6B所示)、部分的n功函数层154(154b，如图6B所示)及部分的栅极介电层152(152b，如图6B所示)。
开口171具有第一侧壁171a及第二侧壁171b，且第一侧壁171a及第二侧壁171b为彼此对称。第一侧壁171a实质上垂直于隔离结构114的上表面。另外，第二侧壁171b实质上垂直于隔离结构114的上表面。
在一些实施例中，通过使用蚀刻剂去除部分的填充层162，例如Cl2或另一种合适材料。在一些实施例中，通过使用蚀刻剂去除部分的n型功函数层154及部分的p型功函数层158，例如HBr、N2、CH2F2或另一种合适材料。
之后，如图6B所示，根据本公开一些实施例，形成第一隔离密封层174及第二隔离密封层176于开口171内。
图7A至图7B是绘示出根据本公开一些实施例的形成半导体装置结构100h的各个阶段的剖面示意图。用于形成半导体装置结构100h的一些工艺及材料与用于形成半导体装置结构100e的那些工艺及材料相似或相同，在此不再赘述。
如图7A所示，开口171的第一侧壁171a具有顶部及底部。第一侧壁171a的顶部是填充层162的侧壁，且顶部具有倾斜的侧壁。第一侧壁171a的底部为阻挡层160、阻障层156、n型功函数层154及栅极介电层152的侧壁，且此底部的侧壁实质上垂直于上表面。在一些实施例中，通过使用蚀刻剂去除部分的填充层162，例如HBr、N2或另一种合适材料。
如图7B所示，第一隔离密封层174从顶部至底部具有渐缩的宽度。在一些实施例中，第一隔离密封层174具有具有上宽度的上表面及具有下宽度的下表面，且上宽度大于下宽度。
图8A至图8B是绘示出根据本公开一些实施例的形成半导体装置结构100i的各个阶段的剖面示意图。用于形成半导体装置结构100i的一些工艺及材料与用于形成半导体装置结构100e的那些工艺及材料相似或相同，在此不再赘述。
如图8A所示，由于n型功函数层154及p型功函数层158比其他膜层蚀刻得更多，因此开口171的第一侧壁171a及第二侧壁171b具有阶梯形结构。在一些实施例中，通过使用蚀刻剂去除部分的n型功函数层154及部分的p型功函数层158，例如Cl2、NF3、BCl
Figure BDA0002726486230000191
或其他合适材料。
如图8B所示，形成第一隔离密封层174于开口171内，且具有阶梯形的侧壁。第一隔离密封层174的第一侧壁174a与第二侧壁174b于第一隔离密封层174上为彼此不对称。
图9A至图9B是绘示出根据本公开一些实施例的形成半导体装置结构100j的各个阶段的剖面示意图。用于形成半导体装置结构100j的一些工艺及材料与用于形成半导体装置结构100e的那些工艺及材料相似或相同，在此不再赘述。
图9A的半导体装置结构100j相似于图8A的半导体装置结构100i。图9A与图8A之间的区别在于图9A中的栅极介电层152的侧壁实质上对准n型功函数层154的侧壁。在一些实施例中，通过使用蚀刻剂去除部分的栅极介电层152，例如Cl2。
之后，如图9B所示，第一隔离密封层174具有阶梯形的侧壁。第一隔离密封层174的第一侧壁174a及第二侧壁174于第一隔离密封层174上为彼此不对称。
上述实施例提供了半导体装置结构的及其制造方法。半导体结构包括交替堆叠的多个第一半导体层及多个第二半导体层。虚置栅极结构形成于第一半导体层及多个第二半导体层之上。先完全去除虚置栅极结构以形成沟槽，再在沟槽内形成栅极结构以代替虚置栅极结构。形成隔离密封层以将栅极结构分隔为第一栅极结构及第二栅极结构。由于隔离密封层是在形成栅极结构之后形成的，因此隔离密封层与第一栅极结构及第二栅极结构内的多个膜层直接接触。另外，因完全去除了虚置栅极结构而获得大空间的沟槽来沉积栅极结构的多个膜层。因此，增加了工艺容许度，且提高了半导体装置结构的良率。
在一些实施例中，提供一种半导体装置结构。半导体装置结构包括：一第一鳍部结构及一第二鳍部结构，形成于一基底上方，且第一鳍部结构包括于一垂直方向上堆叠的多个第一纳米结构，而第二鳍部结构包括于垂直方向上堆叠的多个第二纳米结构。半导体装置结构包括：一第一栅极结构，形成于第一鳍部结构上方，且第一栅极结构包括一栅极介电层的一第一部分及一填充层的一第一部分。半导体装置结构还包括：一第二栅极结构，形成于第二鳍部结构上方；以及一第一隔离密封层，位于第一栅极结构与第二栅极结构之间。第一隔离密封层直接接触栅极介电层的第一部分及填充层的第一部分。
在一些实施例中，第一隔离密封层从顶部至底部具有渐缩的宽度。在一些实施例中，第二栅极结构包括栅极介电层的一第二部分及填充层的一第二部分，且第一隔离密封层直接接触栅极介电层的第二部分及填充层的第二部分。再者，填充层的第一部分的最下表面低于填充层的第二部分的最下表面。在一些实施例中，栅极介电层的第一部分及填充层的第一部分环绕每个第一纳米结构。在一些实施例中，第二栅极结构还包括一功函数层，且第一隔离密封层直接接触功函数层。再者，与第一隔离密封层直接接触的功函数层的一部分的上表面高于填充层的第一部分的最下表面。在一些实施例中，第一隔离密封层的剖面具有阶梯形的侧壁。在一些实施例中，半导体装置结构还包括一第二隔离密封层，形成于第一隔离密封层上，其中第一隔离密封层具有V形结构，而第二隔离密封层形成于V形结构的中间部分。
在一些实施例中，提供一种半导体装置结构。半导体装置结构包括：一第一堆叠纳米结构及一第二堆叠纳米结构，形成于一基底上方。一第一栅极结构，形成于第一堆叠纳米结构上方。半导体装置结构包括：一第二栅极结构，形成于第二堆叠纳米结构上方；以及一第一隔离密封层，位于第一栅极结构与第二栅极结构之间。第一隔离密封层具有第一侧壁及第二侧壁，且第一侧壁直接接触第一栅极结构的至少两种不同的材料，而第二侧壁直接接触第二栅极结构的至少三种不同的材料。
在一些实施例中，第一栅极结构包括：一栅极介电层的一第一部分；一功函数层的一第一部分，形成于栅极介电层上；以及一阻挡层的一第一部分，形成于功函数层上，且第二栅极结构包括；栅极介电层的一第二部分，功函数层的一第二部分，形成于栅极介电层上；以及阻挡层的一第二部分，形成于功函数层上。在一些实施例中，半导体装置结构还包括一第二隔离密封层，形成于第一隔离密封层上，其中第一隔离密封层具有V形结构，而第二隔离密封层形成于V形结构的中间部分。在一些实施例中，第一侧壁与第二侧壁于第一隔离密封层上为彼此不对称。在一些实施例中，第一隔离密封层具有具有一上宽度的一上表面及具有一下宽度的一下表面，且上宽度大于下宽度。
在一些实施例中，提供了一种半导体装置结构的制造方法。上述方法包括：形成一虚置栅极结构于第一堆叠纳米结构及第二堆叠纳米结构上方；以及形成一内层介电(ILD)层，环绕虚置栅极结构。上述方法包括：去除虚置栅极结构，以形成一沟槽；以及形成一栅极介电层及填充层于沟槽内。上述方法还包括：去除部分的填充层及部分的栅极介电层，以形成一开口；以及形成一第一隔离密封层于开口内，使得第一隔离密封层位于第一栅极结构与第二隔离结构之间。第一隔离密封层直接接触栅极介电层及填充层。
在一些实施例中，上述方法还包括形成一功函数层于沟槽内，且位于第二堆叠纳米结构上方，其中第一隔离密封层直接接触功函数层。在一些实施例中，上述方法还包括形成一第二隔离密封层于第一隔离密封层上，其中第一隔离密封层具有V形结构，而第二隔离密封层形成于V形结构的中间部分。在一些实施例中，上述方法还包括通过一第一蚀刻工艺去除部分的填充层以及通过一第二刻蚀工艺去除部分的栅极介电层。在一些实施例中，第一纳米结构包括在一垂直方向上堆叠的多个第一半导体层及多个第二半导体层，且上述方法还包括去除第一半导体层，以形成多个凹槽，以及在凹槽内形成栅极介电层。在一些实施例中，填充层具有位于第一栅极结构内的一第一部分及位于第二栅极结构内的一第二部分，且填充层的第一部分的最下表面低于填充层的第二部分的最下表面。
以上概略说明了本公开数个实施例的特征，使所属技术领域中技术人员对于本公开的型态可更为容易理解。任何所属技术领域中技术人员应了解至可轻易利用本公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中技术人员也可理解与上述等同的结构并未脱离本公开的精神及保护范围内，且可在不脱离本公开的精神及范围内，当可作变动、替代与润饰。

Claims (1)

1.一种半导体装置结构，其特征在于，包括：
一第一鳍部结构及一第二鳍部结构，形成于一基底上方，其中该第一鳍部结构包括于一垂直方向上堆叠的多个第一纳米结构，而该第二鳍部结构包括于该垂直方向上堆叠的多个第二纳米结构；
一第一栅极结构，形成于该第一鳍部结构上方，其中该第一栅极结构包括一栅极介电层的一第一部分及一填充层的一第一部分；
一第二栅极结构，形成于该第二鳍部结构上方；以及
一第一隔离密封层，位于该第一栅极结构与该第二栅极结构之间，其中该第一隔离密封层直接接触该栅极介电层的该第一部分及该填充层的该第一部分。
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