CN112750768A - 虚设栅极切割工艺及所得栅极结构 - Google Patents

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dielectric layer
dielectric
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dummy
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林士尧
林志翰
张书维
蔡雅怡
古淑瑗
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及虚设栅极切割工艺及所得栅极结构。一种方法包括：形成虚设栅极堆叠，蚀刻虚设栅极堆叠以形成开口，沉积延伸到开口中的第一电介质层，以及在第一电介质层上沉积第二电介质层，并且第二电介质层延伸到开口中。然后执行平坦化工艺，以形成包括第一电介质层和第二电介质层的栅极隔离区域。然后移除虚设栅极堆叠以在栅极隔离区域的相对侧上形成沟槽。该方法还包括：执行第一蚀刻工艺，以移除第一电介质层的侧壁部分，执行第二蚀刻工艺，以使第二电介质层变薄，以及在沟槽中形成替代栅极。

Description

虚设栅极切割工艺及所得栅极结构
技术领域
本公开涉及虚设栅极切割工艺及所得栅极结构。
背景技术
金属氧化物半导体(MOS)器件是集成电路中的基本构建元件。现有的MOS器件通常具有栅极电极，该栅极电极具有使用诸如离子注入或热扩散之类的掺杂操作而掺杂有p型或n型杂质的多晶硅。将栅极电极的功函数调整到硅的带边(band-edge)。对于n型金属氧化物半导体(NMOS)器件，可以将功函数调整为接近硅的导带(conduction band)。对于P型金属氧化物半导体(PMOS)器件，可以将功函数调整为接近硅的价带(valence band)。通过选择适当的杂质，可以实现对多晶硅栅极电极的功函数的调整。
具有多晶硅栅极电极的MOS器件表现出载流子耗尽效应，其也被称为多晶耗尽效应。当所施加的电场从靠近栅极电介质的栅极区域扫除载流子，形成耗尽层时，发生多晶耗尽效应。在n掺杂多晶硅层中，耗尽层包括电离的非移动施主部位(donor site)，其中在p掺杂多晶硅层中，耗尽层包括电离的非移动受主部位(acceptor site)。耗尽效应导致有效栅极电介质厚度的增加，使得在半导体的表面处创建反型层更加困难。
通过形成金属栅极电极或金属硅化物栅极电极，可以解决多晶硅耗尽问题，其中，在NMOS器件和PMOS器件中使用的金属栅极也可以具有带边功函数。由于NMOS器件和PMOS器件对功函数有不同的要求，所以使用双栅型CMOS器件。
在形成金属栅极电极时，首先形成长的虚设栅极，然后蚀刻该虚设栅极，使得长的虚设栅极的部分彼此分离。然后，可以将电介质材料填充到由长的虚设栅极的蚀刻部分留下的开口中。然后，抛光电介质材料，留下电介质材料中在虚设栅极的剩余部分之间的部分。然后用金属栅极代替虚设栅极的分离部分。
发明内容
根据本公开的一个实施例，提供了一种用于形成半导体结构的方法，包括：形成虚设栅极堆叠；蚀刻所述虚设栅极堆叠以形成开口；沉积延伸到所述开口中的第一电介质层；在所述第一电介质层上沉积第二电介质层，并且所述第二电介质层延伸到所述开口中；执行平坦化工艺，以形成包括所述第一电介质层和所述第二电介质层的栅极隔离区域；移除所述虚设栅极堆叠中在所述栅极隔离区域的相对侧上的部分以形成沟槽；执行第一蚀刻工艺，以移除所述第一电介质层的侧壁部分；执行第二蚀刻工艺，以使所述第二电介质层变薄；以及在所述沟槽中形成替代栅极。
根据本公开的另一实施例，提供了一种半导体结构，包括：第一半导体区域和第二半导体区域；第一栅极堆叠和第二栅极堆叠，所述第一栅极堆叠和所述第二栅极堆叠分别位于所述第一半导体区域和所述第二半导体区域上；电介质区域，所述电介质区域位于所述第一半导体区域和所述第二半导体区域之间；以及栅极隔离区域，所述栅极隔离区域位于所述第一栅极堆叠和所述第二栅极堆叠之间，其中，所述栅极隔离区域的底表面接触所述电介质区域，并且其中，在所述栅极隔离区域的平面图中，所述栅极隔离区域具有与所述第一栅极堆叠和所述第二栅极堆叠接触的凹入侧壁。
根据本公开的又一实施例，提供了一种半导体结构，包括：第一栅极堆叠，所述第一栅极堆叠包括：第一栅极电介质；以及第一栅极电极，所述第一栅极电极与所述第一栅极电介质的第一底部部分重叠；第二栅极堆叠，所述第二栅极堆叠包括：第二栅极电介质；以及第二栅极电极，所述第二栅极电极与所述第二栅极电介质的第二底部部分重叠；第一栅极间隔件；以及栅极隔离区域，所述栅极隔离区域位于所述第一栅极堆叠和所述第二栅极堆叠之间，其中，所述栅极隔离区域包括：第一电介质层，所述第一电介质层包括底部部分以及位于所述底部部分的相对端部上方并且连接至所述底部部分的相对端部的两个侧壁部分，其中，所述第一电介质层与所述第一栅极堆叠形成第一界面，并且所述第一电介质层与所述第一栅极间隔件形成第二界面，并且所述第一界面和所述第二界面形成锐角；以及第二电介质层，所述第二电介质层位于所述两个侧壁部分之间。
附图说明
当结合附图阅读时，可以从下面详细的描述中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1-图4、图5A、图5B、图6、图7A、图7B、图7C、图8A、图8B-1、图8B-2、图8C、图9A、图9B、图10、图11A、图11B、图12A、图12B和图12C示出了根据一些实施例的在虚设鳍上形成鳍式场效应晶体管(FinFET)和栅极隔离区域时的中间阶段的截面图、俯视图和透视图。
图13、图14A、图14B和图15-图19示出了根据一些实施例的在浅沟槽隔离区域上形成鳍式场效应晶体管(FinFET)和栅极隔离区域时的中间阶段的截面图和透视图。
图20至图23示出了根据一些实施例的形成全环栅型(GAA)晶体管和栅极隔离区域的截面图。
图24和图25示出了根据一些实施例的具有多个层的栅极隔离区域的形成。
图26示出了根据一些实施例的用于形成FinFET和栅极隔离区域的工艺流程。
具体实施方式
下面的公开内容提供了用于实现发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不旨在限制。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各种示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，在本文中可能使用空间相关术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个元件或特征相对于另一个(一些)元件或特征的关系。这些空间相关术语旨在涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置可以以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相对描述符同样可以被相应地解释。
根据各种实施例提供了栅极隔离区域、鳍式场效应晶体管(FinFET)及其形成方法。根据一些实施例示出了形成栅极隔离区域时的中间阶段。讨论了一些实施例的一些变型。本文所讨论的实施例提供了使得能够做出或使用本公开的主题的示例，并且本领域普通技术人员将容易理解可以做出的修改，同时保持在不同实施例的预期范围内。在各个视图和说明性实施例中，相同的附图标记用于表示相同的元件。尽管方法实施例可以被论述为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
根据本公开的一些实施例，栅极隔离区域的形成包括蚀刻虚设栅极以形成开口，利用第一电介质层和第二层填充开口，以及执行平坦化工艺。然后移除虚设栅极。执行第一蚀刻工艺，以移除第一电介质层的暴露的侧壁部份。然后执行第二蚀刻工艺，以使第二电介质层变薄，使得所得栅极隔离区域具有凹入俯视图形状。然后在栅极隔离区域的相对侧上形成替代栅极。
图1-图4、图5A、图5B、图6、图7A、图7B、图7C、图8A、图8B-1、图8B-2、图8C、图9A、图9B、图10、图11A、图11B、图12A、图12B和图12C示出了在虚设鳍上形成FinFET和栅极隔离区域时的中间阶段的截面图。相应工艺也示意性地反映在图26所示的工艺流程中。
图1示出了初始结构的透视图。初始结构包括晶圆10，其还包括衬底20。衬底20可以是半导体衬底，其可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底20可以掺杂有p型或n型杂质。隔离区域22(例如，浅沟槽隔离(STI)区域)被形成为从衬底20的顶表面延伸到衬底20中。相应工艺如图26所示的工艺流程200中的工艺202所示。衬底20中位于相邻STI区域22之间的部分被称为半导体条带24。根据本公开的一些实施例，半导体条带24是原始衬底20的部分，并且因此半导体条带24的材料与衬底20的材料相同。根据本公开的替代实施例，半导体条带24是通过以下方式形成的替代条带：蚀刻衬底20中位于STI区域22之间的部分以形成凹槽，并执行外延工艺以在凹槽中再生长另一半导体材料。因此，半导体条带24由不同于衬底20的半导体材料形成。根据一些实施例，半导体条带24由Si、SiP、SiC、SiPC、SiGe、SiGeB、Ge或III-V族化合物半导体(例如，InP、GaAs、AlAs、InAs、InAlAs、InGaAs等)形成。
STI区域22可以包括衬垫氧化物(未示出)，其可以是通过衬底20的表面层的热氧化形成的热氧化物。衬垫氧化物也可以是使用例如以下方法形成的沉积氧化硅：原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、化学气相沉积(CVD)等。STI区域22还可以包括衬垫氧化物上方的电介质材料，其中可以使用可流动化学气相沉积(FCVD)、旋涂等来形成电介质材料。
图2示出了电介质虚设条带25的形成，其可以通过以下方式形成：蚀刻半导体条带24之一以形成凹槽，并且然后利用电介质材料填充凹槽。相应工艺如图26所示的工艺流程200中的工艺204所示。电介质材料可以包括或可以是高k电介质材料，例如氮化硅。此外，选择电介质虚设条带25的材料，使得其相对于金属栅极的材料(例如，钨和氮化钛)和STI区域22的材料(例如，氧化硅)具有高蚀刻选择性。根据本公开的一些实施例，电介质虚设条带25的材料包括基于硅的材料，例如SiN、SiON、SiOCN、SiC、SiOC、SiO2等。根据本发明的替代实施例，虚设条带25的材料包括基于金属的材料(氧化物或氮化物)，例如TaN、TaO、HfO等。电介质虚设条带25的底表面可以高于、齐平于或低于STI区域22的底表面。
参考图3，STI区域22被凹陷。相应工艺如图26所示的工艺流程200中的工艺206所示。半导体条带24和电介质虚设条带25的顶部突出得比STI区域22的剩余部分的顶表面22A高，以分别形成突出的半导体鳍24’和电介质虚设鳍25’。可以使用干法蚀刻工艺来执行蚀刻，其中HF和NH3用作蚀刻气体。根据本公开的替代实施例，通过湿法蚀刻工艺来执行STI区域22的凹陷。例如，蚀刻化学品可以包括HF溶液。电介质虚设鳍25’的高度H1可以等于、大于或小于突出的鳍24’的高度H2。根据本公开的一些实施例，电介质虚设鳍25’的高度H1在约
Figure BDA0002745177970000061
至约
Figure BDA0002745177970000062
的范围内。电介质虚设鳍25’的宽度W1可以在约
Figure BDA0002745177970000064
至约
Figure BDA0002745177970000063
的范围内。
在上述实施例中，鳍可以通过任何合适的方法图案化。例如，可以使用包括双图案化或多图案化工艺的一个或多个光刻工艺来图案化鳍。通常，双图案化或多图案化工艺将光刻和自对准工艺组合，从而允许产生具有例如比使用单一直接光刻工艺可获得的间距小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后移除牺牲层，并且然后可以使用剩余的间隔件或心轴来图案化鳍。
还参考图3，在(突出的)鳍24’和25’的顶表面和侧壁上形成虚设栅极堆叠30。相应工艺如图26所示的工艺流程200中的工艺208所示。虚设栅极堆叠30可以包括虚设栅极电介质32和虚设栅极电介质32上方的虚设栅极电极34。虚设栅极电极34可以例如使用多晶硅形成，并且也可以使用其他材料。虚设栅极堆叠30中的每一个还可以包括虚设栅极电极34上方的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、硅碳氮化物或前述的多层形成。虚设栅极堆叠30可以跨越在单个或多个突出的鳍24’和25’以及STI区域22上方。虚设栅极堆叠30的长度方向也垂直于突出的鳍24’的长度方向。
接下来，在虚设栅极堆叠30的侧壁上形成栅极间隔件38。相应工艺还如图26所示的工艺流程200中的工艺208所示。根据本公开的一些实施例，栅极间隔件38由电介质材料(例如，氮化硅、氧化硅、碳氮化硅、氮氧化硅、氧碳氮化硅等)形成，并且可以具有单层结构或包含多个电介质层的多层结构。
根据本公开的一些实施例，执行蚀刻步骤以蚀刻突出的鳍24’中未被虚设栅极堆叠30和栅极间隔件38覆盖的部分，从而得到图4中所示的结构。相应工艺如图26所示的工艺流程200中的工艺210所示。凹陷可以是各向异性的，并且因此鳍24’中直接位于虚设栅极堆叠30和栅极间隔件38下面的部分被保护，并且不被蚀刻。根据一些实施例，凹陷半导体条带24的顶表面可以低于STI区域22的顶表面22A。由突出的鳍24’的蚀刻部分留下的空间被称为凹槽40。在蚀刻工艺中，不蚀刻电介质虚设鳍25’。例如，可以使用SiCONi(NF3和NH3)、Certas(HF和NH3)等来蚀刻突出鳍的24’。
接下来，通过从凹槽40选择性生长半导体材料来形成外延区域(源极/漏极区域)42，从而得到图5A中的结构。相应工艺如图26所示的工艺流程200中的工艺212所示。根据一些实施例，外延区域42包括硅锗、硅、硅碳等。根据所得FinFET是p型FinFET还是n型FinFET，可以利用外延的进行原位掺杂p型或n型杂质。例如，当所得FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、GeB等。相反，当所得FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本公开的替代实施例，外延区域42由III-V族化合物半导体(例如，GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、前述的组合或前述的多层)形成。在外延区域42完全填充凹槽40之后，外延区域42开始水平扩展，并且可以形成小平面。
图5B示出了根据本公开的替代实施例的覆盖源极/漏极区域42的形成。根据这些实施例，如图4所示的突出的鳍24’不被凹陷，并且外延区域41生长在突出的鳍24’上。外延区域41的材料可以类似于图5A所示的外延半导体材料42的材料，这取决于所得FinFET是p型FinFET还是n型FinFET。因此，源极/漏极42包括突出的鳍24’和外延区域41。可以(或可以不)执行注入以注入n型杂质或p型杂质。
图6示出了在接触蚀刻停止层(CESL)46和层间电介质(ILD)48的形成之后的结构的透视图。相应工艺如图26所示的工艺流程200中的工艺214所示。例如，CESL 46可以由氮化硅、氮化硅碳等形成。CESL 46可以使用诸如ALD或CVD之类的共形沉积方法形成。ILD 48可以包括使用例如FCVD、旋涂、CVD或其他沉积方法形成的电介质材料。ILD 48还可以由含氧的电介质材料形成或包括含氧的电介质材料，该含氧的电介质材料可以是基于氧化硅的材料，例如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)等。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺，以使ILD 48、虚设栅极堆叠30和栅极间隔件38的顶表面彼此齐平。根据本公开的一些实施例，平坦化工艺停止在硬掩模层36的顶部上。根据替代实施例，在平坦化工艺期间也移除硬掩模层36，并且平坦化工艺停止在虚设栅极电极34的顶表面上。因此，在一些后续图中，硬掩模层36使用虚线表示以指示其可能存在或可能不存在。
参考图7A，通过以下方式执行虚设栅极切割工艺：蚀刻虚设栅极堆叠30以形成开口50。相应工艺如图26所示的工艺流程200中的工艺216所示。因此将虚设栅极堆叠30分离为分立部分。为了执行虚设栅极切割工艺，可以形成并图案化蚀刻掩模，该蚀刻掩模可以包括光致抗蚀剂(未示出)。图7B示出了从图7A所示的参考横截面7B-7B获得的横截面图。在虚设栅极切割工艺中，以各向异性工艺蚀刻虚设栅极堆叠30，直到暴露电介质虚设鳍25’。结果，移除了虚设栅极堆叠30的一部分。长的虚设栅极堆叠30因此被切割成彼此断开的两个分立部分30A和30B。虚设栅极堆叠30的每个分立部分可以跨越一个、两个或更多个突出的鳍24’，以便形成单鳍FinFET或多鳍FinFET。在蚀刻虚设栅极堆叠30之后，例如以灰化工艺移除蚀刻掩模。
图7C示出了图7A中所示的结构的一部分的俯视图。每个开口50形成在相应栅极间隔件部分38A和38B之间，它们是栅极间隔件38的平行相对部分。栅极间隔件部分38A和38B具有暴露于开口50的侧壁。通过开口50暴露电介质虚设鳍25’。
接下来，如图8A所示，开口50被形成栅极隔离区域52的层/区域52-1和52-2填充。相应工艺如图26所示的工艺流程200中的工艺218所示。层/区域52-1和52-2可以由电介质材料形成，并且因此在下文中被称为电介质层/区域，同时它们也可以由非电介质材料形成。电介质层52-1和52-2由不同的电介质材料或具有不同特性(例如，不同密度值)的相同材料形成。电介质层52-1和52-2可以选自相同的电介质材料组，包括但不限于基于氧化物的电介质材料、基于氮化物的电介质材料、基于氧氮化物的电介质材料、基于氧碳化物的电介质材料、基于碳化物的电介质材料等。例如，电介质层52-1与52-2可以由选自SiN、SiON、SiOCN、SiC、SiOC、SiO2等的材料形成。层52-1和52-2也可以由诸如SiGe之类的非电介质材料形成。根据一些实施例，电介质层52-1由氧化物(例如，氧化硅)形成，而电介质层52-2由氮化物(例如，氮化硅)形成。根据替代实施例，电介质层52-1和52-2由相同的材料(例如，氧化硅)形成，但具有不同的孔隙率值，并且因此具有不同的密度值。根据一些实施例，电介质层52-1比电介质层52-2更致密(具有更低的孔隙率)。此外，电介质层52-1和52-2可以由相同的材料形成，但是使用不同的工艺条件形成。例如，可以分别使用较高温度和较低温度来形成电介质层52-1和电介质层52-2。例如，当电介质层52-1和电介质层52-2由氧化硅形成时，较高温度可以在约400℃与约600℃之间的范围内，并且较低温度可以在约200℃与约400℃之间的范围内。此外，较高温度可以比较低温度高出大于约50℃的差，并且该差可以在约50℃与约300℃之间的范围内。当使用除了氧化硅之外的其他材料时，较高和较低温度范围可以与氧化硅的温度范围不同。根据替代实施例，如图24中所示，栅极隔离区域52可以包括多于两层，例如三层、四层、五层等，其可以高达十层。无论是由不同材料形成还是由相同材料形成，电介质层52-1和52-2都可以例如使用X射线衍射、透射电子显微镜(TEM)等来彼此区分。
图8B-1和图8B-2示出了用于形成栅极隔离区域52的工艺。根据一些实施例，如图8B-1所示，使用共形沉积方法来形成电介质层52-1，并且因此其垂直部分的厚度T2(图8B-2)接近其水平部分的厚度T1(例如，其中厚度差小于约20％)。根据一些实施例，使用原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)、低压化学气相沉积(LPCVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)或其他适当的沉积方法来形成电介质层52-1。根据一些实施例，每个下层(例如，52-1、或52-2，如果形成更多层的话)可以具有在约
Figure BDA0002745177970000091
至约
Figure BDA0002745177970000092
的范围内的厚度T1/T2。电介质层/区域52-2填充了开口50(图7A)中未被电介质层52-1填充的剩余空间。电介质层52-1和52-2具有高于虚设栅极堆叠30A和30B的顶表面的一些部分。
参考图8B-2，执行平坦化工艺以移除电介质层52-1和52-2的多余部分，留下栅极隔离区域52。移除电介质层52-1和52-2中高于虚设栅极堆叠30A和30B的顶表面的部分。结果，如图8C所示，暴露了虚设栅极堆叠30A和30B。同时，根据一些实施例，ILD 48(图8A)也可以被暴露。在下文中，电介质层52-1和52-2的剩余部分被组合称为栅极隔离区域52，其包括电介质层52-1和52-2的剩余部分。
如图8C所示，栅极隔离区域52将各个虚设栅极堆叠30A和30B彼此分开。在俯视图中，栅极隔离区域52以及虚设栅极堆叠30A和30B被组合形成细长条带，并且每个细长条带位于栅极间隔件38的相对部分38A和38B之间。
然后，通过蚀刻移除虚设栅极堆叠30A和30B，并且在图9A和图9B中示出了所得结构。相应工艺如图26所示的工艺流程200中的工艺220所示。根据一些实施例，移除虚设栅极电介质32。根据替代实施例，在该工艺期间不移除虚设栅极电介质32，并且在移除虚设栅极电极34之后将虚设栅极电介质32暴露。因此，在图9B和图10中，虚设栅极电介质32以虚线示出以指示其可以或可以不存在于相应结构中。在这些实施例中，当在图11A和图11B所示的工艺中蚀刻电介质层52-2时，可以移除虚设栅极电介质32，或者可以在图11A和图11B所示的工艺之后，并且在形成替代栅极之前移除。在被移除的虚设栅极电极34(以及可能的虚设栅极电介质32)留下的空间中形成开口54A和54B。如图9A所示，每个开口54A和54B由栅极隔离区域52和栅极间隔件38限定，并且开口54A和54B还由栅极隔离区域52彼此分开。图9B示出了从图9A中的参考横截面9B-9B获得的截面图。根据本公开的一些实施例，如图9B所示，栅极隔离区域52比下面的电介质虚设鳍25’宽。根据替代实施例，栅极隔离区域52可以具有与电介质虚设鳍25’相同的宽度，或者可以比电介质虚设鳍25’窄。
参考图10，执行第一蚀刻工艺56以移除电介质层52-1的外侧壁部分，从而暴露电介质层52-2的侧壁。相应工艺如图26所示的工艺流程200中的工艺222所示。蚀刻工艺是各向同性的，并且可以通过干法蚀刻或湿法蚀刻来执行。根据电介质层52-1和52-2的材料来选择蚀刻剂，从而具有高的蚀刻选择性ER52-1/ER52-2，例如高于约4，其中蚀刻选择性ER52-1/ER52-2是电介质层52-1的蚀刻速率相对于电介质层52-2的蚀刻速率。因此，在第一蚀刻工艺56中，不蚀刻电介质层52-2。
参考图11A和图11B，执行第二蚀刻工艺58以使电介质层52-2变薄，从而改变了电介质层52-2的轮廓。相应工艺如图26所示的工艺流程200中的工艺224所示。蚀刻工艺是各向同性的，并且可以通过干法蚀刻或湿法蚀刻来执行。根据电介质层52-1和52-2的材料来选择蚀刻剂，从而具有相对较高的蚀刻选择性ER52-2/ER52-1(电介质层52-2的蚀刻速率相对于电介质层52-1的蚀刻速率)。因此，以比在第一蚀刻工艺56中更高的速率来蚀刻电介质层52-2。另一方面，可以将蚀刻选择性ER52-2/ER52-1保持得不太高，以便在第二蚀刻工艺58中仍然可以使电介质层52-1的拐角变圆。根据一些实施例，蚀刻选择性ER52-2/ER52-1在约2至约20的范围内。根据本公开的一些实施例，如果未在图9A和图9B所示的工艺中移除虚设栅极电介质32(图10)，则可以在第二蚀刻工艺58中将其移除。
根据一些实施例，当执行蚀刻工艺56和58之一时，取决于电介质层52-1和52-2的材料，蚀刻气体可以选自由以下各项组成的组：Cl2、HBr、CF4、CHF3、CH2F2、CH3F、C4F6、BCl3、SF6、H2、HF、NH3、NF3以及前述的组合。此外，可以添加诸如N2、O2、CO2、SO2、CO、SiCl4或前述的组合之类的气体以改善蚀刻选择性。诸如Ar、He、Ne等之类的惰性气体可以作为稀释气体(载气(carrier gas))添加。例如，在电介质层52-1由SiN形成而电介质层52-2由SiO2形成的实施例中，含氟气体(例如，CF4、O2和N2的混合物、NF3和O2的混合物、SF6、或SF6和O2的混合物等)可以用于蚀刻电介质层52-1，而NF3和NH3的混合物、HF和NH3的混合物等可以用于使得电介质层52-2变薄。在第一蚀刻工艺56和第二蚀刻工艺58中，等离子体源功率可以在约10瓦和约3,000瓦之间的范围内，等离子体偏置功率可以低于约3,000瓦。蚀刻气体的压力可以在约1毫托和约800毫托之间的范围内。蚀刻气体的流速可以在约1sccm和约5,000sccm之间的范围内。
当在第一蚀刻工艺56和第二蚀刻工艺58中执行湿法蚀刻时，仍取决于电介质层52-1和52-2的材料，用于蚀刻相应电介质层52-1和52-2的相应蚀刻溶液可以包括HF溶液(其中溶解有氟(F2))、H2SO4、HCl、HBr、NH3等或前述的组合。溶剂可以包括去离子水、乙醇、丙酮等。
根据替代实施例，可以执行相同的蚀刻工艺来蚀刻电介质层52-1和52-2二者，而不是使用不同的蚀刻化学品来执行两个蚀刻工艺。选择蚀刻剂使得电介质层52-1具有比电介质层52-2低的蚀刻速率。在初始阶段，电介质层52-1的侧壁部分被蚀刻，而电介质层52-2由电介质层52-1的侧壁部分保护。在移除电介质层52-1的侧壁部分之后，电介质层52-2的侧壁被暴露，并且电介质层52-1和52-2二者均被蚀刻。由于电介质层52-2具有比电介质层52-1高的蚀刻速率，所以电介质层52-2比电介质层52-1更快地横向凹陷，因此形成如图11B所示的轮廓。应当理解，根据这些实施例，蚀刻选择性ER52-1/ER52-2(电介质层52-1的蚀刻速率相对于电介质层52-2的蚀刻速率)小于1.0，且被选择为在不太高和不太低的特定范围内。如果蚀刻选择性ER52-1/ER52-2太高，则栅极隔离区域52的侧壁将是凸起的(与图11B所示的相反)，而不是凹入的。如果蚀刻选择性ER52-1/ER52-2太低，则存在电介质层52-2将被蚀刻穿透或甚至完全移除的风险。根据一些实施例，蚀刻选择性ER52-1/ER52-2在约0.05和约1之间的范围内。
电介质层52-1和52-2也可以由具有不同性质的相同材料形成。例如，电介质层52-1和52-2二者均可以由氧化硅形成，电介质层52-2比电介质层52-1更加多孔。因此，可以执行相同的蚀刻工艺来蚀刻电介质层52-1和52-2二者，而不是使用不同的蚀刻化学品来执行两个蚀刻工艺。在蚀刻工艺开始时，电介质层52-1的侧壁部分被蚀刻，而电介质层52-2由电介质层52-1的侧壁部分保护。在移除电介质层52-1的侧壁部分之后，电介质层52-2的侧壁被暴露，并且电介质层52-1和52-2二者均被蚀刻。由于电介质层52-2具有比电介质层52-1低的密度，所以电介质层52-2具有比电介质层52-1高的蚀刻速率。结果，所得栅极隔离区域52也具有如图11A和图11B所示的轮廓。
通过如上所述的对电介质层52-1和52-2的蚀刻，可以形成如图11A和图11B所示的轮廓。如图11A所示，电介质层52-2的底部宽度、电介质层52-1的底部宽度、以及电介质虚设鳍25’的顶部宽度被分别标示为LD1、LD2、以及LD3。根据一些实施例，底部宽度LD1小于底部宽度LD2。底部宽度LD2可以等于或小于顶部宽度LD3。栅极隔离区域52的侧壁的底部部分可以具有凹入形状。此外，栅极隔离区域52的侧壁的底部部分是弯曲且平滑的。由于不存在难以填充的底切(undercut)，所以该平滑且凹入的轮廓使得随后容易形成替代栅极。例如，画出虚线60以示出使用常规方法形成的栅极隔离区域的弯曲底部，其中栅极隔离区域将由同质材料形成。虚线60示出了将在栅极隔离区域的边缘部分正下方形成尖锐的底切，这些底切非常难以被替代栅极填充。
图11B示出了图11A所示结构的俯视图。由于如上所述的蚀刻工艺，栅极隔离区域52具有凹入侧壁。例如，栅极隔离区域52的中间部分可以是最窄的，而栅极隔离区域52中接触栅极间隔件38的边缘部分可以是最宽的。在图11B中，宽度(横向尺寸)LD4大于宽度LD5，并且宽度LD5大于宽度LD6。根据一些实施例，宽度差(LD4-LD5)可以大于约
Figure BDA0002745177970000131
且比值(LD4-LD5)/LD4可以大于约0.05，且可以在约0.05至约1之间的范围内。此外，宽度差(LD5-LD6)可以大于约
Figure BDA0002745177970000132
且比值(LD5-LD6)/LD5可以大于约0.05，且可以在约0.05至约1之间的范围内。
此外，在栅极隔离区域52的侧壁和栅极间隔件38的相应部分的侧壁之间形成的角度θ等于或大于90度，并且可以在90度至约160度之间的范围内。该直角或钝角还使得在后续工艺中容易填充替代栅极。
图12A、图12B和图12C分别示出了在形成替代栅极堆叠66A和66B时的透视图、截面图和俯视图。相应工艺如图26所示的工艺流程200中的工艺226所示。因此，形成了FinFET68A和68B，其中栅极堆叠66A和66B分别是FinFET 68A和68B的替代栅极堆叠。替代栅极66A和66B共享共同栅极间隔件38A和38B。此外，替代栅极66A和66B两者均邻接栅极隔离区域52。
替代栅极堆叠66A和66B包括栅极电介质62和栅极电极64。栅极电介质62可以包括诸如氧化铪、氧化锆、氧化镧等之类的高k电介质材料，并且还可以包括作为高k电介质材料和突出的鳍24’之间的界面层的氧化硅层。根据本公开的一些实施例，栅极电极64由金属、金属合金、金属硅化物、金属氮化物等形成，并且可以具有包括由TiN、TiAl、Co、Al等形成的多个层的复合结构。选择相应金属和结构，使得所得替代栅极电极64具有适当的功函数。例如，当所得FinFET是n型FinFET时，栅极电极64的功函数低于4.5eV，而当所得FinFET是p型FinFET时，栅极电极64的功函数高于4.5eV。
图12B示出了从图12A中的参考横截面12B-12B获得的截面图。如图12B所示，栅极电介质62与栅极隔离区域52的电介质层52-1和52-2二者均接触。图12C示出了图12A所示结构的俯视图。图12C示出了角度θ及其余角α。角度α可以等于或大于90度，并且可以在90度至约160度之间的范围内。由于替代栅极堆叠66中接触栅极隔离区域52的部分具有凸起形状，所以容易在其中填充替代栅极堆叠66而不留下空隙。
图13、图14A、图14B以及图15-图19示出了根据一些实施例的在形成FinFET和栅极隔离区域时的中间阶段的截面图和透视图。这些实施例与前述实施例中公开的实施例相似，除了栅极隔离区域52不是位于电介质虚设鳍25’上，而是位于STI区域22上。除非另有说明，否则这些实施例(以及图20-25所示的实施例)中的组件的材料和形成工艺与前述图中所示的前述实施例中的由相同附图标记标示的相同组件基本上相同。因此，关于图13、图14A、图14B以及图15-图19中所示的组件的形成工艺和材料的细节可以在前述实施例的讨论中找到。
图13示出了第一半导体条带24和第二半导体条带24，其中连续的STI区域22从第一半导体条带24延伸到第二半导体条带24。接下来，执行如图3-6和图7A所示的工艺。跳过图2所示的工艺，并且因此不形成电介质虚设鳍。
图14A示出了在形成CESL 46和ILD 48之后的结构。此外，形成开口50以将虚设栅极堆叠30切割为较短的部分30A及30B。图14B示出了从图14A中的参考横截面14B-14B获得的截面图。开口50一直延伸到STI区域22，使得虚设栅极堆叠30A与虚设栅极堆叠30B物理且电隔离。图14A和图14B所示的结构的俯视图形状基本上与图7C所示的结构的俯视图形状相同，除了没有形成电介质虚设鳍25’，并且STI区域22将暴露于开口50。
接下来，如图15所示，在开口50中形成栅极隔离区域52。可以参考图8B-1和图8B-2的讨论找到形成细节和材料。接下来，虚设栅极堆叠30A和30B被移除，以暴露出虚设栅极电介质32或突出的鳍24’，这取决于此时是否移除了虚设栅极电介质32。图16中示出了所得结构。
图17示出了第一蚀刻工艺56，其中电介质层52-1的侧壁部分被移除，并且电介质层52-2的侧壁暴露于开口54A和54B。图18示出了第二蚀刻工艺58，从而形成如图18所示的轮廓。宽度LD1、LD2和LD3的值以及宽度LD1、LD2和LD3之间的关系(例如，比值)可以类似于参考图11A所讨论的，并且在此不再重复。栅极隔离区域52的俯视图形状可以与图11B中所示的基本上相同。图19示出了替代栅极堆叠66A和66B的形成。因此形成了FinFET 68A和68B。
用于形成栅极隔离区域的工艺也可以应用于形成除了FinFET以外的其他类型的晶体管。例如，可以将这些工艺应用于针对平面型晶体管、全环栅型(GAA)晶体管等的虚设栅极切割。图20至23示出了其中为GAA晶体管形成栅极隔离区域的示例实施例。
参考图20，形成了两个堆叠层114和114’。堆叠层114和114’中的每一个均包括沟道层110和牺牲膜112。沟道层110的总数和牺牲膜112的总数可以在1至约10之间的范围内，并且包括1至约10。沟道层110和牺牲膜112的材料彼此不同。根据一些实施例，沟道层110由以下各项形成或者包括以下各项：Si、SiGe等。牺牲膜112可以由以下各项形成或者包括以下各项：SiGe、SiP、SiOCN、SiC等。堆叠层114和114’与相应半导体条带24重叠。在堆叠层114和114’上形成虚设栅极堆叠30，该虚设栅极堆叠30包括虚设栅极电介质32、虚设栅极电极34和硬掩模36。通过蚀刻虚设栅极堆叠30来形成开口50。
根据一些实施例，除了没有形成电介质虚设鳍25’以及突出的鳍24’被堆叠层114和114’代替之外，图20所示的结构的透视图形状和俯视图形状与图14A和图7C所示的结构的透视图形状和俯视图形状基本上相同。可以参考前述实施例来预期形成工艺。
参考图21，形成了栅极隔离区域52。然后，虚设栅极堆叠30A与30B被移除，产生如图22所示的沟槽54A和54B。在后续工艺中，执行第一蚀刻工艺56(图17)和第二蚀刻工艺58(图18)以修改栅极隔离区域52的轮廓。除了图11B中的突出的鳍24’被如图22中的堆叠层114代替之外，图22中所示的结构的俯视图形状类似于图11B中所示的俯视图形状。
在后续工艺中，牺牲膜112被移除，随后形成替代栅极66A和66B，该替代栅极66A和66B包括环绕沟道层110的栅极电介质62和填充沟道层110之间的剩余空间的栅极电极64。因此形成了GAA晶体管68A’和68B’。
根据本公开的一些实施例，栅极隔离区域52包括两层，例如层52-1和52-2。根据替代实施例，栅极隔离区域52可以包括更多层，例如三层、四层、五层和多达十层。例如，图24示出了栅极隔离区域52的俯视图，该栅极隔离区域52包括层52-1、层52-n以及层52-2至52-(n-1)(未示出)，其中整数n例如等于或大于2，并且等于或小于10。形成工艺包括使用共形沉积方法来沉积层52-1至52-(n-1)，其中层52-1至层52-n的材料彼此不同，沉积电介质层52-n，以及执行平坦化工艺。图25示出了在形成栅极隔离区域52之后的晶体管68A和68B的俯视图。该轮廓类似于参考图11B所讨论的轮廓，其中栅极隔离区域52的外层比相应内层越来越宽。
本公开的实施例具有一些有利特征。通过形成多层栅极隔离区域并且蚀刻多层，栅极隔离区域的拐角区域的轮廓被成形，而没有形成底切和尖角。因此，替代栅极的形成更容易，并且不太可能形成空隙。
根据本公开的一些实施例，一种方法包括：形成虚设栅极堆叠；蚀刻虚设栅极堆叠以形成开口；沉积延伸到开口中的第一电介质层；在第一电介质层上沉积第二电介质层，并且第二电介质层延伸到开口中；执行平坦化工艺，以形成包括第一电介质层和第二电介质层的栅极隔离区域；移除虚设栅极堆叠中在栅极隔离区域的相对侧上的部分以形成沟槽；执行第一蚀刻工艺，以移除第一电介质层的侧壁部分；执行第二蚀刻工艺，以使第二电介质层变薄；以及在沟槽中形成替代栅极。在实施例中，在第一蚀刻工艺中，第一电介质层具有比第二电介质层更高的蚀刻速率，而在第二蚀刻工艺中，第一电介质层具有比第二电介质层更低的蚀刻速率。在实施例中，第一蚀刻工艺和第二蚀刻工艺使得栅极隔离区域具有面向沟槽的凹入侧壁。在实施例中，该方法还包括：形成电介质虚设鳍，该电介质虚设鳍从位于电介质虚设鳍的相对侧上的隔离区域突出，并且栅极隔离区域具有接触电介质虚设鳍的底表面。在实施例中，该方法还包括：形成延伸到半导体衬底中的浅沟槽隔离区域，其中栅极隔离区域具有接触浅沟槽隔离区域的底表面。在实施例中，虚设栅极堆叠在两个相邻半导体鳍上延伸。在实施例中，虚设栅极堆叠在堆叠层的两个相邻堆叠上延伸，并且堆叠层的每个堆叠均包括交替的沟道层和牺牲膜，并且该方法还包括移除牺牲膜。
根据本公开的一些实施例，一种结构包括：第一半导体区域和第二半导体区域；第一栅极堆叠和第二栅极堆叠，该第一栅极堆叠和第二栅极堆叠分别位于第一半导体区域和第二半导体区域上；电介质区域，该电介质区域位于第一半导体区域和第二半导体区域之间；以及栅极隔离区域，该栅极隔离区域位于第一栅极堆叠和第二栅极堆叠之间，其中栅极隔离区域的底表面接触电介质区域，并且其中在栅极隔离区域的平面图中，栅极隔离区域具有与第一栅极堆叠和第二栅极堆叠接触的凹入侧壁。在实施例中，该结构还包括：第一栅极间隔件和第二栅极间隔件，该第一栅极间隔件和第二栅极间隔件位于栅极隔离区域的相对侧上并且与栅极隔离区域接触。在实施例中，第一栅极间隔件和第二栅极间隔件中的每一者还接触第一栅极堆叠和第二栅极堆叠。在实施例中，栅极隔离区域具有与电介质区域接触的底部部分，并且其中底部部分的上部比底部部分的相应下部更窄。在实施例中，栅极隔离区域包括：第一电介质层和第二电介质层。第一电介质层包括底部部分以及位于底部部分的相对端部上方并且连接至底部部分的相对端部的两个侧壁部分。第二电介质层位于两个侧壁部分之间。在实施例中，第一电介质层和第二电介质层是由不同的材料形成的。在实施例中，第一电介质层和第二电介质层是由相同的材料形成的，并且第一电介质层和第二电介质层具有不同的孔隙率值。
根据本公开的一些实施例，一种结构包括：第一栅极堆叠和第二栅极堆叠。第一栅极堆叠包括第一栅极电介质；以及第一栅极电极，该第一栅极电极与第一栅极电介质的第一底部部分重叠。第二栅极堆叠包括第二栅极电介质；以及第二栅极电极，该第二栅极电极与第二栅极电介质的第二底部部分重叠。该结构还包括：第一栅极间隔件；以及栅极隔离区域，该栅极隔离区域位于第一栅极堆叠和第二栅极堆叠之间，其中栅极隔离区域包括第一电介质层，该第一电介质层包括底部部分以及位于底部部分的相对端部上方并且连接至底部部分的相对端部的两个侧壁部分，其中第一电介质层与第一栅极堆叠形成第一界面，并且与第一栅极间隔件形成第二界面，并且第一界面和第二界面形成锐角；以及第二电介质层，该第二电介质层位于两个侧壁部分之间。在实施例中，该结构还包括第二栅极间隔件，其中第一栅极间隔件和第二栅极间隔件两者均与栅极隔离区域接触。在实施例中，第一电介质层和第二电介质层是由不同的材料形成的。在实施例中，第一电介质层和第二电介质层是由相同的材料形成的，并且具有不同的密度值。在实施例中，第一电介质层和第二电介质层两者均与第一栅极堆叠和第二栅极堆叠两者接触。在实施例中，该结构还包括：电介质区域，该电介质区域位于栅极隔离区域下面并且与栅极隔离区域接触，其中电介质区域与栅极隔离区域形成第一界面，并且第一电介质层的底部部分与第二电介质层形成第二界面，并且第二界面比第一界面更短。
前述内容概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在本文中进行各种改变、替换和变更。
示例1是一种用于形成半导体结构的方法，包括：形成虚设栅极堆叠；蚀刻所述虚设栅极堆叠以形成开口；沉积延伸到所述开口中的第一电介质层；在所述第一电介质层上沉积第二电介质层，并且所述第二电介质层延伸到所述开口中；执行平坦化工艺，以形成包括所述第一电介质层和所述第二电介质层的栅极隔离区域；移除所述虚设栅极堆叠中在所述栅极隔离区域的相对侧上的部分以形成沟槽；执行第一蚀刻工艺，以移除所述第一电介质层的侧壁部分；执行第二蚀刻工艺，以使所述第二电介质层变薄；以及在所述沟槽中形成替代栅极。
示例2是示例1所述的方法，其中，在所述第一蚀刻工艺中，所述第一电介质层具有比所述第二电介质层更高的蚀刻速率，而在所述第二蚀刻工艺中，所述第一电介质层具有比所述第二电介质层更低的蚀刻速率。
示例3是示例1所述的方法，其中，所述第一蚀刻工艺和所述第二蚀刻工艺使得所述栅极隔离区域具有面向所述沟槽的凹入侧壁。
示例4是示例1所述的方法，还包括：形成电介质虚设鳍，所述电介质虚设鳍从位于所述电介质虚设鳍的相对侧上的隔离区域突出，并且所述栅极隔离区域具有接触所述电介质虚设鳍的底表面。
示例5是示例1所述的方法，还包括：形成延伸到半导体衬底中的浅沟槽隔离区域，其中，所述栅极隔离区域具有接触所述浅沟槽隔离区域的底表面。
示例6是示例1所述的方法，其中，所述虚设栅极堆叠在两个相邻半导体鳍上延伸。
示例7是示例1所述的方法，其中，所述虚设栅极堆叠在堆叠层的两个相邻堆叠上延伸，并且所述堆叠层的每个堆叠包括交替的沟道层和牺牲膜，并且所述方法还包括移除所述牺牲膜。
示例8是一种半导体结构，包括：第一半导体区域和第二半导体区域；第一栅极堆叠和第二栅极堆叠，所述第一栅极堆叠和所述第二栅极堆叠分别位于所述第一半导体区域和所述第二半导体区域上；电介质区域，所述电介质区域位于所述第一半导体区域和所述第二半导体区域之间；以及栅极隔离区域，所述栅极隔离区域位于所述第一栅极堆叠和所述第二栅极堆叠之间，其中，所述栅极隔离区域的底表面接触所述电介质区域，并且其中，在所述栅极隔离区域的平面图中，所述栅极隔离区域具有与所述第一栅极堆叠和所述第二栅极堆叠接触的凹入侧壁。
示例9是示例8所述的结构，还包括：第一栅极间隔件和第二栅极间隔件，所述第一栅极间隔件和所述第二栅极间隔件位于所述栅极隔离区域的相对侧上并且与所述栅极隔离区域接触。
示例10是示例9所述的结构，其中，所述第一栅极间隔件和所述第二栅极间隔件中的每一者还接触所述第一栅极堆叠和所述第二栅极堆叠。
示例11是示例8所述的结构，其中，所述栅极隔离区域具有与所述电介质区域接触的底部部分，并且其中，所述底部部分的上部比所述底部部分的相应下部更窄。
示例12是示例11所述的结构，其中，所述栅极隔离区域包括：第一电介质层，所述第一电介质层包括：底部部分；以及两个侧壁部分，所述两个侧壁部分位于所述底部部分的相对端部上方并且连接至所述底部部分的相对端部；以及第二电介质层，位于所述两个侧壁部分之间。
示例13是示例12所述的结构，其中，所述第一电介质层和所述第二电介质层是由不同的材料形成的。
示例14是示例12所述的结构，其中，所述第一电介质层和所述第二电介质层是由相同的材料形成的，并且所述第二电介质层比所述第一电介质层更加多孔。
示例15是一种半导体结构，包括：第一栅极堆叠，所述第一栅极堆叠包括：第一栅极电介质；以及第一栅极电极，所述第一栅极电极与所述第一栅极电介质的第一底部部分重叠；第二栅极堆叠，所述第二栅极堆叠包括：第二栅极电介质；以及第二栅极电极，所述第二栅极电极与所述第二栅极电介质的第二底部部分重叠；第一栅极间隔件；以及栅极隔离区域，所述栅极隔离区域位于所述第一栅极堆叠和所述第二栅极堆叠之间，其中，所述栅极隔离区域包括：第一电介质层，所述第一电介质层包括底部部分以及位于所述底部部分的相对端部上方并且连接至所述底部部分的相对端部的两个侧壁部分，其中，所述第一电介质层与所述第一栅极堆叠形成第一界面，并且所述第一电介质层与所述第一栅极间隔件形成第二界面，并且所述第一界面和所述第二界面形成锐角；以及第二电介质层，所述第二电介质层位于所述两个侧壁部分之间。
示例16是示例15所述的结构，还包括：第二栅极间隔件，其中，所述第一栅极间隔件和所述第二栅极间隔件两者都与所述栅极隔离区域接触。
示例17是示例15所述的结构，其中，所述第一电介质层和所述第二电介质层是由不同的材料形成的。
示例18是示例15所述的结构，其中，所述第一电介质层和所述第二电介质层是由相同的材料形成的，并且具有不同的密度值。
示例19是示例15所述的结构，其中，所述第一电介质层和所述第二电介质层两者都与所述第一栅极堆叠和所述第二栅极堆叠两者接触。
示例20是示例15所述的结构，还包括：第三电介质层，所述第三电介质层位于所述第一电介质层和所述第二电介质层之间。

Claims (10)

1.一种用于形成半导体结构的方法，包括：
形成虚设栅极堆叠；
蚀刻所述虚设栅极堆叠以形成开口；
沉积延伸到所述开口中的第一电介质层；
在所述第一电介质层上沉积第二电介质层，并且所述第二电介质层延伸到所述开口中；
执行平坦化工艺，以形成包括所述第一电介质层和所述第二电介质层的栅极隔离区域；
移除所述虚设栅极堆叠中在所述栅极隔离区域的相对侧上的部分以形成沟槽；
执行第一蚀刻工艺，以移除所述第一电介质层的侧壁部分；
执行第二蚀刻工艺，以使所述第二电介质层变薄；以及
在所述沟槽中形成替代栅极。
2.根据权利要求1所述的方法，其中，在所述第一蚀刻工艺中，所述第一电介质层具有比所述第二电介质层更高的蚀刻速率，而在所述第二蚀刻工艺中，所述第一电介质层具有比所述第二电介质层更低的蚀刻速率。
3.根据权利要求1所述的方法，其中，所述第一蚀刻工艺和所述第二蚀刻工艺使得所述栅极隔离区域具有面向所述沟槽的凹入侧壁。
4.根据权利要求1所述的方法，还包括：形成电介质虚设鳍，所述电介质虚设鳍从位于所述电介质虚设鳍的相对侧上的隔离区域突出，并且所述栅极隔离区域具有接触所述电介质虚设鳍的底表面。
5.根据权利要求1所述的方法，还包括：形成延伸到半导体衬底中的浅沟槽隔离区域，其中，所述栅极隔离区域具有接触所述浅沟槽隔离区域的底表面。
6.根据权利要求1所述的方法，其中，所述虚设栅极堆叠在两个相邻半导体鳍上延伸。
7.根据权利要求1所述的方法，其中，所述虚设栅极堆叠在堆叠层的两个相邻堆叠上延伸，并且所述堆叠层的每个堆叠包括交替的沟道层和牺牲膜，并且所述方法还包括移除所述牺牲膜。
8.一种半导体结构，包括：
第一半导体区域和第二半导体区域；
第一栅极堆叠和第二栅极堆叠，所述第一栅极堆叠和所述第二栅极堆叠分别位于所述第一半导体区域和所述第二半导体区域上；
电介质区域，所述电介质区域位于所述第一半导体区域和所述第二半导体区域之间；以及
栅极隔离区域，所述栅极隔离区域位于所述第一栅极堆叠和所述第二栅极堆叠之间，其中，所述栅极隔离区域的底表面接触所述电介质区域，并且其中，在所述栅极隔离区域的平面图中，所述栅极隔离区域具有与所述第一栅极堆叠和所述第二栅极堆叠接触的凹入侧壁。
9.根据权利要求8所述的结构，还包括：第一栅极间隔件和第二栅极间隔件，所述第一栅极间隔件和所述第二栅极间隔件位于所述栅极隔离区域的相对侧上并且与所述栅极隔离区域接触。
10.一种半导体结构，包括：
第一栅极堆叠，所述第一栅极堆叠包括：
第一栅极电介质；以及
第一栅极电极，所述第一栅极电极与所述第一栅极电介质的第一底部部分重叠；
第二栅极堆叠，所述第二栅极堆叠包括：
第二栅极电介质；以及
第二栅极电极，所述第二栅极电极与所述第二栅极电介质的第二底部部分重叠；
第一栅极间隔件；以及
栅极隔离区域，所述栅极隔离区域位于所述第一栅极堆叠和所述第二栅极堆叠之间，其中，所述栅极隔离区域包括：
第一电介质层，所述第一电介质层包括底部部分以及位于所述底部部分的相对端部上方并且连接至所述底部部分的相对端部的两个侧壁部分，其中，所述第一电介质层与所述第一栅极堆叠形成第一界面，并且所述第一电介质层与所述第一栅极间隔件形成第二界面，并且所述第一界面和所述第二界面形成锐角；以及
第二电介质层，所述第二电介质层位于所述两个侧壁部分之间。
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