KR102515318B1 - 반도체 디바이스 구조물 및 이를 형성하는 방법 - Google Patents

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룽-쿤 추
충-웨이 수
지아-니 유
춘-푸 루
쿠오-쳉 치앙
쿠안-룬 쳉
치-하오 왕
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Abstract

반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물은 기판 위에 형성된 핀 구조물 및 핀 구조물 위에 형성된 게이트 구조물을 포함한다. 게이트 구조물은 제1 층, 및 제 1층 위의 충전 층을 포함한다. 게이트 구조물은 게이트 구조물의 충전 층 위에 형성된 보호 층을 포함하고, 보호 층은 충전 층에 의해 제1 층으로부터 분리된다.

Description

반도체 디바이스 구조물 및 이를 형성하는 방법{SEMICONDUCTOR DEVICE STRUCTURE AND METHOD FOR FORMING THE SAME}
관련 출원에 대한 교차 참조
본원은 2021년 2월 19일자로 출원된 U.S. 가출원 번호 제63/151,195호의 혜택을 주장하며, 그의 전부는 참조에 의해 본 명세서에 원용된다.
반도체 디바이스는 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 응용에 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 위에 절연 층 또는 유전체 층, 전도성 층 및 반도성 재료 층을 순차적으로 성막하고 그 위에 회로 컴포넌트 및 요소를 형성하기 위해 리소그래피를 사용하여 다양한 재료 층을 패터닝함으로써 제작된다. 많은 집적 회로는 일반적으로 단일 반도체 웨이퍼 상에서 제조되며 웨이퍼 상의 개개의 다이는 스크라이브 라인(scribe line)을 따라 집적 회로 사이를 쏘잉(sawing)하여 싱귤레이팅된다. 개개의 다이는 일반적으로 예를 들어 다중 칩 모듈 또는 다른 유형의 패키징에서 따로따로 패키징된다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능 및 더 낮은 비용을 추구하는 나노미터 기술 프로세스 노드로 진행함에 따라, 제작 및 설계 문제 양자 모두에서의 난관으로 인해 3차원 설계가 개발되었다.
기존의 반도체 디바이스는 일반적으로 그 의도된 목적에 적절했지만, 모든 측면에서 완전히 만족스럽지는 않았다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에서의 표준 관행에 따라, 다양한 피처(feature)들이 일정한 비율로 그려지지 않는다는 것에 유의해야 한다. 사실, 다양한 피처의 치수는 논의의 명료성을 위해 임의로 증가되거나 또는 감소될 수도 있다.
도 1a 내지 도 1k는 본 개시의 일부 실시 형태에 따라, 반도체 디바이스 구조물을 형성하는 다양한 단계의 사시도를 도시한다.
도 2a는 본 개시의 일부 실시 형태에 따라, 도 1i에 도시된 라인 AA'를 따른 반도체 디바이스 구조물의 단면도를 도시한다.
도 2b는 본 개시의 일부 실시 형태에 따라, 도 1i에 도시된 라인 BB'를 따른 반도체 디바이스 구조물의 단면도를 도시한다.
도 3a는 본 개시의 일부 실시 형태에 따라, 도 1j에 도시된 라인 AA'를 따른 반도체 디바이스 구조물의 단면도를 도시한다.
도 3b는 본 개시의 일부 실시 형태에 따라, 도 1j에 도시된 라인 BB'를 따른 반도체 디바이스 구조물의 단면도를 도시한다.
도 4a는 본 개시의 일부 실시 형태에 따라, 도 1k에 도시된 라인 AA'를 따른 반도체 디바이스 구조물의 단면도를 도시한다.
도 4b는 본 개시의 일부 실시 형태에 따라, 도 1k에 도시된 라인 BB'를 따른 반도체 디바이스 구조물의 단면도를 도시한다.
도 5a 내지 도 5k는 본 개시의 일부 실시 형태에 따라, 반도체 디바이스 구조물을 형성하는 다양한 단계의 단면도를 도시한다.
도 6a 내지 도 6c는 본 개시의 일부 실시 형태에 따라, 반도체 디바이스 구조물을 형성하는 다양한 단계의 단면도를 도시한다.
도 7a 내지 도 7e는 본 개시의 일부 실시 형태에 따라, 반도체 디바이스 구조물을 형성하는 다양한 단계의 단면도를 도시한다.
도 8a 내지 도 8i는 본 개시의 일부 실시 형태에 따라, 반도체 디바이스 구조물을 형성하는 다양한 단계의 단면도를 도시한다.
도 9a 내지 도 9e는 본 개시의 일부 실시 형태에 따라, 반도체 디바이스 구조물을 형성하는 다양한 단계의 단면도를 도시한다.
이하의 개시는 제공된 요지의 상이한 피처를 구현하기 위한, 많은 상이한 실시 형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정한 예가 아래에 설명된다. 물론, 이들은 예일 뿐이고 제한적인 것으로 의도되지는 않는다. 예를 들어, 이하의 설명에서 제1 피처를 제2 피처 위에 또는 상에 형성하는 것은, 제1 및 제2 피처들이 직접 접촉하게 형성되는 실시형태들을 포함할 수도 있고, 또한, 제1 및 제2 피처들이 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 추가 피처들이 형성될 수도 있는 실시형태들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 부호 및/또는 문자들을 반복할 수도 있다. 이 반복은 간결성 및 명료성의 목적을 위한 것이고 그 자체는 논의된 다양한 실시형태들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
실시형태들의 일부 변형들이 설명된다. 다양한 도면 및 예시적 실시 형태들 전체에 걸쳐, 유사한 참조 부호는 유사한 요소를 나타내기 위해 사용된다. 추가 작업이 방법 전, 도중 그리고 후에 제공될 수 있고 방법의 다른 실시 형태를 위해, 설명된 작업 중 일부가 대체되거나 또는 제거될 수 있음이 이해되어야 한다.
아래에서 설명하는 게이트 올 어라운드(GAA) 트랜지스터 구조물은 임의의 적합한 방법에 의해 패터닝될 수도 있다. 예를 들어, 구조물은 이중 패터닝 또는 다중 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수도 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬 프로세스를 결합하여, 예를 들어 그렇지 않고 단일 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 하나의 실시 형태에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생 층과 함께 형성된다. 그 다음 희생 층이 제거되고, 다음으로 나머지 스페이서가 GAA 구조물을 패터닝하기 위해 사용될 수도 있다.
반도체 디바이스 구조물을 형성하기 위한 실시 형태가 제공된다. 도 1a 내지 도 1k는 본 개시의 일부 실시 형태에 따라 반도체 디바이스 구조물(100a)을 형성하는 다양한 단계의 사시도를 도시한다. 반도체 디바이스 구조물(100a)은 게이트 올 어라운드(GAA) 트랜지스터 구조물이다. 일부 다른 실시 형태에서, 반도체 디바이스 구조물(100a)은 FinFET 디바이스 구조물이고, 핀 구조물은 기판 위에 형성된다. 게이트 구조물(150)(도 5h에 도시됨)은 핀 구조물 위에 형성된다.
도 1a에 도시된 바와 같이, 일부 실시 형태에 따라, 기판(102)이 제공된다. 기판(102)은 실리콘 또는 다른 반도체 재료로 제조될 수도 있다. 대안적으로 또는 추가적으로, 기판(102)은 게르마늄과 같은 다른 기본 반도체 재료를 포함할 수도 있다. 일부 실시 형태에서, 기판(102)은 실리콘 카바이드, 갈륨 비소, 인듐 비소화물 또는 인듐 인화물과 같은 화합물 반도체로 제조된다. 일부 실시 형태에서, 기판(102)은 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물 또는 갈륨 인듐 인화물과 같은 합금 반도체로 제조된다. 일부 실시 형태에서, 기판(102)은 에피택셜 층을 포함한다. 예를 들어, 기판(102)은 벌크 반도체 위에 놓인 에피택셜 층을 갖는다.
다수의 제1 반도체 층(104) 및 다수의 제2 반도체 층(106)이 기판(102) 위에 순차적으로 교대로 형성된다. 반도체 층(104, 106)은 수직으로 적층되어 적층된 나노와이어 구조물(또는 적층된 나노구조물)을 형성한다.
일부 실시 형태에서, 제1 반도체 층(104) 및 제2 반도체 층(106)은 독립적으로 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(Si1-xGex, 0.1 <x<0.7, x값은 실리콘 게르마늄중 게르마늄(Ge)의 원자 백분율이다), 인듐 비소화물(InAs), 인듐 갈륨 비소화물(InGaAs), 인듐 안티몬화물(InSb) 또는 다른 적용 가능한 재료를 포함한다. 일부 실시 형태에서, 제1 반도체 층(104) 및 제2 반도체 층(106)은 상이한 재료로 제조된다.
제1 반도체 층(104) 및 제2 반도체 층(106)은 상이한 격자 상수를 갖는 상이한 재료로 제조된다. 일부 실시 형태에서, 제1 반도체 층(104)은 실리콘(Si)으로 제조되고, 제2 반도체 층(106)은 실리콘 게르마늄(Si1-xGex, 0.1 <x<0.7)으로 제조된다. 일부 다른 실시 형태에서, 제1 반도체 층(104)은 실리콘 게르마늄(Si1-xGex, 0.1 <x<0.7)으로 제조되고, 제2 반도체 층(106)은 실리콘(Si)으로 제조된다.
일부 실시 형태에서, 제1 반도체 층(104) 및 제2 반도체 층(106)은 선택적 에피택셜 성장(SEG) 프로세스, 화학 기상 증착(CVD) 프로세스(예를 들어, 저압 CVD(LPCVD), 플라즈마 강화 CVD(PECVD)), 분자 에피택시 프로세스 또는 다른 적용 가능한 프로세스에 의해 형성된다. 일부 실시 형태에서, 제1 반도체 층(104) 및 제2 반도체 층(106)은 동일한 챔버에서 인시츄(in-situ)로 형성된다.
일부 실시 형태에서, 각각의 제1 반도체 층(104)의 두께는 약 1.5 나노미터(nm) 내지 약 20 nm의 범위이다. 특정 거리 또는 크기와 관련하여 "약"과 같은 용어는 지정된 거리 또는 크기에서 유의하지 않은 편차를 배제하지 않는 것으로 해석되어야 하며, 예를 들어 20 % 까지의 편차를 포함할 수도 있다. 일부 실시 형태에서, 제1 반도체 층(104)은 두께가 실질적으로 균일하다. 일부 실시 형태에서, 각각의 제2 반도체 층(106)의 두께는 약 1.5 nm 내지 약 20 nm의 범위이다. 일부 실시 형태에서, 제2 반도체 층(106)은 두께가 실질적으로 균일하다.
다음으로, 도 1b에 도시된 바와 같이, 일부 실시 형태에 따라, 제1 반도체 층(104) 및 제2 반도체 층(106)은 핀 구조물(110)을 형성하기 위해 패터닝된다.
그 후에, 도 1c에 도시된 바와 같이, 일부 실시 형태에 따라, 격리 구조물(114)이 기판(102) 위에 형성된다. 격리 구조물(114)은 핀 구조물(110)를 둘러싸는 얕은 트렌치 격리(STI) 구조물일 수도 있다. 핀 구조물(110)의 상단부는 격리 구조물(114) 위에 있다. 핀 구조물(110)의 하부는 격리 구조물(114)에 의해 둘러싸이고, 핀 구조물(110)의 상부는 격리 구조물(114)로부터 돌출된다.
다음으로, 도 1d에 도시된 바와 같이, 일부 실시 형태에 따라, 더미 게이트 유전체 층(116)이 핀 구조물(110) 위에 형성되고, 그 다음 더미 게이트 전극 층(118)이 더미 게이트 유전체 층(116) 상에 형성된다. 그 후에, 더미 게이트 유전체 층(116) 및 더미 게이트 전극 층(118)은 패터닝 프로세스에 의해 패터닝된다. 더미 게이트 구조물(120)은 더미 게이트 유전체 층(116) 및 더미 게이트 전극 층(118)에 의해 구성된다.
패터닝 프로세스는 포토리소그래피 프로세스와 식각 프로세스를 포함한다. 포토리소그래피 프로세스는 포토레지스트 코팅(예를 들어, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 노출 후 베이킹, 포토레지스트 현상, 린싱 및 건조(예를 들어, 하드 베이킹)를 포함한다. 식각 프로세스는 건식 식각 프로세스 또는 습식 식각 프로세스를 포함한다.
더미 게이트 전극 층(118)은 핀 구조물(110)을 부분적으로 덮고 이를 가로 질러 연장하도록 형성된다. 일부 실시 형태에서, 더미 게이트 전극 층(118)은 핀 구조물(110) 주위를 감싼다. 더미 게이트 유전체 층(116)은 실리콘 산화물로 제조되거나 또는 이를 포함할 수도 있다. 일부 실시 형태에서, 더미 게이트 유전체 층(116)은 화학 기상 증착(CVD) 프로세스, 물리 기상 증착(PVD) 프로세스, 원자 층 증착(ALD) 프로세스, 다른 적용 가능한 프로세스 또는 이들의 조합과 같은 성막 프로세스에 의해 형성된다.
일부 실시 형태에서, 더미 게이트 전극 층(118)은 다결정질 실리콘(poly-Si) 또는 다결정질 실리콘 게르마늄(poly-SiGe)으로 제조된다. 일부 실시 형태에서, 더미 게이트 전극 층(118)은 화학 기상 증착(CVD) 프로세스, 물리 기상 증착(PVD) 프로세스, 원자 층 증착(ALD) 프로세스, 다른 적용 가능한 프로세스 또는 이들의 조합과 같은 성막 프로세스에 의해 형성된다.
그 후에, 도 1e에 도시된 바와 같이, 일부 실시 형태에 따라, 게이트 스페이서 층(124)이 더미 게이트 전극 층(118)의 양쪽(opposite) 측벽 표면 상에 그리고 더미 게이트 유전체 층(116) 위에 형성된다. 게이트 스페이서 층(124)은 후속 프로세스 동안 더미 게이트 구조물(120)에 더 많은 보호를 제공할 수 있다.
일부 실시 형태에서, 게이트 스페이서 층(124)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산질화물(SiON), 실리콘 탄소 질화물(SiCN), 실리콘 산화물 탄질화물(SiOCN), 또는 이들의 조합과 같은 유전체 재료로 제조된다. 일부 실시 형태에서, 게이트 스페이서 층(124)은 화학 기상 증착(CVD) 프로세스, 물리 기상 증착(PVD) 프로세스, 원자 층 증착(ALD) 프로세스, 다른 적용 가능한 프로세스 또는 이들의 조합과 같은 성막 프로세스에 의해 형성된다.
다음으로, 도 1f에 도시된 바와 같이, 일부 실시 형태에 따라, 제1 반도체 층(104)의 일부가 제거되어 S/D 트렌치(129)를 형성한다. S/D 트렌치(129)는 2개의 인접한 제2 반도체 층(106) 사이에 있다.
다음으로, 게이트 스페이서 층(124)바로 아래의 제1 반도체 층(104)의 다른 부분이 제거되어 캐비티(미도시)를 형성하고 캐비티는 S/D 트렌치(129)에 의해 노출된다. 그 후에, 내부 스페이서 층(136)이 캐비티에 형성된다. 내부 스페이서 층(136)은 게이트 스페이서 층(124)의 바로 아래에 있다. 내부 스페이서 층(136)은 S/D 구조물(138)(나중에 형성됨, 도 1g)와 게이트 구조물(150)(나중에 형성됨, 도 1k에 도시) 사이의 배리어로서 사용된다. 내부 스페이서 층(136)은 S/D 구조물(138)(나중에 형성됨, 도 1g)와 게이트 구조물(150)(나중에 형성됨, 도 1k에 도시) 사이의 기생 커패시턴스를 감소시킬 수 있다.
그 후에, 도 1f에 도시된 바와 같이, 일부 실시 형태에 따라, S/D 구조물(138)이 S/D 트렌치(129)에 형성된다. S/D 구조물(138)은 내부 스페이서 층(136)과 직접 접촉한다.
S/D 구조물(138)은 실리콘 게르마늄(SiGe), 인듐 비화물(InAs), 인듐 갈륨 비화물(InGaAs), 인듐 안티몬화물(InSb), 갈륨 비소화물(GaAs), 갈륨 안티몬화물(GaSb), 인듐 알루미늄 인화물(InAlP), 인듐 인화물(InP), 또는 이들의 조합을 포함할 수도 있다. S/D 구조물(138)은 하나 이상의 도펀트로 도핑될 수도 있다. 일부 실시 형태에서, S/D 구조물(138)은 인(P), 비소(As), 안티몬(Sb) 또는 다른 적용 가능한 도펀트로 도핑된 실리콘(Si)이다. 대안적으로, S/D 구조물(138)은 붕소(B) 또는 다른 적용 가능한 도펀트로 도핑된 실리콘 게르마늄(SiGe)이다.
일부 실시 형태에서, S/D 구조물(138)은 에피택시 또는 에피택셜(에피) 프로세스에 의해 형성된다. 에피 프로세스는 선택적 에피택셜 성장(SEG) 프로세스, CVD 증착 기술(예를 들어, 기상 에피택시(VPE) 및/또는 초고진공 CVD(UHV-CVD)), 분자 빔 에피택시 또는 기타 적합한 에피 프로세스를 포함할 수도 있다.
다음으로, 도 1h에 도시된 바와 같이, 일부 실시 형태에 따라, 콘택 식각 정지 층(CESL)(140)이 S/D 구조물(138) 위에 형성되고, 층간 유전체(ILD) 층(142)이 CESL(140) 위에 형성된다. 다음으로, ILD 층(142)의 일부가 제거되어 더미 게이트 전극 층(118)의 상단 표면을 노출시킨다. 일부 실시 형태에서, ILD 층(142)의 일부는 평탄화 프로세스, 화학적 기계적 연마(CMP) 프로세스에 의해 제거된다.
일부 실시 형태에서, CESL(140)은 실리콘 질화물, 실리콘 산질화물 및/또는 다른 적용 가능한 재료로 제조된다. CESL(140)은 플라즈마 강화 화학 기상 증착(CVD) 프로세스, 저압 CVD 프로세스, 원자 층 증착(ALD) 프로세스 또는 다른 적용 가능한 프로세스에 의해 형성될 수도 있다.
ILD 층(142)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 저-k 유전체 재료 및/또는 다른 적용 가능한 유전체 재료와 같은 다수의 유전체 재료로 제조된 다층을 포함할 수도 있다. 저-k 유전체 재료의 예는 불소화 실리카 유리(FSG), 탄소 도핑된 실리콘 산화물, 비정질 불소화 탄소, 파릴렌, 비스-벤조시클로부텐(BCB), 또는 폴리이미드를 포함하지만 이에 한정되지는 않는다. ILD 층(142)은 화학 기상 증착(CVD) 프로세스, 물리 기상 증착(PVD) 프로세스, 원자 층 증착(ALD) 프로세스, 스핀 온 코팅 프로세스, 또는 다른 적용 가능한 프로세스에 의해 형성될 수도 있다.
그 후에, 도 1i에 도시된 바와 같이, 일부 실시 형태에 따라, 더미 게이트 구조물(120)이 제거되어 ILD 층(142)에서 트렌치(143)를 형성한다. 더미 게이트 유전체 층(116) 및 더미 게이트 전극 층(118)은 건식 식각 프로세스 또는 습식 식각 프로세스와 같은 식각 프로세스에 의해 제거된다.
도 2a는 본 개시의 일부 실시 형태에 따라, 도 1i에 도시된 라인 AA'를 따른 반도체 디바이스 구조물의 단면도를 도시한다. 도 2b는 본 개시의 일부 실시 형태에 따라, 도 1i에 도시된 라인 BB'를 따른 반도체 디바이스 구조물의 단면도를 도시한다.
도 2a 및 도 2b에 도시된 바와 같이, 제1 반도체 층(104) 및 제2 반도체 층(106)은 트렌치(143)에 의해 노출된다.
그 후에, 도 11에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 제1 반도체 층(104)이 제거되어 다수의 갭(145)을 형성한다. 각각의 갭(145)은 2개의 인접한 제2 반도체 층(106) 사이에 형성된다. 제1 반도체 층(104) 및 제2 반도체 층(106)은 상이한 재료로 제조되기 때문에, 이들은 상이한 식각 선택성을 갖는다. 따라서, 제1 반도체 층(104)은 제거되지만, 제2 반도체 층(106)은 남는다.
나머지 제2 반도체 층(106)은 반도체 디바이스 구조물(100a)의 채널 영역으로서 사용된다. 일부 실시 형태에서, 제2 반도체 층(106)은 "나노구조물", "나노와이어" 또는 "나노시트"로 지칭될 수도 있다. 따라서, 제1 핀 구조물(110)은 수직 방향으로 적층된 다수의 나노구조물을 포함한다.
도 3a는 본 개시의 일부 실시 형태에 따라, 도 1j에 도시된 라인 AA'를 따른 반도체 디바이스 구조물의 단면도를 도시한다. 도 3b는 본 개시의 일부 실시 형태에 따라, 도 1j에 도시된 라인 BB'를 따른 반도체 디바이스 구조물의 단면도를 도시한다.
도 3a 및 도 3b에 도시된 바와 같이, 갭(145)은 2개의 인접한 제2 반도체 층(106) 사이에 있고 갭(145)은 트렌치(143)에 의해 노출된다.
다음으로, 도 1k에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 게이트 유전체 층(152), 제1 층(154), 제2 층(156) 및 충전 층(158)이 트렌치(143) 및 갭(145)에 형성된다. 게이트 구조물(150)은 게이트 유전체 층(152), 제1 층(154) 및 제2 층(156) 및 충전 층(158)에 의해 구성된다. 다음으로, 충전 층(158) 상에 보호 층(160)이 형성되고, 보호 층(160) 위에 절연 층(162)이 형성된다. 제1 층(154) 및 제2 층(156)은 상이한 재료로 제조된다. 제1 층(154), 제2 층(156) 및 충전 층(158)은 상이한 재료로 제조된다. 절연 층(162)은 게이트 유전체 층(152)과 직접 접촉하는 돌출부를 포함한다.
도 4a는 본 개시의 일부 실시 형태에 따라, 도 1k에 도시된 라인 AA'를 따른 반도체 디바이스 구조물의 단면도를 도시한다. 도 4b는 본 개시의 일부 실시 형태에 따라, 도 1k에 도시된 라인 BB'를 따른 반도체 디바이스 구조물의 단면도를 도시한다.
도 4a 및 도 4b에 도시된 바와 같이, 제1 층(154)은 U자형 구조물을 가지며 제2 층(156)은 제1 층(154) 위에 형성된다. 충전 층(158)은 제2 층(156)에 의해 제1 층(154)으로부터 분리되고, 보호 층(160)은 제2 층(156) 및 충전 층(158)에 의해 제1 층(154)으로부터 분리된다. 보호 층(160)이 선택적으로 충전 층(158) 및 제2 층(156) 상에 형성되지만, 게이트 절연 층(152) 상에는 형성되지 않는다.
도 5a 내지 도 5k는 본 개시의 일부 실시 형태에 따라, 반도체 디바이스 구조물(100a)을 형성하는 다양한 단계의 단면도를 도시한다. 도 5a는 본 개시의 일부 실시 형태에 따라, 도 3b의 확대된 영역(A)를 도시한다. 도 5a 내지 도 5k는 트렌치(143) 및 갭(145)에 게이트 구조물(150)을 형성하기 위한 상세 프로세스를 도시한다.
도 5a에 도시된 바와 같이, 게이트 유전체 층(152)은 트렌치(143)에 그리고 게이트 스페이서 층(124) 상에 형성된다. 트렌치(143)는 게이트 유전체 층(152)으로 완전히 채워지지 않는다.
일부 실시 형태에서, 게이트 유전체 층(152)은 고-k 유전체 층이다. 일부 실시 형태에서, 고-k 게이트 유전체 층은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 고-k 유전체 재료, 또는 이들의 조합과 같은 하나 이상의 유전체 재료 층으로 제조된다. 일부 실시 형태에서, 게이트 유전체 층(152)은 화학 기상 증착(CVD) 프로세스, 물리 기상 증착(PVD) 프로세스, 원자 층 증착(ALD) 프로세스, 다른 적용 가능한 프로세스 또는 이들의 조합을 사용하여 형성된다.
다음으로, 도 5b에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 제1 층(154)이 게이트 유전체 층(152) 위에 형성된다. 제1 층(154)은 트렌치(143)에 컨포멀하게(conformally) 형성된다.
제1 층(154)은 전도성 층이다. 제1 층(154)은 단일 층 또는 다중 층일 수도 있다. 일부 실시 형태에서, 제1 층(154)은 n-일함수 재료를 포함한다. 일부 실시 형태에서, 제1 층(154)은 Si-함유 재료, Al-함유 재료, 또는 이들의 조합을 포함한다. 일부 실시 형태에서, Si 함유 재료는 TiSiN, TiSiC, TiSiAlC 또는 이들의 조합으로 제조된다. 일부 실시 형태에서, Al 함유 재료는 TiAlC, TaAlC, TiSiAlC, TiAlN, AlN 또는 이들의 조합으로 제조된다. 일부 실시 형태에서, 제1 층(154)은 화학 기상 증착(CVD) 프로세스, 물리 기상 증착(PVD) 프로세스, 원자 층 증착(ALD) 프로세스, 다른 적용 가능한 방법 또는 이들의 조합을 사용하여 형성된다.
그 후에, 도 5c에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 더미 층(153)이 제1 층(154) 위에 그리고 트렌치(143)에 형성된다. 트렌치(143)는 게이트 유전체 층(152), 제1 층(154) 및 더미 층(153)으로 완전히 채워진다.
더미 층(153)은 하지 층을 보호하기 위해 사용된다. 일부 실시 형태에서, 더미 층(153)은 스핀-온-글라스(SOG), 스핀-온-카본(SOC), 반사 방지 코팅(ARC), 다른 적용 가능한 재료 또는 이들의 조합으로 제조된다. 일부 실시 형태에서, 더미 층(153)은 화학 기상 증착(CVD) 프로세스, 물리 기상 증착(PVD) 프로세스, 원자 층 증착(ALD) 프로세스, 원자 층 증착(ALD), 다른 적용 가능한 프로세스 또는 이들의 조합을 사용하여 형성된다.
그 후에, 도 5d에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라 더미 층(153)의 일부가 제거된다. 결과적으로, 제1 층(154)의 일부가 노출된다. 일부 실시형태에서, 더미 층(153)의 일부는 습식 식각 프로세스 또는 건식 식각 프로세스와 같은 식각 프로세스에 의해 제거된다.
그 후에, 도 5e에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 나머지 더미 층(153)을 마스크로 사용함으로써 제1 층(154)의 일부가 제거되어 게이트 유전체 층(152)의 일부를 노출시킨다. 더미 층(153)으로 덮인 나머지 제1 층(154)은 제거되지 않는다. 제1 층(154)의 상단 표면은 게이트 스페이서 층(124)의 상단 표면보다 더 낮다.
그 후에, 도 5f에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라 더미 층(153)이 제거된다. 일부 실시형태에서, 더미 층(153)은 습식 식각 프로세스 또는 건식 식각 프로세스와 같은 식각 프로세스에 의해 제거된다. 결과적으로, 제1 층(154)은 U자형 구조물을 갖는다.
트렌치(153)는 제1 깊이(D1)를 갖는다. 일부 실시 형태에서, 제1 깊이(D1)는 약 30 nm 내지 약 200 nm의 범위이다. 나머지 제1 층(154)은 제2 깊이(D2)를 갖는다. 일부 실시 형태에서, 제2 깊이(D2)는 약 1 nm 내지 약 10 nm의 범위이다.
다음으로, 도 5g에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 제2 층(156)이 제1 층(154) 위에 그리고 트렌치(143)에 형성되고, 충전 층(158)은 제2 층(156) 및 게이트 스페이서 층(124) 위에 형성된다. 다음으로, 트렌치(143) 외부의 제2 층(156)의 일부 및 충전 층(158)의 일부가 평탄화 프로세스, 화학적 기계적 연마(CMP) 프로세스에 의해 제거된다.
제2 층(156)은 전도성 층이다. 제2 층(156)은 단일 층 또는 다중 층일 수도 있다. 일부 실시 형태에서, 제2 층(156)은 p-일함수 재료를 포함한다. 일부 실시 형태에서, 제2 층(156)은 TiN, TaN, WCN, WSi, Ti, Ni, Co 또는 이들의 조합으로 제조된다. 일부 실시 형태에서, 제2 층(156)은 화학 기상 증착(CVD) 프로세스, 물리 기상 증착(PVD) 프로세스, 원자 층 증착(ALD) 프로세스, 다른 적용 가능한 프로세스 또는 이들의 조합을 사용하여 형성된다.
충전 층(158)은 또한 전도성 층이다. 충전 층(158)은 단일 층 또는 다중 층일 수도 있다. 일부 실시 형태에서, 충전 층(158)은 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 재료, 또는 이들의 조합으로 제조된다. 일부 실시 형태에서, 충전 층(158)은 화학 기상 증착(CVD) 프로세스, 물리 기상 증착(PVD) 프로세스, 원자 층 증착(ALD) 프로세스, 전기도금, 다른 적용 가능한 방법 또는 이들의 조합을 사용하여 형성된다.
다음으로, 도 5h에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 게이트 유전체 층(152)의 일부, 제2 층(156)의 일부 및 충전 층(158)의 일부가 제거된다. 결과적으로, 충전 층(158)의 상단 표면은 게이트 스페이서 층(124)의 상단 표면보다 더 낮다. 일부 실시 형태에서, 충전 층(158)의 상단 표면은 제2 층(156)의 상단 표면 및 게이트 유전체 층(152)의 상단 표면과 실질적으로 높이가 같다. 충전 층(158)은 T자형 구조물을 갖는다.
게이트 유전체 층(152)의 일부, 제2 층(156)의 일부 및 충전 층(158)의 일부는 습식 식각 프로세스 또는 건식 식각 프로세스와 같은 식각 프로세스에 의해 제거된다.
제2 층(156)의 상단 표면으로부터 제1 층(154)의 상단 표면으로 측정되는 제3 깊이(D3)가 있다. 일부 실시 형태에서, 제3 깊이(D3)는 약 1 nm 내지 약 20 nm의 범위이다.
다음으로, 도 5i에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 보호 층(160)이 충전 층(158) 상에 그리고 제2 층(156) 상에 형성된다. 보호 층(160)은 충전 층(158)의 노출된 상단 표면과 제2 층(156)의 노출된 상단 표면 상에 형성된다. 제2 층(156)의 상단 표면은 보호 층(160)의 하단 표면과 직접 접촉한다. 충전 층(158)의 상단 표면은 보호 층(160)의 하단 표면과 직접 접촉한다. 충전 층(158)은 제 2 층(156) 및 보호 층(160)에 의해 둘러싸인다.
표면 처리 프로세스는 충전 층(158) 및 제 2 층(156)의 상단 표면을 활성화하기 위해 사용된다. 일부 실시 형태에서, 표면 처리 프로세스는 수소(H2) 가스를 사용하는 것을 포함한다. 수소(H2) 가스가 사용되는 경우, 층(158)의 상단 표면과 제2 층(156)의 상단 표면상의 자연 금속 산화물(native metal oxide)이 제거된 후 상단 표면에 수소 라디칼이 형성된다. 한편, 유전체 게이트 스페이서 층(124)은 수소와 반응하지 않는다. 따라서, 보호 층(160)의 형성을 용이하게 하기 위해 충전 층(158) 및 제2 층(156)의 상단 표면에 수소 라디칼이 선택적으로 형성된다.
다음으로, 성막 프로세스에 의해 보호 층(160)이 형성된다. 성막 프로세스는, 유전체 게이트 스페이서 층(124)상이 아니라, 충전 층(158)의 상단 표면과 제2 층(156)의 상단 표면 상에만 전구체를 공급하는 단계를 포함한다. 일부 실시 형태에서, 전구체는 텅스텐(W)-함유 재료, 예컨대 텅스텐 헥사플루오라이드(WF6) 또는 텅스텐 헥사클로라이드(WCl6)를 포함한다. 전구체는 수소 라디칼과 반응하여 보호 층(160)을 형성한다.
보호 층(160)은 하지 층을 보호하기 위해 식각 정지 층으로서 사용된다. 또한, 보호 층(160)은 낮은 게이트 저항(Rg)을 갖는다. 보호 층(160)이 너무 얇거나 잘 형성되지 않는 경우, 보호 효과는 충분히 좋지 않다.
보호 층(160)은 전도성 재료(이를테면, 충전 층(158) 및 제2 층(156)) 상에 선택적으로 형성되지만, 절연 재료(예를 들어, 게이트 유전체 층(152)) 상에 형성되지 않음에 유의해야 한다. 일부 실시 형태에서, 제1 층(154)은 Si-함유 재료, Al-함유 재료, 또는 이들의 조합을 포함한다. 일부 실시 형태에서, 보호 층(160)은 제 1 층(154)의 재료가 쉽게 산화되어 절연성(예를 들어, 금속 산화물 층)이 되기 때문에 제1 층(154) 상에 형성되지 않는다.
보호 층(160)이 제1 층(154) 상에 형성되지 않으므로, 제1 층(154)이 도 5h의 프로세스 후에 노출되면, 노출된 제1 층은 (콘택 구조물을 형성하기 위해 개구부를 형성하기 위한)후속 식각 프로세스에 의해 식각되거나 손상될 것이다. 제1 층(154)이 노출되지 않고 제2 층(156) 및 충전 층(158)에 의해 덮인다. 보호 층(160)의 형성 품질은 제1 층(154)과 보호 층(160) 사이에 충전 층(158)을 사용함으로써 향상된다.
또한, 보호 층(160)은 제2 층(156) 및 충전 층(158)에 의해 제1 층(154)으로부터 분리된다. 충전 층(158)은 제2 층(156)에 의해 제1 층(154)으로부터 분리된다.
보호 층(160)는 제1 두께(T1)를 갖는다. 일부 실시 형태에서, 제1 두께(T1)는 약 1 nm 내지 약 20 nm의 범위이다. 두께가 너무 작으면, 보호 효과가 충분히 좋지 않다. 두께가 너무 크면, 최종 게이트 높이가 너무 높아, 게이트-대-소스 커패시턴스가 커져 디바이스 교류(AC) 성능이 저하된다.
다음으로, 도 5j에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 절연 층(162)이 트렌치(143)에 그리고 보호 층(160) 상에 그리고 게이트 유전체 층(152) 상에 형성된다. 절연 층(162)은 게이트 유전체 층(152)과 직접 접촉하는 돌출부를 포함한다.
일부 실시 형태에서, 절연 층(162)은 SiO2, Si3N4, SiON, SiOCN, SiOCH 또는 다른 적용 가능한 재료로 제조된다. 일부 실시 형태에서, 절연 층(162)은 화학 기상 증착(CVD) 프로세스, 물리 기상 증착(PVD) 프로세스, 원자 층 증착(ALD) 프로세스, 스핀-온 코팅 프로세스, 또는 다른 적용 가능한 프로세스에 의해 형성된다.
다음으로, 도 5k에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 식각 정지 층(164) 및 제2 유전체 층(166)이 게이트 스페이서 층(124) 및 절연 층(162) 상에 형성된다. 제2 유전체 층(166) 및 식각 정지 층(164) 및 절연 층(162)을 통해 개구부(미도시)가 형성되고, 다음으로 그 개구부에 배리어 층(168) 및 전도성 층(170)이 형성된다. 게이트 콘택 구조물(172)은 U자형 배리어 층(168) 및 전도성 층(170)을 포함하고, U자형 배리어 층(168)은 보호 층(160)과 직접 접촉한다. 게이트 콘택 구조물(172)은 절연 층(162), 식각 정지 층(164) 및 제2 유전체 층(166)을 통한다. 게이트 콘택 구조물(172)은 보호 층(160)에 의해 게이트 구조물(150)에 전기적으로 접속된다.
일부 실시 형태에서, 배리어 층(168)은 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 코발트 텅스텐(CoW) 또는 다른 적용 가능한 재료로 제조된다. 일부 실시 형태에서, 배리어 층(168)은 Ti/TiN/W로 제조되고, 배리어 층(168)에서 텅스텐(W)은 전도성 층(168)이 텅스텐(W)으로 제조될 때 전도성 층(170)의 그레인 크기보다 더 작은 그레인 크기를 갖는다.
일부 실시 형태에서, 배리어 층(168)은 화학 기상 증착(CVD) 프로세스, 물리 기상 증착(PVD) 프로세스, 원자 층 증착(ALD) 프로세스, 도금 프로세스 또는 다른 적용 프로세스에 의해 형성된다.
일부 실시 형태에서, 전도성 층(170)은 텅스텐(W), 코발트(Co), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄탈륨(Ta), 백금(Pt), 몰리브덴(Mo), 은(Ag), 망간(Mn), 지르코늄(Zr), 루테늄(Ru) 또는 다른 적용 재료로 제조된다. 일부 실시 형태에서, 전도성 층(170)은 화학 기상 증착(CVD) 프로세스, 물리 기상 증착(PVD) 프로세스, 원자 층 증착(ALD) 프로세스, 도금 프로세스 또는 다른 적용 프로세스에 의해 형성된다.
게이트 구조물(150) 위에 보호 층이 없으면, 절연 층(162)을 통해 개구부가 형성되는 경우, 게이트 구조물(150)이 손상될 수도 있다. 보호 층은 하지 게이트 구조물(150)이 손상되는 것으로부터 보호하기 위해 식각 정지 기능을 제공한다. 보호 층(160)이 제 1 층(154) 상에 형성되는 경향이 없을 수 있으므로, 제1 층(154)은 제2 층(156) 및 충전 층(158)에 의해 보호 층(160)으로부터 분리된다. 보호 층(160)은 보호 층(160)의 형성 품질을 확보하기 위해 제1 층(154)과 직접 접촉하지 않는다.
보호 층(160)은 임의의 식각 프로세스에 의해 하지 게이트 구조물(150)이 손상되는 것을 방지하기에 충분한 보호를 제공하기 위해 제2 층(156) 및 충전 층(158) 상에 형성된다는 점에 유의해야 한다. 일부 실시 형태에서, 보호 층(160)의 하단 표면의 제1 폭은 충전 층(158)의 상단 표면의 제2 폭보다 더 크다. 보호 층(160)은 보호할 뿐만 아니라 낮은 게이트 저항(Rg)을 제공한다. 따라서, 반도체 디바이스 구조물(100a)의 성능이 개선된다.
도 6a 내지 도 6c는 본 개시의 일부 실시 형태에 따라 반도체 디바이스 구조물(100b)을 형성하는 다양한 단계의 단면도를 도시한다. 반도체 디바이스 구조물(100b)을 형성하는 데 사용되는 프로세스 및 재료는 반도체 디바이스 구조물(100a)을 형성하는 데 사용되는 것과 유사하거나 동일할 수 있으며 여기서 반복되지 않는다.
도 6a는 도 5g와 유사하며, 도 6a와 도 5g 사이의 차이는 도 6a에 있는 제2 층(156)이 도 5g에 있는 제2 층(156)보다 더 두껍다는 것이다. 제2 층(156)은 하단부 및 측벽부를 가지며, 하단부는 제1 층(154)과 직접 접촉한다. 하단부는 측벽부보다 더 두껍다.
다음으로, 도 6b에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 게이트 유전체 층(152)의 일부, 제2 층(156)의 일부 및 충전 층(158)의 일부가 제거된다. 충전 층(158)은 직사각형 구조물을 갖는다.
그 후에, 도 6c에 도시된 바와 같이, 보호 층(160) 상에 게이트 콘택 구조물(172)이 형성된다. 게이트 콘택 구조물(172)은 보호 층(160)에 의해 게이트 구조물(150)에 전기적으로 접속된다. 보호 층(160)은 제2 층(156) 및 충전 층(158)에 의해 제1 층(154)으로부터 분리된다.
도 7a 내지 도 7e는 본 개시의 일부 실시 형태에 따라 반도체 디바이스 구조물(100c)을 형성하는 다양한 단계의 단면도를 도시한다. 반도체 디바이스 구조물(100c)을 형성하는 데 사용되는 프로세스 및 재료는 반도체 디바이스 구조물(100a)을 형성하는 데 사용되는 것과 유사하거나 동일할 수 있으며 여기서 반복되지 않는다.
도 7a에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 게이트 유전체 층(152)이 트렌치(143)에 그리고 제1 층(154)이 게이트 유전체 층(152) 위에 형성된다. 또한, 하드 마스크 층(155)은 제1 층(154)의 일부 상에 형성된다. 하드 마스크 층(155)은 트렌치(143)에 형성된 제1 부분 및 게이트 유전체 층(124) 위의 제2 부분을 갖는다.
일부 실시 형태에서, 하드 마스크 층(155)은 Ti, TiN, W, TaN, WN 또는 다른 적용 가능한 재료로 제조된다. 일부 실시 형태에서, 하드 마스크 층(155)은 화학 기상 증착(CVD) 프로세스, 물리 기상 증착(PVD) 프로세스, 원자 층 증착(ALD) 프로세스, 다른 적용 가능한 프로세스 또는 이들의 조합을 사용하여 형성된다.
그 후에, 도 7b에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 더미 층(153)이 트렌치(143)에 그리고 하드 마스크 층(155)의 제1 부분 위에 형성된다. 더미 층(153)은 하지 층을 보호하기 위해 사용된다.
다음으로, 도 7c에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 하드 마스크 층(155)의 일부가 제거된다. 보다 구체적으로, 게이트 스페이서 층(124) 위의 하드 마스크 층(155)의 제 2 부분이 제거된다. 하드 마스크 층(155)의 제1 부분은 더미 층(153)에 의해 덮이기 때문에 남아있다. 그 후에, 더미 층(153)은 습식 식각 프로세스 또는 건식 식각 프로세스와 같은 식각 프로세스에 의해 제거된다.
다음으로, 도 7d에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 하드 마스크 층(155)을 마스크로 사용함으로써 제1 층(154)의 일부가 제거된다. 결과적으로, 게이트 유전체 층(154)의 일부가 노출된다. 제1 층(154)은 U자형 구조물을 가지며, 하드 마스크 층(155)은 U자형 구조물의 오목한 부분에 형성된다.
다음으로, 도 7e에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 하드 마스크 층(155)이 제거된다. 결과적으로, 제1 층(154)은 U자형 구조물을 갖는다. 그 후에, 도 7e의 반도체 디바이스 구조물은 반도체 디바이스 구조물(100c)을 얻기 위해 도 5g 내지 도 5k 또는 도 6a 내지 도 6c의 프로세스를 진행한다. 반도체 디바이스 구조물(100c)은 반도체 디바이스 구조물(100a) 또는 반도체 디바이스 구조물(100b)과 동일하거나 유사하다.
도 8a 내지 도 8i는 본 개시의 일부 실시 형태에 따라 반도체 디바이스 구조물(100d)을 형성하는 다양한 단계의 단면도를 도시한다. 반도체 디바이스 구조물(100d)을 형성하는 데 사용되는 프로세스 및 재료는 반도체 디바이스 구조물(100a)을 형성하는 데 사용되는 것과 유사하거나 동일할 수 있으며 여기서 반복되지 않는다.
도 8a에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 게이트 유전체 층(152), 제2 층(156), 그리고 제1 층(154)이 트렌치(143)에 순차적으로 형성된다. 제1 층(154)은 제2 층(156) 이후 그리고 그 위에 형성된다는 점에 유의한다. 트렌치(143)는 제1 층(154)으로 완전히 채워지지 않는다.
그 후에, 도 8b에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 하드 마스크 층(155)이 제1 층(154) 상에 형성된다.
그 후에, 도 8c에 도시된바와 같이, 본 개시의 일부 실시 형태에 따라, 하드 마스크 층(155)을 마스크로 사용함으로써 제2 층(156)의 일부 및 제1 층(154)의 일부가 제거된다. 제1 층(154)의 상단 표면은 제2 층(156)의 상단 표면과 실질적으로 높이가 같다. 제1 층(154)의 상단 표면, 및 제2 층(155)의 상단 표면은 하드 마스크 층(155)의 상단 표면과 실질적으로 높이가 같다.
그 후에, 도 8d에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 하드 마스크 층(155)이 제거된다. 결과적으로, 제1 층(154) 및 제2 층(156)은 각각 U자형 구조물을 갖는다. 제1 층(154)의 상단 표면은 제2 층(156)의 상단 표면과 높이가 같다. 제2 층(156)의 상단 표면으로부터 제2 층(156)의 하단 표면으로 측정되는 제4 깊이(D4)가 있다. 일부 실시 형태에서, 제4 깊이(D4)는 약 1 nm 내지 약 10 nm의 범위이다.
그 후에, 도 8e에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 충전 층(158)이 제1 층(154) 및 제2 층(156) 상에 형성된다.
다음으로, 도 8f에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 충전 층(158)의 일부 및 게이트 유전체 층(154)의 일부가 제거된다. 결과적으로, 게이트 유전체 층(152)의 상단 표면은 게이트 스페이서 층(124)의 상단 표면보다 더 낮고, 게이트 유전체 층(152)의 상단 표면은 충전 층(158)의 상단 표면과 실질적으로 높이가 같다. 또한, 충전 층(158)의 상단 표면은 제1 층(154)의 상단 표면 및 제2 층(156)의 상단 표면보다 더 높다. 제1 층(154)의 상단 표면은 충전 층(158)에 의해 덮인다.
충전 층(158)은 상단 수평 부분과 하단 수직 부분을 갖는 T자형 구조물을 갖는다. 상단 수평 부분은 제2 두께(T2)를 갖는다. 일부 실시 형태에서, 제2 두께(T2)는 약 2 nm 내지 약 20 nm의 범위이다.
그 후에, 도 8g에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 보호 층(160)이 충전 층(158) 위에 형성된다. 보호 층이 선택적으로 충전 층(158) 상에 형성되지만, 게이트 절연 층(152) 상에는 형성되지 않는다. 보호 층(160)은 제1 층(154)과 직접 접촉하지 않는다. 보호 층(160)은 충전 층(158)에 의해 제1 층(154)으로부터 분리된다.
다음으로, 도 8h에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 절연 층(162)이 게이트 유전체 층(152) 및 보호 층(160) 상에 형성된다. 절연 층(162)은 보호 층(160)의 측벽과 직접 접촉하는 돌출부를 갖는다.
그 후에, 도 8i에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 게이트 콘택 구조물(172)이 보호 층(160) 상에 형성된다. 게이트 콘택 구조물(172)은 보호 층(160)에 의해 게이트 구조물(150)에 전기적으로 접속된다. 일부 실시 형태에서, 보호 층(160)의 하단 표면의 제1 폭은 충전 층(158)의 상단 표면의 제2 폭과 동일하다.
도 9a 내지 도 9e는 본 개시의 일부 실시 형태에 따라 반도체 디바이스 구조물(100e)을 형성하는 다양한 단계의 단면도를 도시한다. 반도체 디바이스 구조물(100d)을 형성하는 데 사용되는 프로세스 및 재료는 반도체 디바이스 구조물(100a)을 형성하는 데 사용되는 것과 유사하거나 동일할 수 있으며 여기서 반복되지 않는다.
도 9a는 도 5a와 유사하며, 제1 층(154)은 게이트 유전체 층(152) 위에 형성되고, 제1 층(154)은 U자형 구조물을 갖는다.
도 9b에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 충전 층(158)이 제1 층(154) 위에 그리고 트렌치(143)에 형성된다.
도 9c에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 충전 층(158)의 일부 및 게이트 유전체 층(152)의 일부가 제거된다. 충전 층(158)의 부분 및 게이트 유전체 층(152)의 부분은 건식 식각 프로세스 또는 습식 식각 프로세스와 같은 식각 프로세스에 의해 제거된다.
도 9d에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 보호 층(160)이 충전 층(158) 위에 선택적으로 형성된다. 보호 층(160)은 충전 층(158)에 의해 제1 층(154)으로부터 분리된다. 절연 층(162)이 보호 층(160) 위에 형성되고, 절연 층(162)은 게이트 유전체 층(152)과 직접 접촉한다.
도 9e에 도시된 바와 같이, 본 개시의 일부 실시 형태에 따라, 게이트 콘택 구조물(172)이 게이트 구조물(150) 위에 형성된다. 제1 층(154)과 충전 층(158) 사이에 제2 층이 없지만, 제1 층(154)은 보호 층(160)과 직접 접촉하지 않는다. 충전 층(158)이 제1 층(154)의 상단 표면을 덮고, 충전 층(158)은 보호 층(160)과 직접 접촉한다. 보다 특히, 충전 층(158)의 상단 표면은 보호 층(160)의 하단 표면과 직접 접촉한다.
보호 층(160)이 선택적으로 제2 층(126) 또는 충전 층(158) 상에 형성되지만, 제1 층(154) 상에는 형성되지 않는다. 제1 층(154)은 제2 층(156) 또는 충전 층(158)에 의해 덮인다. 따라서, 보호 층(160)의 품질이 향상될 수 있다. 보호 층(160)은 반도체 디바이스 구조물(100a, 100b, 100c)에서 제2 층(156) 및 충전 층(158)과 직접 접촉함에 유의해야 한다. 보호 층(160)은 반도체 디바이스 구조물(100d, 100e)에서 충전 층(158)과 직접 접촉한다.
반도체 디바이스 구조물을 형성하기 위한 실시 형태 및 그를 형성하는 방법이 제공된다. 반도체 구조물은 핀 구조물 위에 형성된 게이트 구조물을 포함한다. 보호 층이 게이트 구조물 위에 형성된다. 게이트 구조물은 제1 층, 제2 층 및 충전 층을 포함한다. 제1 층은 충전 층에 의해 또는 제2 층 및 충전 층에 의해 보호 층으로부터 분리된다. 보호 층은 게이트 구조물이 식각되거나 손상되는 것을 방지하기 위한 보호를 제공하기 위해 충전 층 상에 선택적으로 형성된다. 따라서, 반도체 디바이스 구조물의 성능이 향상된다.
일부 실시 형태에서, 반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물은 기판 위에 형성된 핀 구조물 및 핀 구조물 위에 형성된 게이트 구조물을 포함한다. 게이트 구조물은 제1 층, 및 제 1층 위의 충전 층을 포함한다. 게이트 구조물은 게이트 구조물의 충전 층 위에 형성된 보호 층을 포함하고, 보호 층은 충전 층에 의해 제1 층으로부터 분리된다.
일부 실시 형태에서, 반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물은 기판 위에 형성된 핀 구조물을 포함하고, 핀 구조물은 복수의 나노구조물을 포함한다. 반도체 디바이스 구조물은 나노구조물 중 최상단 나노구조물 위에 형성된 게이트 구조물을 포함한다. 게이트 구조물은 최상단 나노구조물 위에 형성된 게이트 유전체 층, 및 게이트 유전체 층 위에 형성된 제1 전도성 층을 포함한다. 제2 전도성 층이 게이트 유전체 층 위에 형성되고, 제1 전도성 층 및 제2 전도성 층 위에 충전 층이 있다. 반도체 디바이스 구조물은 충전 층 위에 형성된 보호 층 및 보호 층 위에 형성된 절연 층을 포함한다. 절연 층은 게이트 유전체 층과 직접 접촉하는 돌출부를 포함한다.
일부 실시 형태에서, 반도체 디바이스 구조물을 형성하는 방법이 제공된다. 방법은 기판 위에 핀 구조물을 형성하는 단계, 및 핀 구조물 위에 더미 게이트 구조물을 형성하는 단계를 포함한다. 방법은 게이트 구조물 위에 유전체 층을 형성하는 단계, 및 유전체 층에 트렌치를 형성하기 위해 더미 게이트 구조물을 제거하는 단계를 포함한다. 방법은 또한 트렌치에 게이트 유전체 층을 형성하는 단계, 및 게이트 유전체 층 위에 제1 층을 형성하는 단계를 포함한다. 방법은 제1 층 위에 충전 층을 형성하는 단계, 및 충전 층 위에 보호 층을 형성하는 단계를 더 포함한다. 보호 층은 충전 층에 의해 제1 층으로부터 분리된다.
앞서 말한 것은 당해 기술 분야에서 통상의 지식을 가진 자가 본 개시의 양태들을 보다 잘 이해할 수 있도록 여러 실시형태들의 특징을 약술한다. 당해 기술 분야에서 통상의 지식을 가진 자는 동일한 목적을 수행하거나 및/또는 본 명세서에 도입된 실시형태들의 동일한 이점들을 달성하기 위해 다른 프로세스들 및 구조물들을 설계 또는 수정하기 위한 기초로서 본 개시를 손쉽게 이용할 수도 있다는 것을 이해해야 한다. 당해 기술 분야에서 통상의 지식을 가진 자는 또한, 그러한 동등한 구성들이 본 개시의 사상 및 범위를 이탈하지 않는다는 것과, 본 개시의 사상 및 범위를 이탈함이 없이 본 명세서에서 다양한 변화, 치환 및 변경을 행할 수도 있다는 것을 깨달아야 한다.
실시예
1. 반도체 디바이스 구조물에 있어서,
기판 위에 형성된 핀 구조물;
상기 핀 구조물 위에 형성된 게이트 구조물로서,
제1 층, 및
상기 제1 층 위의 충전 층을 포함하는, 상기 게이트 구조물; 및
상기 게이트 구조물의 상기 충전 층 위에 형성된 보호 층
을 포함하고, 상기 보호 층은 상기 충전 층에 의해 상기 제1 층으로부터 분리되고, 상기 보호 층의 하단 표면의 제1 폭은 상기 충전 층의 상단 표면의 제2 폭보다 크거나 동일한 것인, 반도체 디바이스 구조물.
2. 제1항에 있어서,
상기 핀 구조물은 복수의 나노구조물을 포함하는 것인, 반도체 디바이스 구조물.
3. 제1항에 있어서,
상기 보호 층은 상기 제1 층과 직접 접촉하지 않는 것인, 반도체 디바이스 구조물.
4. 제1항에 있어서,
상기 제1 층 위에 형성된 제2 층
을 더 포함하고, 상기 충전 층은 상기 제1 층 및 상기 제2 층 위에 형성되는 것인, 반도체 디바이스 구조물.
5. 제4항에 있어서,
상기 충전 층은 상기 제2 층에 의해 상기 제1 층으로부터 분리되는 것인, 반도체 디바이스 구조물.
6. 제4항에 있어서,
상기 제2 층의 상단 표면은 상기 보호 층의 하단 표면과 직접 접촉하는 것인, 반도체 디바이스 구조물.
7. 제4항에 있어서,
상기 충전 층은 상기 제2 층 및 상기 보호 층에 의해 둘러싸여 있는 것인, 반도체 디바이스 구조물.
8. 제1항에 있어서,
상기 보호 층 위에 형성된 절연 층
을 더 포함하고, 상기 절연 층은 상기 보호 층의 측벽과 직접 접촉하는 것인, 반도체 디바이스 구조물.
9. 제1항에 있어서,
상기 제1 층은 Si-함유 재료, Al-함유 재료, 또는 이들의 조합으로 제조되는 것인, 반도체 디바이스 구조물.
10. 제1항에 있어서,
상기 충전 층은 T자형 구조물 또는 직사각형 구조물을 갖는 것인, 반도체 디바이스 구조물.
11. 제1항에 있어서,
상기 게이트 구조물은 게이트 유전체 층
을 더 포함하고, 상기 보호 층은 상기 게이트 유전체 층 상에 형성되지 않는 것인, 반도체 디바이스 구조물.
12. 반도체 디바이스 구조물에 있어서,
기판 위에 형성된 핀 구조물로서, 복수의 나노구조물을 포함하는, 상기 핀 구조물;
상기 나노구조물 중의 최상단 나노구조물 위에 형성된 게이트 구조물로서,
상기 나노구조물 중의 상기 최상단 나노구조물 위에 형성된 게이트 유전체 층,
상기 게이트 유전체 층 위에 형성된 제1 전도성 층,
상기 게이트 유전체 층 위에 형성된 제2 전도성 층, 및
상기 제1 전도성 층 및 상기 제2 전도성 층 위의 충전 층을 포함하는, 상기 게이트 구조물;
상기 충전 층 위에 형성된 보호 층; 및
상기 보호 층 위에 형성된 절연 층으로서, 상기 게이트 유전체 층과 직접 접촉하는 돌출부를 포함하는, 상기 절연 층
을 포함하는, 반도체 디바이스 구조물.
13. 제12항에 있어서,
상기 보호 층은 상기 충전 층에 의해 상기 제1 전도성 층으로부터 분리되는 것인, 반도체 디바이스 구조물.
14. 제12항에 있어서,
상기 보호 층 위에 형성된 게이트 콘택 구조물
을 더 포함하고, 상기 게이트 콘택 구조물은 상기 보호 층에 의해 상기 게이트 구조물에 전기적으로 접속되는 것인, 반도체 디바이스 구조물.
15. 제12항에 있어서,
상기 게이트 구조물은 게이트 유전체 층을 더 포함하고, 상기 보호 층은 상기 게이트 유전체 층 상에 형성되지 않는 것인, 반도체 디바이스 구조물.
16. 제12항에 있어서,
상기 제2 전도성 층의 상단 표면은 상기 제1 전도성 층의 상단 표면보다 더 높은 것인, 반도체 디바이스 구조물.
17. 반도체 디바이스 구조물을 형성하는 방법에 있어서,
기판 위에 핀 구조물을 형성하는 단계;
상기 핀 구조물 위에 더미 게이트 구조물을 형성하는 단계;
상기 더미 게이트 구조물 위에 유전체 층을 형성하는 단계;
상기 유전체 층에 트렌치를 형성하기 위해 상기 더미 게이트 구조물을 제거하는 단계;
상기 트렌치 내에 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층 위에 제1 층을 형성하는 단계;
상기 제1 층 위에 충전 층을 형성하는 단계; 및
상기 충전 층 위에 보호 층을 형성하는 단계
를 포함하고, 상기 보호 층은 상기 충전 층에 의해 상기 제1 층으로부터 분리되는 것인, 반도체 디바이스 구조물을 형성하는 방법.
18. 제 17 항에 있어서,
상기 게이트 유전체 층 위에 제2 층을 형성하는 단계
를 더 포함하고, 상기 충전 층은 상기 제2 층에 의해 상기 제1 층으로부터 분리되는 것인, 반도체 디바이스 구조물을 형성하는 방법.
19. 제 17 항에 있어서,
상기 핀 구조물은 복수의 제1 반도체 층 및 복수의 제2 반도체 층을 포함하고, 상기 제1 반도체 층 및 상기 제2 반도체 층은 교대로 적층되고, 상기 방법은,
갭을 형성하기 위해 상기 제2 반도체 층을 제거하는 단계
를 포함하고, 상기 게이트 유전체 층이 상기 갭 내에 형성되는 것인, 반도체 디바이스 구조물을 형성하는 방법.
20. 제 17 항에 있어서,
상기 충전 층 상에 상기 보호 층을 선택적으로 형성하는 단계
를 더 포함하고, 상기 보호 층은 상기 게이트 유전체 층 상에 형성되지 않는 것인, 반도체 디바이스 구조물을 형성하는 방법.

Claims (10)

  1. 반도체 디바이스 구조물에 있어서,
    기판 위에 형성된 핀 구조물;
    상기 핀 구조물 위에 형성된 게이트 구조물 - 상기 게이트 구조물은:
    제1 층, 및
    상기 제1 층 위의 충전 층을 포함함 -;
    상기 게이트 구조물의 상기 충전 층 위에 형성된 보호 층- 상기 보호 층은 상기 충전 층에 의해 상기 제1 층으로부터 분리되고, 상기 보호 층의 하단 표면의 제1 폭은 상기 충전 층의 상단 표면의 제2 폭보다 크거나 동일함 -; 및
    상기 보호 층 위에 형성된 절연 층 - 상기 절연 층은 상기 보호 층의 측벽과 직접 접촉함 -
    을 포함하는, 반도체 디바이스 구조물.
  2. 제1항에 있어서,
    상기 핀 구조물은 복수의 나노구조물을 포함하는 것인, 반도체 디바이스 구조물.
  3. 제1항에 있어서,
    상기 보호 층은 상기 제1 층과 직접 접촉하지 않는 것인, 반도체 디바이스 구조물.
  4. 제1항에 있어서,
    상기 제1 층 위에 형성된 제2 층
    을 더 포함하고, 상기 충전 층은 상기 제1 층 및 상기 제2 층 위에 형성되는 것인, 반도체 디바이스 구조물.
  5. 제4항에 있어서,
    상기 충전 층은 상기 제2 층에 의해 상기 제1 층으로부터 분리되는 것인, 반도체 디바이스 구조물.
  6. 제1항에 있어서,
    상기 제1 층은 Si-함유 재료, Al-함유 재료, 또는 이들의 조합으로 제조되는 것인, 반도체 디바이스 구조물.
  7. 제1항에 있어서,
    상기 충전 층은 T자형 구조물 또는 직사각형 구조물을 갖는 것인, 반도체 디바이스 구조물.
  8. 제1항에 있어서,
    상기 게이트 구조물은 게이트 유전체 층
    을 더 포함하고, 상기 보호 층은 상기 게이트 유전체 층 상에 형성되지 않는 것인, 반도체 디바이스 구조물.
  9. 반도체 디바이스 구조물에 있어서,
    기판 위에 형성된 핀 구조물로서, 복수의 나노구조물을 포함하는, 상기 핀 구조물;
    상기 나노구조물 중의 최상단 나노구조물 위에 형성된 게이트 구조물로서,
    상기 나노구조물 중의 상기 최상단 나노구조물 위에 형성된 게이트 유전체 층,
    상기 게이트 유전체 층 위에 형성된 제1 전도성 층,
    상기 게이트 유전체 층 위에 형성된 제2 전도성 층, 및
    상기 제1 전도성 층 및 상기 제2 전도성 층 위의 충전 층을 포함하는, 상기 게이트 구조물;
    상기 충전 층 위에 형성된 보호 층; 및
    상기 보호 층 위에 형성된 절연 층으로서, 상기 게이트 유전체 층과 직접 접촉하는 돌출부를 포함하는, 상기 절연 층
    을 포함하는, 반도체 디바이스 구조물.
  10. 반도체 디바이스 구조물을 형성하는 방법에 있어서,
    기판 위에 핀 구조물을 형성하는 단계;
    상기 핀 구조물 위에 더미 게이트 구조물을 형성하는 단계;
    상기 더미 게이트 구조물 주위에 유전체 층을 형성하는 단계;
    상기 유전체 층에 트렌치를 형성하기 위해 상기 더미 게이트 구조물을 제거하는 단계;
    상기 트렌치 내에 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층 위에 제1 층을 형성하는 단계;
    상기 제1 층 위에 충전 층을 형성하는 단계;
    상기 충전 층 위에 보호 층을 형성하는 단계 - 상기 보호 층은 상기 충전 층에 의해 상기 제1 층으로부터 분리됨 -; 및
    상기 보호 층 위에 절연 층을 형성하는 단계 - 상기 절연 층은 상기 보호 층의 측벽과 직접 접촉함 -
    를 포함하는, 반도체 디바이스 구조물을 형성하는 방법.
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